KR100400827B1 - 반도체패키지 - Google Patents

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KR100400827B1
KR100400827B1 KR10-1999-0035109A KR19990035109A KR100400827B1 KR 100400827 B1 KR100400827 B1 KR 100400827B1 KR 19990035109 A KR19990035109 A KR 19990035109A KR 100400827 B1 KR100400827 B1 KR 100400827B1
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Abstract

이 발명은 반도체패키지에 관한 것으로, 반도체칩 또는 회로기판이 적층된 초박형 반도체패키지를 제공하기 위해 하면에 다수의 입출력패드가 형성된 제1반도체칩과; 상기 제1반도체칩의 상면에 접착제로 접착되고 상면에 다수의 입출력패드가 형성된 제2반도체칩과; 상기 제1반도체칩이 위치하도록 일정크기의 관통공이 형성된 수지층을 중심으로 상,하면에는 회로패턴이 형성되어 있고, 상기 상,하면의 회로패턴은 도전성 비아홀로 연결되어 있으며, 상기 회로패턴은 외부환경으로부터 보호되도록 커버코트로 코팅되어 있는 회로기판과; 상기 제1반도체칩 및 제2반도체칩의 입출력패드와 회로기판의 회로패턴을 전기적으로 접속하는 접속수단과; 상기 관통공, 제1반도체칩, 제2반도체칩 및 접속수단을 외부환경으로부터 보호하도록 봉지재로 봉지하여 형성된 봉지부와; 상기 회로기판 저면의 회로패턴에 융착되어 차후 메인보드에 실장되는 다수의 도전성 볼을 포함하여 이루어진 것을 특징으로 함.

Description

반도체패키지{semiconductor package}
본 발명은 반도체패키지에 관한 것으로, 더욱 상세하게 설명하면 반도체칩 또는 회로기판이 적층된 초박형 반도체패키지에 관한 것이다.
최근의 반도체패키지는 칩스케일(chip scale) 반도체패키지, 마이크로 볼그리드어레이(micro ball grid array) 반도체패키지 및 초박형 볼그리드어레이(ultra thin ball grid array) 반도체패키지 등과 같이 점차 소형화 및 박형화 추세에 있다.
여기서, 상기 초박형 볼그리드어레이 반도체패키지는 통상 회로기판에 일정크기의 관통공이 형성되고, 상기 관통공 내측에 반도체칩이 위치되며, 회로기판의 일면에 도전성 볼이 어레이되어 두께가 매우 얇은 반도체패키지를 말한다.
이러한 초박형 볼그리드어레이 반도체패키지를 도7에 도시하였다.
도시된 바와 같이 중앙에 반도체칩(2)이 위치될 수 있도록 일정 크기의 관통공(19)이 형성된 회로기판(10)이 구비되어 있고, 상기 관통공(19) 내측에는 하면을 향하여 다수의 입출력패드(4)가 형성된 반도체칩(2)이 상면을 외부로 노출시킨 채 위치되어 있다. 상기 회로기판(10)은 수지층(12)을 중심으로 상기 관통공(19) 외주연 하면에 회로패턴(14)이 형성되어 있고, 상기 회로패턴(14)은 외부환경으로부터보호되도록 그 표면에 커버코트(18)가 코팅되어 있다. 또한 상기 반도체칩(2)의 입출력패드(4)와 상기 회로기판(10)의 회로패턴(14)은 접속수단(20) 예를 들면 도전성 와이어 등으로 상호 접속되어 있고, 상기 회로기판(10)의 관통공(19) 내측에 위치되는 반도체칩(2), 접속수단(20) 등은 봉지재로 봉지된 봉지부(40)에 의해 외부 환경으로부터 보호된다. 또한, 상기 회로기판(10)의 하면에 형성된 회로패턴(14)에는 다수의 도전성 볼(30)이 융착되어 차후 메인보드에 실장 가능하게 되어있다. 따라서, 반도체칩(2)의 전기적 신호는 입출력패드(4), 접속수단(20), 회로패턴(14) 및 도전성 볼(30)의 순서로 도통된다.
한편, 이러한 종래의 반도체패키지는 하나의 회로기판에 하나의 반도체칩만이 탑재됨으로써 다양한 기능을 갖는 다수의 반도체칩을 동시에 수용할 수 없는 문제점이 있다. 즉, 각 회로기판에는 통상 하나의 반도체칩만을 탑재하여 소정의 반도체패키지를 구비하고, 또한 이 반도체패키지를 메인보드에 실장하게 됨으로써 반도체칩의 갯수가 많이 필요할 때는 반도체패키지의 갯수도 많아지고 더불어 메인보드의 면적도 여기에 맞게 커져야 하는 단점이 있다.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 발명한 것으로, 반도체칩 또는 회로기판을 적층하여 다양한 기능의 반도체칩을 한개의 반도체패키지내에 수용함으로써 실장밀도를 높일 수 있는 반도체패키지를 제공하는데 있다.
도1a 및 도1b는 본 발명의 제1실시예에 의한 반도체패키지를 도시한 단면도이다.
도2a 및 도2b는 본 발명의 제2실시예에 의한 반도체패키지를 도시한 단면도이다.
도3은 본 발명의 제3실시예에 의한 반도체패키지를 도시한 단면도이다.
도4는 본 발명의 제4실시예에 의한 반도체패키지를 도시한 단면도이다.
도5는 본 발명의 제5실시예에 의한 반도체패키지를 도시한 단면도이다.
도6은 본 발명의 제6실시예에 의한 반도체패키지를 도시한 단면도이다.
도7은 종래의 반도체패키지를 도시한 단면도이다.
- 도면중 주요 부호에 대한 설명 -
2a,2b; 제1반도체칩, 제2반도체칩 4; 입출력패드
10a,10b; 제1회로기판, 제2회로기판 12; 수지층
14; 회로패턴 16; 비아홀(via hole)
18; 커버코트(cover coat)
19a,19b; 제1관통공, 제2관통공
20; 접속수단
30a,30b; 제1도전성 볼, 제2도전성 볼 40; 봉지부
50; 접착제
상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지는 하면에 다수의 입출력패드가 형성된 제1반도체칩과; 상기 제1반도체칩의 상면에 접착제로 접착되고 상면에 다수의 입출력패드가 형성된 제2반도체칩과; 상기 제1반도체칩이 위치하도록 일정크기의 관통공이 형성된 수지층을 중심으로 상,하면에는 회로패턴이 형성되어 있고, 상기 상,하면의 회로패턴은 도전성 비아홀로 연결되어 있으며, 상기 회로패턴은 외부환경으로부터 보호되도록 커버코트로 코팅되어 있는 회로기판과; 상기 제1반도체칩 및 제2반도체칩의 입출력패드와 회로기판의 회로패턴을 전기적으로 접속하는 접속수단과; 상기 관통공, 제1반도체칩, 제2반도체칩 및 접속수단을 외부환경으로부터 보호하도록 봉지재로 봉지하여 형성된 봉지부와; 상기 회로기판 저면의 회로패턴에 융착되어 차후 메인보드에 실장되는 다수의 도전성 볼을 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 회로기판에 형성된 관통공은 적어도 한개 이상 형성함으로써, 적어도 한쌍 이상의 제1반도체칩 및 제2반도체칩이 회로기판에 위치하도록 할 수도 있다.
상기 회로기판의 상면에는 상기 회로기판의 관통공과 대응하는 위치에 관통공을 형성하여 제2반도체칩이 위치될 수 있도록 제2회로기판을 접착제로 접착할 수 있고, 상기 제2반도체칩은 상기 제2회로기판의 회로패턴에 접속수단으로 접속하며, 상기 제2회로기판의 일측은 상기 회로기판의 일측보다 더 연장하여, 그 연장된 부분에 제2도전성 볼을 융착할 수도 있다.
또한 상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지는 일면에다수의 입출력패드가 형성된 제1반도체칩과; 상기 제1반도체칩이 위치하도록 일정크기의 관통공이 형성된 수지층을 중심으로 표면에 회로패턴이 형성되어 있고, 상기 회로패턴은 외부 환경으로부터 보호되도록 커버코트로 코팅되어 있는 제1회로기판과; 상기 제1회로기판의 관통공과 어긋난 위치의 상면에 위치된 제2반도체칩과; 상기 제1회로기판의 상면에 상기 제2반도체칩이 위치하도록 일정크기의 관통공이 형성된 수지층을 중심으로 표면에 회로패턴이 형성되어 있고, 상기 회로패턴은 외부 환경으로부터 보호되도록 커버코트로 코팅되어 있되, 상기 제1회로기판의 외측으로 더 연장되어 있는 제2회로기판과; 상기 제1반도체칩, 제1회로기판과 제2반도체칩, 제2회로기판을 상호 접착시켜 주는 접착제와; 상기 제1반도체칩, 제2반도체칩과 제1회로기판, 제2회로기판의 회로패턴을 상호 전기적으로 접속하는 접속수단과; 상기 제1반도체칩, 제2반도체칩, 접속수단 등을 외부환경으로부터 보호하기 위해 봉지재로 봉지하여 형성된 봉지부와; 상기 제1회로기판의 하면 및 제1회로기판의 외측으로 더 연장된 부분의 제2회로기판 하면에 융착된 다수의 도전성 볼을 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 제1회로기판의 관통공과 대응하는 위치인 제2회로기판에도 관통공을 형성하고, 상기 제1반도체칩의 하부는 봉지부 하면으로 노출하도록 할 수 있다. 또한, 상기 제1회로기판 및 제2회로기판은 상,하면에 회로패턴을 형성하고, 상,하면의 회로패턴은 도전성 비아홀로 연결함이 바람직하다.
또한, 상기 제1회로기판은 하면에만 회로패턴을 형성하고, 제2회로기판은 상,하면에 회로패턴을 형성하며, 상기 제2회로기판의 상,하면에 형성된 회로패턴은도전성 비아홀로 연결할 수도 있다.
여기서, 상기 제2회로기판은 제1회로기판의 관통공과 어긋난 위치에 다수의 관통공을 형성하고, 상기 각 관통공에는 제2반도체칩을 위치시킬 수 있다. 또한, 상기 제1회로기판은 제2회로기판의 관통공과 어긋난 위치에 다수의 관통공을 형성하고, 상기 각 관통공에는 제1반도체칩을 위치시키는 것도 가능하다.
상기와 같이 하여 본 발명에 의한 반도체패키지에 의하면, 하나의 회로기판에 다수의 반도체칩을 적층하거나 또는 다수의 회로기판 및 반도체칩을 적층함으로써 다양한 기능을 갖는 다수의 반도체칩을 하나의 반도체패키지에 구비하게 된다.
또한, 하나의 반도체패키지에 다수의 반도체칩 및 회로기판이 적층되어 형성됨으로써 메인보드에의 실장밀도가 증가하게 된다.
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도1a 및 도1b는 본 발명의 제1실시예에 의한 반도체패키지를 도시한 단면도이다.
도시된 바와 같이 하면을 향하여 다수의 입출력패드(4)가 구비된 제1반도체칩(2a)이 위치되어 있고, 상기 제1반도체칩(2a)의 상면에는 접착제(50)로 상면에 다수의 입출력패드(4)가 구비된 제2반도체칩(2b)이 접착되어 있다. 여기서 상기 접착제(50)는 통상적인 에폭시 접착제 또는 양면 테이프 등을 사용함이 바람직하다.
상기 제1반도체칩(2a)의 외주연에는 그 제1반도체칩(2a)이 수용될 수 있도록일정크기의 제1관통공(19a)이 형성된 수지층(12)을 중심으로 상,하면에 도전성의 회로패턴(14)이 형성되어 있고, 상기 회로패턴(14)은 외부환경으로부터 보호되도록 커버코트(18)로 코팅되어 있는 제1회로기판(10a)이 위치되어 있다. 여기서, 상기 상,하면의 회로패턴(14)은 도전성 비아홀(16)로 연결되어 있다.
또한, 상기 제1반도체칩(2a)은 접속수단(20)에 의해 제1회로기판(10a)의 하면에 형성된 회로패턴(14)에 접속되어 있고, 상기 제2반도체칩(2b)의 입출력패드(4)는 접속수단(20)에 의해 제1회로기판(10a)의 상면에 형성된 회로패턴(14)에 접속되어 있다.
여기서, 상기 접속수단(20)은 골드와이어(Au wire) 또는 알루미늄와이어(Al wire)와 같은 도전성 와이어를 이용함이 바람직하다.
한편, 상기 제1관통공(19a), 제2관통공(19b), 제1반도체칩(2a), 제2반도체칩(2b) 및 접속수단(20) 등은 외부의 먼저, 습기, 전기적 충격 또는 기계적 충격 등으로부터 보호될 수 있도록 에폭시 몰딩 컴파운드(epoxy molding compound) 또는 액상 봉지재(glop top) 등의 봉지재로 봉지되어 소정의 봉지부(40)를 이루고 있다.
또한, 상기 제1회로기판(10a)의 하면에 형성된 회로패턴(14)에는 다수의 제1도전성 볼(30a)이 융착되어 있으며, 상기 도전성 볼은 바람직하기로 솔더볼을 이용하며, 상기 도전성 볼은 차후 메인보드에 실장되어 입출력단자로 사용된다.
이와 같이 하여 상기 제1반도체칩(2a) 및 제2반도체칩(2b)의 전기적 신호는 제1회로기판(10a)의 회로패턴(14) 및 제1도전성 볼(30a)을 통하여 메인보드와 도통하게 되며, 하나의 제1회로기판(10a)에 2개의 제1반도체칩(2a) 및 제2반도체칩(2b)이 탑재되어 결국 실장밀도를 높이게 된다.
다음으로, 도2a 및 도2b는 본 발명의 제2실시예에 의한 반도체패키지를 도시한 단면도이다. 도시된 바와 같이 제1회로기판(10a)에는 2개의 제1관통공(19a)이 구비되어 있고, 각 제1관통공(19a)에는 제1반도체칩(2a)이 위치되어 있다. 또한 상기 각 제1반도체칩(2a)의 상면에는 제2반도체칩(2b)이 접착제(50)에 의해 접착되어 있으며, 상기 제1반도체칩(2a) 및 제2반도체칩(2b) 모두 제1회로기판(10a)의 상,하면에 형성된 회로패턴(14)에 도전성와이어와 같은 전기적 접속수단(20)에 의해 각각 연결되어 있다. 또한 상기 2개의 제1관통공(19a)과, 그 제1관통공(19a) 내측 또는 외측에 위치되는 제1반도체칩(2a) 및 제2반도체칩(2b) 등은 봉지재로 봉지되어 소정의 봉지부(40)를 형성하고 있다. 상기 봉지부(40)는 제1관통공(19a)의 갯수와 마찬가지로 2개가 형성된다. 또한 상기 제1회로기판(10a)의 하면에 형성된 회로패턴(14)에는 다수의 제1도전성 볼(30a)이 융착되어 있다.
도3은 본 발명의 제3실시예를 도시한 단면도이다.
도시된 바와 같이 회로기판은 제1회로기판(10a) 및 제2회로기판(10b) 2개로 구비되어 있다. 먼저 제1회로기판(10a)에는 소정의 제1관통공(19a)이 형성되어 있고, 상기 제1관통공(19a)에는 제1반도체칩(2a)이 입출력패드(4)가 하부로 향하도록 위치되어 있다. 또한, 제1회로기판(10a)의 상부에는 제2회로기판(10b)이 위치되어 있으며, 이 제2회로기판(10b)에도 제2관통공(19b)이 형성되어 있다. 상기 제2관통공(19b)은 제1관통공(19a)과 대응하는 위치로 형성되어 있으며, 제2회로기판(10b)의 일측은 상기 제1회로기판(10a) 외측으로 더 연장되어 있다. 또한 상기 제1반도체칩(2a)의 상면에는 제2반도체칩(2b)이 위치되어 있으며, 이 제2반도체칩(2b)은 제2관통공(19b) 내측에 수용되어 있다.
여기서, 상기 제1반도체칩(2a)을 포함하는 제1회로기판(10a) 및 제2반도체칩(2b)을 포함하는 제2회로기판(10b)은 에폭시 접착제나 양면테이프에 의해 상호 접착되어 있다. 또한, 제1회로기판(10a)은 하면에만 회로패턴(14)이 형성되어 있고, 상기 회로패턴(14)에는 다수의 제1도전성 볼(30a)이 융착되어 있다. 상기 제1회로기판(10a)의 외측으로 더 연장되어 위치된 제2회로기판(10b)은 상,하면에 회로패턴(14)이 형성되어 있고, 상기 연장된 부분에는 제2도전성 볼(30b)이 융착되어 있다. 여기서 상기 제1회로기판(10a) 및 제2회로기판(10b)에 각각 융착된 제1도전성 볼(30a) 및 제2도전성 볼(30b)은 저면이 모두 동일 평면상에 위치되어 차후 메인보드에 용이하게 실장 가능하도록 되어 있다.
다음으로 도4는 본 발명의 제4실시예를 도시한 단면도이다.
도시된 바와 같이 상면에 다수의 입출력패드(4)가 형성된 제1반도체칩(2a)이 구비되어 있고, 상기 제1반도체칩(2a)을 수용하도록 일정크기의 제1관통공(19a)이 형성된 수지층(12)을 중심으로 상,하면에는 회로패턴(14)이 형성되어 있으며, 상기 회로패턴(14)은 외부 환경으로부터 보호되도록 커버코트(18)로 코팅되어 있는 제1회로기판(10a)이 구비되어 있다. 여기서, 상기 상,하면의 회로패턴(14)은 도전성 비아홀(16)로 상호 연결되어 있다.
상기 제1회로기판(10a)의 제1관통공(19a)과 어긋난 위치의 상면에는 제2반도체칩(2b)이 위치되어 있고, 상기 제1회로기판(10a)의 상면 전체에는 상기 제2반도체칩(2b)을 수용하도록 일정크기의 제2관통공(19b)이 형성된 수지층(12)을 중심으로 상,하면에 회로패턴(14)이 형성되어 있으며, 상기 회로패턴(14)은 외부 환경으로부터 보호되도록 커버코트(18)로 코팅된 제2회로기판(10b)이 구비되어 있다. 여기서도 상기 상,하면의 회로패턴(14)은 도전성 비아홀(16)로 연결되어 있다.
또한 상기 제2회로기판(10b)은 제1회로기판(10a)의 양측 외측으로 더 연장되어 차후 제2도전성 볼(30b)이 융착 가능하게 되어 있다. 더불어, 상기 제1반도체칩(2a), 제1회로기판(10a)의 상면 및 제2반도체칩(2b) 및 제2회로기판(10b)의 하면 사이에는 에폭시 접착제나 양면접착테이프 등의 접착제(50)가 개재되어 서로를 접착시킬 수 있도록 되어 있다.
한편, 상기 제1반도체칩(2a)은 제1회로기판(10a)에 형성된 회로패턴(14)과 전기적 접속수단(20)에 의해 상호 접속되어 있고, 상기 제2반도체칩(2b)은 제2회로기판(10b)에 형성된 회로패턴(14)과 전기적 접속수단(20)에 의해 상호 접속되어 있다.
또한, 상기 제1회로기판(10a)의 제1관통공(19a)과 대응하는 위치인 제2회로기판(10b)에도 제2관통공(19b)이 형성되어 상기 제1반도체칩(2a)과 연결된 접속수단(20)이 제2회로기판(10b)에 의해 간섭되지 않토록 되어 있다.
상기 제1관통공(19a) 및 제2관통공(19b)에 위치되는 제1반도체칩(2a), 제2반도체칩(2b), 접속수단(20) 등은 외부 환경으로부터 보호될 수 있도록 봉지재로 봉지되어 소정의 봉지부(40)가 형성되어 있다.
계속해서, 상기 제1회로기판(10a)의 하면에는 제1도전성 볼(30a)이 융착되어 있고, 상기 제1회로기판(10a)의 외측으로 연장된 제2회로기판(10b) 하면에도 다수의 제2도전성 볼(30b)이 융착되어 있다. 여기서 상기 제1도전성 볼(30a)과 제2도전성 볼(30b)의 하면은 동일평면을 이루도록 함으로써 차후 메인보드에 모두 용이하게 실장가능하다.
도5는 본 발명의 제5실시예인 반도체패키지를 도시한 단면도이다.
도시된 바와 같이 하면에 다수의 입출력패드(4)가 형성된 제1반도체칩(2a)이 구비되어 있고, 상기 제1반도체칩(2a)을 수용하도록 일정크기의 제1관통공(19a)이 형성된 수지층(12)을 중심으로 하면에는 회로패턴(14)이 형성되어 있으며, 상기 회로패턴(14)은 외부 환경으로부터 보호되도록 커버코트(18)로 코팅되어 있는 제1회로기판(10a)이 구비되어 있다.
상기 제1회로기판(10a)의 제1관통공(19a)과 어긋난 위치의 상면에는 2개의 제2반도체칩(2b)이 위치되어 있고, 상기 제1회로기판(10a)의 상면 전체에는 상기 각각의 제2반도체칩(2b)을 수용하도록 2개의 제2관통공(19b)이 형성된 수지층(12)을 중심으로 상,하면에 회로패턴(14)이 형성되어 있으며, 상기 회로패턴(14)은 외부 환경으로부터 보호되도록 커버코트(18)로 코팅된 제2회로기판(10b)이 구비되어 있다. 여기서 상기 상,하면의 회로패턴(14)은 도전성 비아홀(16)로 연결되어 있다.
상기 제2회로기판(10b)은 제1회로기판(10a)의 양측단 외측으로 더 연장되어 차후 제2도전성 볼(30b)이 융착 가능하게 되어 있다. 더불어, 상기 제1반도체칩(2a), 제1회로기판(10a)의 상면 및 제2반도체칩(2b) 및제2회로기판(10b)의 하면 사이에는 접착제(50)가 개재되어 서로를 접착시킬 수 있도록 되어 있다.
상기 제1반도체칩(2a)은 제1회로기판(10a)에 형성된 회로패턴(14)과 전기적 접속수단(20)에 의해 상호 접속되어 있고, 상기 제2반도체칩(2b)은 제2회로기판(10b)에 형성된 회로패턴(14)과 전기적 접속수단(20)에 의해 상호 접속되어 있다.
상기 제1관통공(19a) 및 제2관통공(19b)에 위치되는 제1반도체칩(2a), 제2반도체칩(2b), 접속수단(20) 등은 외부 환경으로부터 보호될 수 있도록 봉지재로 봉지됨으로써 다수의 봉지부(40)가 형성되어 있다.
계속해서, 상기 제1회로기판(10a)의 하면에는 제1도전성 볼(30a)이 융착되어 있고, 상기 제1회로기판(10a)의 양측단 외측으로 연장된 제2회로기판(10b) 하면에도 다수의 제2도전성 볼(30b)이 융착되어 있다. 여기서 상기 제1도전성 볼(30a)과 제2도전성 볼(30b)의 하면은 동일평면을 이룬다.
도6은 본 발명의 제6실시예에 의한 반도체패키지를 도시한 단면도이다.
도시된 바와 같이 제6실시예는 제5실시예와 유사하며, 다만 상기 제1회로기판(10a)에는 제2회로기판(10b)의 제2관통공(19b)과 어긋난 위치에 다수의 제1관통공(19a)이 형성되고 이 제1관통공(19a)에는 각각 제1반도체칩(2a)이 입출력패드(4)가 하부를 향하도록 위치되어 있다. 물론 제1회로기판(10a), 제1반도체칩(2a) 및 제2회로기판(10b), 제2반도체칩(2b)은 모두 접착제(50)에 의해 접착됨으로써 하나의 반도체패키지를 이룬다.
이와 같이 하여 본 발명에 의한 반도체패키지에 의하면, 하나의 회로기판에 다수의 반도체칩을 적층하거나 또는 다수의 회로기판 및 반도체칩을 적층하게 됨으로써 다양한 기능을 갖는 다수의 반도체칩을 하나의 반도체패키지에 구현하게 된다. 따라서 하나의 반도체패키지에 다수의 반도체칩 및 회로기판이 적층됨으로서 메인보드에의 실장밀도가 증가된다.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기예만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.
따라서 본 발명에 의한 반도체패키지에 의하면 하나의 회로기판에 다수의 반도체칩을 적층하거나 또는 다수의 회로기판 및 반도체칩을 적층함으로써 다양한 기능을 갖는 다수의 반도체칩을 하나의 반도체패키지에 구비하는 효과가 있다.
또한, 하나의 반도체패키지에 다수의 반도체칩 및 회로기판이 적층되어 형성됨으로써 메인보드에의 실장밀도가 증가하는 효과도 있다.

Claims (9)

  1. (정정) 하면에 다수의 입출력패드가 형성된 제1반도체칩;
    상기 제1반도체칩의 상면에 접착제로 접착되고 상면에 다수의 입출력패드가 형성된 제2반도체칩;
    상기 제1,2반도체칩의 크기보다 큰 동시에, 상기 제1반도체칩이 위치하도록 일정크기의 관통공이 형성된 수지층을 중심으로 상,하면에는 회로패턴이 형성되어 있고, 상기 상,하면의 회로패턴은 도전성 비아홀로 연결되어 있으며, 상기 회로패턴은 외부환경으로부터 보호되도록 커버코트로 코팅되어 있는 회로기판;
    상기 제1반도체칩 및 제2반도체칩의 입출력패드와 회로기판의 회로패턴을 전기적으로 접속하는 다수의 접속수단;
    상기 관통공, 제1반도체칩, 제2반도체칩 및 접속수단을 외부환경으로부터 보호하도록 봉지재로 봉지하여 형성된 봉지부; 및,
    상기 회로기판 저면의 회로패턴에 융착되어 차후 메인보드에 실장되는 다수의 도전성 볼을 포함하여 이루어진 반도체패키지.
  2. 제1항에 있어서, 상기 회로기판에 형성된 관통공은 적어도 한개 이상 형성됨으로써, 적어도 한쌍 이상의 제1반도체칩 및 제2반도체칩이 회로기판에 위치된 것을 특징으로 하는 반도체패키지.
  3. 제1항에 있어서, 상기 회로기판의 상면에는 상기 회로기판의 관통공과 대응하는 위치에 관통공이 형성되어 제2반도체칩이 위치될 수 있도록 제2회로기판이 접착제로 접착되어 있고, 상기 제2반도체칩은 상기 제2회로기판의 회로패턴에 접속수단으로 접속되어 있으며, 상기 제2회로기판의 일측은 상기 회로기판의 일측보다 더 연장되어, 그 연장된 부분에 제2도전성 볼이 융착된 것을 특징으로 하는 반도체패키지.
  4. (정정) 일면에 다수의 입출력패드가 형성된 제1반도체칩;
    상기 제1반도체칩이 위치하도록 일정크기의 관통공이 형성된 수지층을 중심으로 표면에 회로패턴이 형성되어 있고, 상기 회로패턴은 외부 환경으로부터 보호되도록 커버코트로 코팅되어 있는 제1회로기판;
    상기 제1회로기판의 관통공과 어긋난 위치의 상면에 위치된 제2반도체칩;
    상기 제1회로기판의 상면에 상기 제2반도체칩이 위치하도록 일정크기의 관통공이 형성된 수지층을 중심으로 표면에 회로패턴이 형성되어 있고, 상기 회로패턴은 외부 환경으로부터 보호되도록 커버코트로 코팅되어 있되, 상기 제1회로기판의 외측으로 더 연장되어 있는 제2회로기판;
    상기 제1반도체칩, 제1회로기판과 제2반도체칩, 제2회로기판을 상호 접착시켜 주는 접착제;
    상기 제1반도체칩, 제2반도체칩과 제1회로기판, 제2회로기판의 회로패턴을 상호 전기적으로 접속하는 접속수단과;
    상기 제1반도체칩, 제2반도체칩, 접속수단 등을 외부환경으로부터 보호하기 위해 봉지재로 봉지하여 형성된 봉지부; 및,
    상기 제1회로기판의 하면 및 제1회로기판의 외측으로 더 연장된 부분의 제2회로기판 하면에 융착된 다수의 도전성 볼을 포함하여 이루어진 반도체패키지.
  5. 제4항에 있어서, 상기 제1회로기판의 관통공과 대응하는 위치인 제2회로기판에도 관통공이 형성되어 있고, 상기 제1반도체칩의 하부는 봉지부 하면으로 노출된 것을 특징으로 하는 반도체패키지.
  6. 제4항 또는 제5항중 어느 한 항에 있어서, 상기 제1회로기판 및 제2회로기판은 상,하면에 회로패턴이 형성되어 있고, 상,하면의 회로패턴은 도전성 비아홀로 연결되어 있는 것을 특징으로 하는 반도체패키지.
  7. 제4항에 있어서, 상기 제1회로기판은 하면에만 회로패턴이 형성되어 있고, 제2회로기판은 상,하면에 회로패턴이 형성되어 있으며, 상기 제2회로기판의 상,하면에 형성된 회로패턴은 도전성 비아홀로 연결되어 있는 것을 특징으로 하는 반도체패키지.
  8. 제4항 또는 제7항중 어느 한항에 있어서, 상기 제2회로기판은 제1회로기판의 관통공과 어긋난 위치에 다수의 관통공이 형성되어 있고, 상기 각 관통공에는 제2반도체칩이 위치된 것을 특징으로 하는 반도체패키지.
  9. 제8항에 있어서, 상기 제1회로기판은 제2회로기판의 관통공과 어긋난 위치에 다수의 관통공이 형성되어 있고, 상기 각 관통공에는 제1반도체칩이 위치된 것을 특징으로 하는 반도체패키지.
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