KR20060131191A - 칩 스택 패키지 - Google Patents
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Abstract
본 발명은 플립 칩(flip-chip) 본딩을 이용하여, 패키지의 높이 및 신호 전달 경로를 줄인 반도체 패키지에 관한 것이다. 이러한 패키지는, 상부 및 하부 센터(center) 각각에 형성된 제 1 패드 및 상부 또는 하부의 양측 외곽에 형성된 제 2 패드를 포함하는 기판; 상기 기판의 상기 제 1 패드 상에 형성된 제 1 범프 및 상기 제 2패드 상에 형성된 제 2 범프; 상기 제 1 및 제 2 범프의 상부 면이 노출되도록 언더 필(under fill)된 절연성 수지; 상기 기판 상부 및 하부에 각각 위치하며, 상기 제 1 범프를 통해 본딩 패드가 상기 제 1 패드와 전기적으로 연결된 제 1 및 제 2 반도체 칩; 상기 제 2 범프를 통해 상기 기판의 제 2 본딩 패드와 연결된 리드; 및 상기 제 1 및 제 2 반도체 칩과 이에 본딩된 리드의 일부분을 포함하는 영역을 밀봉하는 봉지제를 포함한다.
Description
도 1은 두 개의 패키지를 스택하여 제조된 종래의 스택 패키지를 도시한 단면도.
도 2는 하나의 패키지에 두 개의 반도체 칩을 적층하는 칩 스택 패키지를 도시한 단면도.
도 3은 본 발명의 실시예에 따른 기판을 도시한 단면도.
도 4는 본 발명의 실시예에 따른 기판을 사용한 칩 스택 패키지의 단면도.
도 5 내지 도 11은 본 발명의 실시예에 따른 칩 스택 패키지의 제조 과정을 설명하기 위한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
10: 기판 11: 제 1 패드
12: 제 2 패드 13: 제 1 범프
14: 제 2 범프 15: 절연성 수지
20: 제 1 반도체 칩 30: 제 2 반도체 칩
40,41: 리드 50: 봉지제
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는, 플립 칩(flip-chip) 본딩을 이용하여, 패키지의 높이 및 신호 전달 경로를 줄인 반도체 패키지에 관한 것이다.
일반적으로 반도체 패키지는, 웨이퍼 레벨로 제조된 다수개의 반도체 칩을 소잉(sawing) 공정을 통해 개별 반도체 칩들로 분리시킨 후, 각 반도체 칩을 리드프레임의 다이패들에 부착(attaching)하고, 그런 다음, 반도체 칩의 본딩패드와 리드 프레임의 인너리드간을 와이어 본딩(wire bonding)하며, 이어서, 반도체 칩을 외부의 충격으로부터 보호하기 위해 몰딩(molding) 공정을 통해 반도체 칩과 이에 와이어 본딩된 인너리드 부분을 밀봉하고, 그리고 나서, 리드들간을 분리시키는 트리밍(triming) 및 아우터리드를 소정의 형상으로 성형하는 포밍(forming)을 통해 완성된다.
도 1 및 도 2는 종래의 반도체 패키지를 설명하기 위한 단면도로서, 도 1에는 TSOP(thin small outline package) 단품의 단면도를 도시하며, 도 2에는 TSOP 칩 스택 제품의 단면도를 도시한다.
도 1 을 참조하면, 종래의 반도체 패키지는, 반도체 칩(1)을 평면구조의 다이패들(2)상에 부착함을 알 수 있다. 그러나, 이와 같은 구조의 다이패들(2)을 사용한 반도체 패키지의 경우, 다이패들(2) 및 이에 부착된 반도체 칩(1) 자체의 높 이때문에 패키지의 박형화를 구현하기 어렵다. 특히, 종래 기술은 전기적 접속을 위해 사용된 금속 와이어에 의해 접속을 위한 경로가 길어져, 고속 동작시 소자의 특성저하를 유발할 수 있다. 아울러, 상기한 바와 같은 종래의 반도체 패키지의 문제점은 도 2에 도시한 칩 스택 제품에서도 동일하게 적용된다.
도 1 및 도 2에서, 미 설명된 도면부호 3은 리드, 4는 본딩와이어, 5는 접착제, 6은 봉지제(EMC) 그리고 7 및 8은 각각 반도체 칩을 나타낸다.
따라서, 본 발명은 상기한 바와 같은 선행기술에 내재되었던 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은, 플립 칩(flip-chip) 본딩을 이용하여, 패키지의 높이 및 신호 전달 경로를 줄일 수 있는 반도체 패키지를 제공함에 있다.
상기 목적을 달성하기 위해, 본 발명의 일면에 따라, 반도체 패키지가 제공되며: 이러한 패키지는, 상부 및 하부 센터(center) 각각에 형성된 제 1 패드 및 상부 또는 하부의 양측 외곽에 형성된 제 2 패드를 포함하는 기판; 상기 기판의 상기 제 1 패드 상에 형성된 제 1 범프 및 상기 제 2패드 상에 형성된 제 2 범프; 상기 제 1 및 제 2 범프의 상부 면이 노출되도록 언더 필(under fill)된 절연성 수지; 상기 기판 상부 및 하부에 각각 위치하며, 상기 제 1 범프를 통해 본딩 패드가 상기 제 1 패드와 전기적으로 연결된 제 1 및 제 2 반도체 칩; 상기 제 2 범프를 통해 상기 기판의 제 2 본딩 패드와 연결된 리드; 및 상기 제 1 및 제 2 반도체 칩 과 이에 본딩된 리드의 일부분을 포함하는 영역을 밀봉하는 봉지제;를 포함하는 것을 특징으로 한다.
(실시예)
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상술하기로 한다.
도 3은 본 발명의 실시예에 따른 기판의 단면도를 도시한다.
도시한 바와 같이, 본 발명의 실시예에 따른 기판(10)은, 상부 및 하부 센터에 형성된 제 1 패드(11) 및 상부의 양측 외곽에 형성된 제 2 패드(12)를 포함한다. 여기서, 제 1 패드는 기판의 상부 및 하부면에 부착되는 반도체 칩의 본딩패드(도시안됨)와의 전기적 접속을 위한 것이고, 제 2 패드(12)는 반도체 장치의 외부 단자인 리드(도시안됨)와의 접속을 위한 것이다. 또한, 제 1 및 제 2 패드(11,12) 각각은 기판의 내부 패턴(도시안됨)에 의해 상호 전기적으로 연결된다.
아울러, 각각의 제 1 패드(11) 및 제 2 패드(12) 상부에는 제 1 및 제 2 범프(13,14)가 형성되어 있으며, 제 1 및 제 2 범프(13,14)를 제외한 기판(10)의 상부 및 하부 표면에는 절연성 수지(15)가 언더 필(under fill) 되어 있다.
도 4는 본 발명의 실시예에 따른 기판을 사용한 반도체 패키지의 단면도이다.
도시한 바와 같이, 본 발명에 따른 반도체 패키지는, 절연성 수지(15)를 포함한 기판(10)의 상부 및 하부에 위치하며, 제 1 범프(13)를 통해 제 1 패드와 전기적으로 연결된 센터 패드형의 제 1 및 제 2 반도체 칩(20,30); 제 2 범프(14)를 통해 상기 기판의 제 2 패드(12)와 연결된 리드(40); 및 제 1 및 제 2 반도체 칩(20,30)과 이에 본딩된 리드의 일부분을 포함하는 영역을 밀봉하는 봉지제(50)를 포함한다.
이하, 도 5 내지 도 10을 참조하여, 본 발명의 실시예에 따른 반도체 패키지의 제조 과정을 설명하기로 한다.
먼저, 도 5를 참조하면, 제 1 및 제 2 반도체 칩(20,30)은 기판(10)의 상부 및 하부에 각각 배치되고, 제 1 및 제 2 반도체 칩(20,30)의 본딩 패드(도시안됨)는 제 1 범프(13)에 의해서 기판(10)의 제 1 패드들(11)과 전기적으로 접속된다. 한편, 도 6 내지 8에 도시한 바와 같이, 본 발명에 따른 기판(10)은 제 1 패드(11)의 위치를 변경함으로써, 센터 패드형의 반도체 칩(20,30), 에지 패드 형의 반도체 칩(21,31) 및 상기 두 방식의 반도체 칩을 혼용한 칩 스택에서도 적용할 수 있다.
다음, 도 9를 참조하면, 기판(10)의 양측 외곽에 위치한 제 2 범프(14)에는, 반도체 장치의 외부 단자인 리드(40)가 부착되어, 리드(40)와 기판의 제 2 패드(12)가 전기적으로 연결된다. 한편, 도 10에 도시한 바와 같이, 본 발명에 따른 기판(10)은 제 2 패드(12)의 위치를 기판(10)의 상부에서 하부로 변경함으로써, 다운 셋(down set) 방식의 리드(41)를 부착할 수 있다.
마지막으로, 도 11을 참조하면, 제 1 및 제 2 반도체 칩(20,30)과 제 2 범프(14)와 접속된 리드(40)의 일부분을 포함한 영역은 봉지제(50)에 의해 밀봉됨으로써, 본 발명의 실시예에 따른 반도체 패키지가 완성된다.
이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 패키지는, 범프를 이용 한 플립 칩(flip-chip) 본딩과 리드와의 접속을 실시함으로써, 패키지의 크기 및 두께 증가를 방지할 수 있으며, 아울러 연결 패스가 짧아져 보다 높은 응답성을 가질 수 있다. 또한, 반도체 칩의 본딩 패드의 위치에 상관없이 기판상에서 패드의 위치를 변경함으로써, 다양한 스택이 가능하다.
본 발명의 상기한 바와 같은 구성에 따라, 반도체 칩 및 리드를 기판과 접속시 범프를 사용함으로써 연결 패스가 짧아지며, 아울러, 패키지의 크기 및 두께 증가를 방지할 수 있다.
본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.
Claims (1)
- 칩 스택 패키지에 있어서,상부 및 하부면 센터(center) 각각에 형성된 제 1 패드 및 상부 또는 하부의 양측 외곽에 형성된 제 2 패드를 포함하는 기판;상기 기판의 상기 제 1 패드 상에 형성된 제 1 범프 및 상기 제 2패드 상에 형성된 제 2 범프;상기 제 1 및 제 2 범프를 제외한 상기 기판의 상부 및 하부 표면에 언더 필(nder fill)된 절연성 수지;상기 기판 상부 및 하부에 각각 위치하며, 상기 제 1 범프를 통해 본딩 패드가 상기 제 1 패드와 전기적으로 연결된 제 1 및 제 2 반도체 칩;상기 제 2 범프를 통해 상기 기판의 제 2 본딩 패드와 연결된 리드; 및상기 제 1 및 제 2 반도체 칩과 이에 본딩된 리드의 일부분을 포함하는 영역을 밀봉하는 봉지제;를 포함하는 것을 특징으로 하는 칩 스택 패키지.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050051433A KR20060131191A (ko) | 2005-06-15 | 2005-06-15 | 칩 스택 패키지 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050051433A KR20060131191A (ko) | 2005-06-15 | 2005-06-15 | 칩 스택 패키지 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20060131191A true KR20060131191A (ko) | 2006-12-20 |
Family
ID=37811297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050051433A KR20060131191A (ko) | 2005-06-15 | 2005-06-15 | 칩 스택 패키지 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20060131191A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101123799B1 (ko) * | 2009-10-13 | 2012-03-12 | 주식회사 하이닉스반도체 | 반도체 패키지 및 그 제조방법 |
-
2005
- 2005-06-15 KR KR1020050051433A patent/KR20060131191A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101123799B1 (ko) * | 2009-10-13 | 2012-03-12 | 주식회사 하이닉스반도체 | 반도체 패키지 및 그 제조방법 |
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