CN117059582A - 半导体封装结构 - Google Patents

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Abstract

提供一种半导体封装结构。所述半导体封装结构包含衬底、第一电子组件和电子装置。所述第一电子组件安置于所述衬底之上。所述电子装置至少部分地嵌入所述衬底中。所述电子装置包含第二电子组件和加强件。所述第二电子组件经配置以用于将经调节电压提供到所述第一电子组件。所述加强件支撑所述第二电子组件。

Description

半导体封装结构
技术领域
本公开大体上涉及一种半导体封装结构。
背景技术
目前，插入件已广泛地用于衬底与各种功能芯片之间的电互连。然而，随着功能芯片的数目在封装内增加，衬底与各种功能芯片之间的传导路径不合需要地增加。因此，传输损耗增加，且电性能受到不利影响。
发明内容
在一或多个实施例中，一种半导体封装结构包含衬底、第一电子组件和电子装置。第一电子组件安置于衬底之上。电子装置至少部分地嵌入衬底中。电子装置包含第二电子组件和加强件。第二电子组件经配置以用于将经调节电压(regulated voltage)提供到第一电子组件。加强件支撑第二电子组件。
在一或多个实施例中，一种半导体封装结构包含插入件(interposer)、第一电子组件和第一导电结构。插入件具有空腔。第一电子组件安置于空腔中。第一导电结构沿着第一电子组件的侧表面延伸且经配置以用于为插入件外部的第二电子组件提供散热。
在一或多个实施例中，一种半导体封装结构包含半导体插入件、第一电子组件、第二电子组件以及第一连接结构。半导体插入件具有上部表面。第一电子组件至少部分地嵌入半导体插入件中。第二电子组件安置于半导体插入件的上部表面之上。第二电子组件在第一电子组件之上。第一连接结构经配置以竖直地提供从第一电子组件到第二电子组件的第一电路径。
附图说明
在结合附图阅读时，从以下详细描述最好地理解本公开的方面。应注意，各种特征可能未按比例绘制，且各种特征的尺寸可出于论述的清楚起见而任意增大或减小。
图1A说明根据本公开的一些实施例的半导体封装结构的横截面图；
图1B说明根据本公开的一些实施例的半导体封装结构的俯视图；
图1C说明根据本公开的一些实施例的半导体封装结构的俯视图；
图1D说明根据本公开的一些实施例的半导体封装结构的俯视图；
图2说明根据本公开的一些实施例的半导体封装结构的横截面图；
图3A说明根据本公开的一些实施例的半导体封装结构的横截面图；
图3B说明根据本公开的一些实施例的半导体封装结构的俯视图；
图4A说明根据本公开的一些实施例的半导体封装结构的横截面图；
图4B说明根据本公开的一些实施例的半导体封装结构的俯视图；
图5说明根据本公开的一些实施例的半导体封装结构的横截面图；
图6A说明根据本公开的一些实施例的半导体封装结构的横截面图；
图6B说明根据本公开的一些实施例的半导体封装结构的俯视图；且
图7A、图7B、图7C、图7D、图7E、图7F、图7G、图7H和图7I说明根据本公开的一些实施例的制造半导体封装结构的方法中的各种操作。
贯穿图式和详细描述使用共同参考标号来指示相同或类似元件。根据以下结合附图作出的详细描述，本公开将更加显而易见。
具体实施方式
图1A说明根据本公开的一些实施例的半导体封装结构1的横截面图。半导体封装结构1包含衬底10、电子装置20、电子组件30和32、重新分布层(RDL)40、底部填料(underfill)50、包封物60、电触点70、连接元件80和82、绝缘层90、导电结构123a和绝缘层123b。
衬底10可包含例如印刷电路板，例如纸基铜箔层合物、复合铜箔层合物或聚合物浸渍的玻璃纤维基铜箔层合物。衬底10可包含有机衬底或引线框架。衬底10可包含双层衬底，所述双层衬底包含核心层和安置在衬底的上部表面和底部表面上的导电材料和/或结构。衬底10可为或包含互连结构，例如多个导电迹线和/或导电通孔。举例来说，衬底10可包含多个导电通孔(例如，导电通孔121和122)。
在一些实施例中，衬底10可为或包含插入件。在一些实施例中，衬底10可为或包含硅插入件(silicon interposer)。在一些实施例中，衬底10包含硅层110和穿透硅层110的多个硅穿孔(TSV)(例如，导电通孔121和122)。在一些实施例中，TSV中的每一者包含导电层和覆盖导电层的绝缘层。举例来说，导电通孔121可包含导电层121a和覆盖导电层121a的绝缘层121b，且导电通孔122可包含导电层122a和覆盖导电层122a的绝缘层122b。导电层可包含导电材料，例如金属或金属合金。实例包含金(Au)、银(Ag)、铝(Al)、铜(Cu)或其合金。绝缘层可包含介电层，所述介电层包含一或多种有机材料(例如，磷酸酐(PA)、聚酰亚胺(PI)、聚苯并恶唑(PBO)、环氧树脂、环氧基材料等等)、一或多种无机材料(例如，硅、玻璃、陶瓷、氧化硅、氮化硅等等)或其任何组合。硅层110可相对较薄。在一些实施例中，硅层110的厚度为约60μm到约80μm，例如约70μm。
衬底10可具有表面101和与表面101相对的表面102。在一些实施例中，衬底10具有空腔10C。空腔10C可为开口、从表面101到表面102穿透插入件的通孔，或从表面101和102中的至少一者暴露的凹槽。空腔10C可经配置以用于容纳一或多个电子组件。
导电结构123a可经配置以用于散热。在一些实施例中，导电结构123a经配置以用于为衬底10外部的电子组件(例如，电子组件30)提供散热。在一些实施例中，导电结构123a由散热结构形成或包含散热结构。在一些实施例中，导电结构123a经配置以提供散热路径P2。在一些实施例中，散热路径P2从表面101到表面102穿过衬底10。在一些实施例中，导电结构123a穿透从表面101延伸到表面102的衬底10。在一些实施例中，导电结构123a可通过连接元件80(例如，导电衬垫)电连接到电子组件30的虚设衬垫(dummy pad)，而不与电子组件30传导任何电功能。在一些实施例中，导电结构123a沿着空腔10C的内侧壁10C1延伸。在一些实施例中，绝缘层123b覆盖导电结构123a。在一些实施例中，导电结构123a通过绝缘层123b与空腔10C的内侧壁10C1间隔开。在一些实施例中，绝缘层123b邻近于电子组件210的侧表面213安置且经配置以阻止电子组件210与导电结构123a之间的漏电。导电结构123a和绝缘层123b的材料类似于上文所提及的那些材料，且此处省略对其的描述。在一些实施例中，导电结构123a包含导热材料、导电材料或其组合。在一些实施例中，导电结构123a经配置以在电子装置20与导电通孔121和122之间提供电屏蔽(electrical shielding)。
电子装置20可至少部分地嵌入衬底10中。在一些实施例中，电子装置20安置于空腔10C中。在一些实施例中，硅层110通过间隙G1与电子装置20间隔开。在一些实施例中，空腔10C的内侧壁10C1通过间隙G1与电子装置20间隔开。在一些实施例中，间隙G1填充有导热材料、导电材料或其组合。在一些实施例中，间隙G1包围电子装置20。在一些实施例中，导电结构123a填充于间隙G1中。在一些实施例中，电子装置20在导电通孔121与导电结构123之间。在一些实施例中，导电通孔121通过间隙G2与电子装置20间隔开。在一些实施例中，间隙G2大于或宽于间隙G1。
在一些实施例中，电子装置20可为或包含封装(package)或装置封装(devicepackage)。在一些实施例中，电子装置20包含电子组件210和支撑电子组件210的加强件(reinforcement)220。在一些实施例中，加强件220包含覆盖电子装置20的至少一部分的包封物(例如，包封物220'和/或220")。包封物可包含具有填料的环氧树脂、模制原料(例如，环氧模制原料或其它模制原料)、聚酰亚胺、酚类化合物或材料、其中分散有硅酮的材料，或其组合。在一些实施例中，加强件220包含包封电子组件210的一或多个包封物(例如，包封物220'和220")。在一些实施例中，加强件220包含包封电子装置20的相对侧的两个包封物220'和220"。相对侧可包含第一侧(或上部表面侧)和与电子装置20的第一侧(或底部表面侧)相对的第二侧。在一些实施例中，电子组件210嵌入衬底10中。在一些实施例中，电子组件210安置于空腔10C中。在一些实施例中，加强件220在空腔10C中。在一些实施例中，导电结构123a嵌入衬底10中且邻近于电子组件210。在一些实施例中，导电结构123a包围电子组件210。在一些实施例中，导电结构123a包围空腔10C中的电子组件210和加强件220。在一些实施例中，导电结构123a沿着电子组件210的侧表面213延伸且经配置以用于散热。在一些实施例中，电子组件210可为或包含功率调节组件(例如，PMIC)、无源组件(例如，电容器、电感器等等)、存储器组件(例如，HBM)或其组合。在一些实施例中，电子组件210经配置以用于将调节电压提供到电子组件30。电子组件210可相对较薄。在一些实施例中，电子组件210的厚度为约40μm到约60μm，例如约50μm。
在一些实施例中，衬底10(或硅插入件)可具有相对较薄的厚度，且因此电子组件210通常通过薄化操作来执行，以便形成为嵌入在相对较薄的衬底10中。虽然相对较薄的电子组件210可能具有不充足的硬度以在制造工艺期间维持其结构稳定性(例如，取放操作等)，但加强件220(例如，包封物220'和220")可对相对较薄的电子组件210提供硬度加强。因此，在制造工艺期间，相对较薄的电子组件210可具有充足的结构稳定性。另外，加强件220可在后续操作中经薄化以暴露连接到电子组件210的导电特征(conductive feature)(例如，导电柱230和240)。
在一些实施例中，电子装置20进一步包含导电结构，所述导电结构安置于空腔10C中且经配置以提供到电子组件210的电连接。在一些实施例中，加强件220(或加强件220的包封物220'和/或220")将导电结构包封在空腔10C中。在一些实施例中，导电结构123a在导电结构周围。在一些实施例中，导电结构123a包围导电结构。在一些实施例中，导电结构包含多个导电柱(例如，柱230和/或柱240)。在一些实施例中，导电柱230和导电柱240连接到电子组件210的相对侧或表面。在一些实施例中，加强件220包封导电柱230和240。在一些实施例中，导电柱230穿透加强件220且将电子组件210电连接到电子装置20外部的另一电子组件(例如，电子组件30)。在一些实施例中，导电柱230穿透加强件220的包封物220'。在一些实施例中，导电柱240穿透加强件220且将电子组件210电连接到衬底10的表面102上的一或多个电触点。在一些实施例中，导电柱240穿透加强件220的包封物220”。在一些实施例中，导电柱240经配置以将路径P3提供到电子组件210或从所述电子组件210提供所述路径。在一些实施例中，路径P3可为散热路径。在一些实施例中，导电柱240穿透加强件220且将热量从电子组件210耗散到衬底10的外部。在一些实施例中，导电柱240可为虚设导电柱(dummy conductive pillar)。在一些其它实施例中，路径P3可为电路径。举例来说，路径P3可为经配置以将电源(或电源电压)传输到电子组件210的供电路径。在一些实施例中，导电柱240经配置以将电源供应到电子组件210。在一些实施例中，导电柱230的厚度为约5μm到约15μm，例如约10μm。在一些实施例中，导电柱240的厚度为约5μm到约15μm，例如约10μm。
电子组件30和32可安置于衬底10之上。在一些实施例中，电子组件30和32安置于衬底10上。电子组件30和32可安置于衬底10的表面101之上。在一些实施例中，电子组件30和32并排布置且彼此间隔开一距离。距离可为约60μm到约80μm，例如约70μm。在一些实施例中，导电通孔121经配置以提供到电子组件30的电路径，且导电通孔122经配置以提供到电子组件32的电路径。在一些实施例中，电子组件30电连接到电子装置20。在一些实施例中，导电结构123a经配置以从电子组件30散热。在一些实施例中，导电结构123a经配置以提供来自电子组件30的散热路径P2。在一些实施例中，电子组件210在衬底10的表面101上的投影与电子组件30在衬底10的表面101上的投影重叠。在一些实施例中，导电柱230经配置以将电子组件210电连接到电子组件30。在一些实施例中，导电柱230穿透加强件220且将电子组件210电连接到电子组件30。在一些实施例中，电子组件30和32包含处理组件(processing component)(例如，ASIC、FPGA、GPU等等)。
在一些实施例中，电子组件30具有区310和不同于区310的区320。在一些实施例中，区310在电子组件210正上方。在一些实施例中，区320在导电通孔121正上方。在一些实施例中，区320与衬底10的导电通孔121连接。在一些实施例中，区320电连接到衬底10的导电通孔121。在一些实施例中，空腔10C至少部分地在区310下方且容纳电子组件210。
在一些实施例中，半导体封装结构1可包含连接结构，其经配置以竖直地(例如，沿着方向D1)提供从电子组件210到电子组件30的区310的电路径P1。在一些实施例中，方向D1基本上垂直于衬底10的表面101。在一些实施例中，电路径P1可为供电路径。在一些实施例中，可通过路径P3将电源电压供应或传输到待调节的电子组件210，且可通过电路径P1将经调节电源电压(regulated power voltage)从电子组件210传输到电子组件30。在一些实施例中，电路径P1并不穿过包含沿着竖直和水平方向的各种导电路径的重新分布结构。在一些实施例中，连接结构不包含扇出结构，所述扇出结构包含沿着各种不同方向延伸的多个导电层和导电通孔。在一些实施例中，连接结构包含导电衬垫、导电通孔、导电柱、焊料球或其组合。举例来说，连接结构可包含导电通孔420、连接元件82(或导电衬垫)、导电柱230和连接元件(或焊球)80。在一些实施例中，电路径P1完全在电子组件210与电子组件30的区310之间。在一些实施例中，经配置以提供电路径P1的连接结构完全在电子组件210与电子组件30的区310之间。
RDL 40可在衬底10与电子组件30之间。在一些实施例中，RDL 40在衬底10与电子组件32之间。在一些实施例中，RDL 40与电子组件30和/或电子组件32之间的距离为约30μm到约50μm，例如约40μm。在一些实施例中，RDL 40的厚度为约5μm到约15μm，例如约10μm。在一些实施例中，电子装置20在RDL 40上的投影与电子组件30在RDL 40上的投影重叠。在一些实施例中，RDL 40包含介电结构410和介电结构410中的一或多个导电通孔420。介电结构410可包含一或多种有机材料(例如，磷酸酐(PA)、聚酰亚胺(PI)、聚苯并恶唑(PBO)、环氧树脂、环氧基材料等等)、一或多种无机材料(例如，硅、玻璃、陶瓷、氧化硅、氮化硅等等)或其任何组合。在一些实施例中，导电通孔420中的一或多者可包含在连接结构中且用于提供电路径P1。在一些实施例中，电路径P1所穿过的导电通孔420在衬底10的表面101上且完全在电子组件210与电子组件30的区310之间。
连接元件80可将电子组件30和32电连接到RDL 40。在一些实施例中，连接元件80和82将电子组件30和32电连接到RDL 40。在一些实施例中，连接元件80和82可为虚设衬垫，其电连接到电子组件30和32的虚设衬垫，而不与电子组件30和32传导任何电功能。在一些实施例中，用于提供电路径P1的连接结构包含完全在电子组件210与电子组件30的区310之间的连接元件80和82。在一些实施例中，连接元件80可为或包含焊料球，且连接元件82可为或包含导电衬垫。
底部填料50可在电子组件30与RDL 40之间。在一些实施例中，底部填料50覆盖连接元件80和82。在一些实施例中，底部填料50覆盖用于提供电路径P1的连接结构的一部分，例如，连接元件80和82。
包封物60可包封电子组件30和32。在一些实施例中，包封物60包封底部填料50。在一些实施例中，包封物60的横向侧面(lateral side)基本上与衬底10的横向侧面对准。
电触点70可安置于衬底10的表面102上。在一些实施例中，导电柱240经配置以将电子组件210电连接到电触点70。在一些实施例中，电触点70中的一些电触点电连接到导电通孔121和122以分别电连接到电子组件30和32。在一些实施例中，电触点70中的一或多者连接到导电结构123a以用于从电子组件30耗散热量。在一些实施例中，散热路径P2穿过连接元件80和82、导电通孔420、导电结构123a和电触点70。在一些实施例中，路径P3穿过导电柱240和电触点70。在一些实施例中，电触点70可包含可控塌陷芯片连接(C4)凸块、球栅阵列(BGA)或平台栅格阵列(LGA)。
绝缘层90可安置于衬底10的表面102上。在一些实施例中，绝缘层90包含开口，且导电通孔920可形成于开口中。在一些实施例中，绝缘层90的开口暴露导电结构123a的底部表面的部分。在一些实施例中，导电通孔920经配置以从电子组件30和210耗散热量。在一些实施例中，电触点70通过穿透绝缘层90和导电衬垫910的导电通孔920电连接到导电通孔121和122以及导电柱240。路径P3可为通过电触点70、导电衬垫910、导电通孔920和导电柱240将电源传输到电子组件210的供电路径。
图1B说明根据本公开的一些实施例的半导体封装结构的俯视图。在一些实施例中，图1A说明沿着图1B中的横截面线1A-1A'的横截面图。应注意，为了清楚起见在图1B中省略一些组件。
在一些实施例中，间隙G1包围电子组件210。在一些实施例中，间隙G1由空腔10C的内侧壁10C1和电子组件210的侧表面213限定。在一些实施例中，导电柱230的投影完全在电子组件30的区310的投影内。在一些实施例中，导电结构123a填充于间隙G1中。在一些实施例中，绝缘层123b包围导电结构123a。在一些实施例中，连接元件80中的一些连接元件在导电结构123a正上方且包围电子组件30的区310。在一些实施例中，电子组件30的区320从俯视的视角来看不与电子组件210重叠。
图1C说明根据本公开的一些实施例的半导体封装结构的俯视图。在一些实施例中，图1A说明沿着图1C中的横截面线1A-1A'的横截面图。应注意，为了清楚起见在图1C中省略一些组件(例如，衬底10、底部填料50、包封物60等)。
在一些实施例中，介电结构410具有暴露导电结构123a的上部表面的部分的多个开口。在一些实施例中，导电通孔420安置于开口中且将导电结构123a连接到电子组件30。在一些实施例中，连接元件82(或导电衬垫)中的每一者连接到导电通孔420中的每一者。
图1D说明根据本公开的一些实施例的半导体封装结构的俯视图。在一些实施例中，图1A说明沿着图1D中的横截面线1A-1A'的横截面图。应注意，为了清楚起见在图1D中省略一些组件。
在一些实施例中，半导体封装结构可进一步包含安置于空腔10C中的多个装置封装(例如，装置封装20、20A和20B)。在一些实施例中，电子装置20A包含电子组件210A，且电子装置20B包含电子组件210B。在一些实施例中，电子组件30的区310包含在电子组件210、电子组件210A和电子组件210B正上方的三个单独部分。在一些实施例中，导电结构123a包围电子装置20、20A和20B。在一些实施例中，导电结构123a填充于间隙G1中，所述间隙由空腔10C的内侧壁10C1、电子组件210的侧表面213、电子组件210A的侧表面213A和电子组件210B的侧表面213B限定。
根据本公开的一些实施例，包含电子组件210的电子装置20嵌入电子组件30正下方的衬底10中，因此相比于电子组件30和210并排(side-by-side)布置的情况，可减少电子组件210与电子组件30之间的传输路径。因此，可减小半导体封装结构1的大小，且可提高半导体封装结构1的电性能。
此外，根据本公开的一些实施例，电子装置20为预先形成的封装而接着被嵌入衬底10中。因此，仅在确定电子装置20为已知良好的装置封装之后，电子装置20才可被安置于衬底10内。因此，可提高制造良率，且可显著降低由于将失效装置封装(failed devicepackage)安置于半导体封装结构中而导致的返工操作成本。
另外，根据本公开的一些实施例，导电结构123a形成于衬底10的空腔10C内且形成于电子装置20与导电通孔121和122之间。因此，导电结构123a可充当电子装置20与导电通孔121和122之间的电屏蔽结构。此外，导电结构123a从表面101到表面102穿透衬底10，因此其可将热量从电子组件30耗散到电触点70。此外，绝缘层123b将导电结构123a与硅层110分离。因此，绝缘层123b可充当防止硅原子扩散到导电结构123a的扩散屏障。
此外，根据本公开的一些实施例，由于空腔10C和用于形成导电通孔121和122的通孔可通过相同操作形成，因此导电结构123a以及导电通孔121和122的导电层121a和122a可通过相同操作形成。因此，制造工艺可简化，且可降低成本。此外，导电结构123a形成于间隙G1内，所述间隙由电子装置20和空腔10C的内侧壁10C1限定。因此，为了用于形成散热结构或屏蔽结构而制作空腔或沟槽的额外操作可省略，因此可简化制造工艺，且降低成本。
图2说明根据本公开的一些实施例的半导体封装结构2的横截面图。半导体封装结构2类似于图1A中的半导体封装结构1，且如下描述其间的差异。
在一些实施例中，电子装置20'包含电子组件210C、堆叠于电子组件210C上的电子组件210D、连接电子组件210C和电子组件210D的接合层250，以及包封电子组件210C和210D的加强件220。
在一些实施例中，接合层250包含电连接电子组件210C和电子组件210D的混合接合结构。在一些实施例中，导电柱230电连接到电子组件210C。在一些实施例中，电子组件210C通过混合接合结构(即，接合层250)、导电柱230、RDL 40以及连接元件80和82电连接到电子组件30。
在一些实施例中，接合层250包含电隔离电子组件210C与电子组件210D的粘合层。在一些实施例中，粘合层(即，接合层250)粘附电子组件210C和电子组件210D，而不提供其间的电连接。在一些实施例中，导电柱230将电子组件210C电连接到电子组件30。在一些实施例中，导电柱240将电子组件210D电连接到电触点70。在一些实施例中，半导体封装结构2可进一步包含安置于电子组件210的与经配置以提供电路径P1的连接结构(也被称作“第一连接结构”)相对的一侧处的连接结构(也被称作“第二连接结构”)。在一些实施例中，第二连接结构经配置以提供从电子组件210D到电触点70的电路径P4。在一些实施例中，导电柱240经配置以提供来自电子组件210D的电路径P4或到所述电子组件的所述电路径。
图3A说明根据本公开的一些实施例的半导体封装结构3的横截面图。半导体封装结构3类似于图1A中的半导体封装结构1，且如下描述其间的差异。
在一些实施例中，间隙G1填充有介电材料124。在一些实施例中，介电材料124直接接触空腔10C的内侧壁10C1。在一些实施例中，介电材料124直接接触电子组件210和加强件220。在一些实施例中，间隙G2填充有介电材料124和硅层110的一部分。
图3B说明根据本公开的一些实施例的半导体封装结构的俯视图。在一些实施例中，图3A说明沿着图3B中的横截面线3A-3A'的横截面图。应注意，为了清楚起见在图3B中省略一些组件。
在一些实施例中，介电材料124包围电子组件210。在一些实施例中，介电材料124直接接触电子组件210的侧表面213和空腔10C的内侧壁10C1。
根据本公开的一些实施例，介电材料124将电子装置20与硅层110分离。因此，介电材料124可充当扩散屏障，其防止硅原子扩散到电子装置20的电子组件210以及导电柱230和240。
图4A说明根据本公开的一些实施例的半导体封装结构4的横截面图。半导体封装结构4类似于图1A中的半导体封装结构1，且如下描述其间的差异。
在一些实施例中，具有安置或形成于其相对表面上的导电柱230和240的电子组件210安置于空腔10C中，且包封物220A填充于空腔10C中且包封电子组件210和导电柱230和240。在一些实施例中，电子组件210的侧表面213通过包封物220A与空腔10C的内侧壁10C1间隔开。在一些实施例中，包封物220A直接接触电子组件210的侧表面213。
图4B说明根据本公开的一些实施例的半导体封装结构的俯视图。在一些实施例中，图4A说明沿着图4B中的横截面线4A-4A'的横截面图。应注意，为了清楚起见在图4B中省略一些组件。
在一些实施例中，包封物220A包围电子组件210。在一些实施例中，包封物220A直接接触电子组件210的侧表面213和空腔10C的内侧壁10C1。在一些实施例中，从俯视的视角来看，包封物220A的一部分从电子组件30暴露。
图5说明根据本公开的一些实施例的半导体封装结构5的横截面图。半导体封装结构5类似于图1A中的半导体封装结构1，且如下描述其间的差异。
在一些实施例中，半导体封装结构5的导电通孔121包含：绝缘层121b，其形成于衬底10内的通孔的侧壁上；绝缘层121c，其填充于通孔中；以及导电层121a，其在绝缘层121b与绝缘层121c之间。在一些实施例中，导电层121a电连接电子组件30和电触点70。在一些实施例中，半导体封装结构5的导电通孔122包含：绝缘层122b，其形成于衬底10内的通孔的侧壁上；绝缘层122c，其填充于通孔中；以及导电层122a，其在绝缘层122b与绝缘层122c之间。在一些实施例中，导电层121a电连接电子组件32和电触点70。
图6A说明根据本公开的一些实施例的半导体封装结构6的横截面图。半导体封装结构6类似于图1A中的半导体封装结构1，且如下描述其间的差异。
在一些实施例中，电子组件32通过电子装置20电连接到电子组件30。在一些实施例中，电子装置20包含导电柱230A和230B，其经配置以提供电子组件30与电子组件32之间的电连接。在一些实施例中，导电柱230A和230B在电子组件210与电子组件30之间。在一些实施例中，电子组件30与电子组件32之间的电路径P5穿过导电柱230A、电子组件210和导电柱230B。在一些实施例中，电路径P5进一步穿过连接元件80和82以及导电通孔420。在一些实施例中，电子组件210包含桥接元件。
在一些实施例中，电子组件210在衬底10的表面101上的投影与电子组件30在衬底10的表面101上的投影和电子组件32在衬底10的表面101上的投影重叠。
图6B说明根据本公开的一些实施例的半导体封装结构的俯视图。在一些实施例中，图6A说明沿着图6B中的横截面线6A-6A'的横截面图。应注意，为了清楚起见在图6B中省略一些组件。
在一些实施例中，从俯视的视角来看，电子组件210部分地与电子组件30重叠且部分地与电子组件32重叠。在一些实施例中，电子组件210的一部分从电子组件30与电子组件32之间的间隙或空间暴露。
图7A、图7B、图7C、图7D、图7E、图7F、图7G、图7H和图7I说明根据本公开的一些实施例的制造半导体封装结构1的方法中的各种操作。
参考图7A，可提供硅层110，空腔10C和多个通孔10V1和10V2可形成于硅层110中，且电子装置20可安置于空腔10C中。在一些实施例中，通孔10V1和10V2以及空腔10C从硅层110的表面101(也被称作“顶部表面”)暴露。在一些实施例中，电子装置20通过粘合层710粘附到空腔10C的底部。在一些实施例中，通孔10V1和10V2以及空腔10C通过相同操作形成，例如，钻孔操作。电子组件210的侧表面可暴露于空腔10C。电子组件210可包含一或多个半导体材料，例如Si。在一些实施例中，电子装置20通过在电子组件210的相对表面上形成导电柱230和240而形成，且接着电子组件210和导电柱230和240由加强件220包封。在一些实施例中，可对电子装置20执行检查操作以确定电子装置20是否为功能良好的封装，且接着在确定电子装置20为已知良好的装置封装之后将电子装置20安置于空腔10C中。在一些实施例中，硅层110可为晶片级硅层且具有多个空腔10C(图式中未展示)，且多个装置封装20安置于多个空腔10C中。
在一些实施例中，加强件220(例如，包封物220'和220")可对相对较薄的电子组件210提供硬度加强。因此，相对较薄的电子组件210可在制造工艺期间具有充足的结构稳定性，且加强件220可在后续操作中经薄化以暴露导电柱230和240。
参考图7B，绝缘材料720可形成于通孔10V1和10V2的内侧壁以及空腔10C的内侧壁10C1上。在一些实施例中，绝缘材料720形成于电子装置20的侧表面203上。在一些实施例中，绝缘材料720形成于电子组件210的侧表面213以及加强件220的侧表面上。在一些实施例中，绝缘材料720可通过沉积形成。在一些实施例中，绝缘材料720经形成以覆盖电子组件210的暴露的侧表面，所述电子组件的暴露的侧表面可包含一或多个半导体材料，例如Si。因此，绝缘材料720可防止电子组件210的半导体材料与将填充于空腔10C中的导电特征之间的漏电，且可经配置以用于屏蔽和散热。
参考图7C，导电材料730可填充于通孔10V1和10V2以及空腔10C中。在一些实施例中，导电材料730形成于通孔10V1和10V2以及空腔10C中的绝缘材料720上。在一些实施例中，导电材料730可由镀敷形成。在一些实施例中，导电材料730可包含Au、Ag、Al、Cu或其合金。
参考图7D，RDL 40可形成于硅层110的表面101上，且连接元件82可形成于RDL 40上。在一些实施例中，可在形成RDL 40之前对硅层110的表面101执行平坦化操作，且RDL 40形成于平坦化表面101上。可通过研磨来执行平坦化操作。在一些实施例中，RDL 40包含在硅层110的表面101上的介电结构410，以及接触导电材料730的一或多个导电通孔420。介电结构410可包含一或多种有机材料(例如，磷酸酐(PA)、聚酰亚胺(PI)、聚苯并恶唑(PBO)、环氧树脂、环氧基材料等等)、一或多种无机材料(例如，硅、玻璃、陶瓷、氧化硅、氮化硅等等)或其任何组合。在一些实施例中，连接元件82(例如，导电衬垫)进一步形成于RDL 40的导电通孔420上。在一些实施例中，连接元件82和导电通孔420通过相同操作形成，例如，通过沉积和图案化操作形成。
参考图7E，可形成钝化层740以覆盖连接元件82，且可将载体750接合到钝化层740。钝化层740可包含介电材料，例如氮化硅，以提供用于接合载体750的平面表面。
参考图7F，硅层110的一部分、绝缘材料720的一部分、导电材料730的一部分以及粘合层710可被移除以形成基本上平面表面102，且导电通孔121和122可形成为从表面102暴露。在一些实施例中，移除粘合层710以暴露导电柱240和加强件220。可通过研磨来执行前述移除操作。接下来，具有开口或通孔的绝缘层90可形成于表面102上，导电通孔920可形成于开口中且穿透绝缘层90，导电衬垫910可形成于导电通孔920上，且电触点70可形成于导电衬垫910和绝缘层90上。在一些实施例中，电触点70通过导电通孔920电连接到导电通孔121和122以及导电柱240。因此，形成包含导电通孔121和122的衬底10和用于容纳电子装置20的空腔10C。在一些实施例中，衬底10可为具有用于容纳多个装置封装20的多个空腔10C的晶片级插入件。
参考图7G，可移除钝化层740和载体750，可形成钝化层760以覆盖电触点70，且可将载体770接合到钝化层760。钝化层760可包含介电材料，例如氮化硅，以提供用于接合载体770的平面表面。
参考图7H，电子组件30和32可通过连接元件80(例如，焊料球)连接到衬底10，底部填料50可经形成以覆盖连接元件80，且包封物60可经形成以包封电子组件30和32以及底部填料50。在一些实施例中，电子组件30和32为通过连接元件80和82以及RDL 40接合到电子装置20的倒装芯片。
参考图7I，可移除钝化层740和载体750。在一些实施例中，可对具有用于容纳多个装置封装20以形成半导体装置封装1的多个空腔10C的晶片级插入件110执行单切操作。
根据本公开的一些实施例，可通过相同操作形成空腔10C以及通孔10V1和10V2。因此，可结合用于形成用以容纳嵌入式电子装置20的空腔10C的操作与用于形成用以形成导电通孔121和122的通孔10V1和10V2的操作。因此，可简化制造工艺，且降低成本。
另外，根据本公开的一些实施例，导电结构123a和导电通孔121和122的导电层121a和导电层122a可通过相同操作形成。因此，可简化制造工艺，且降低成本。此外，导电结构123a形成于间隙G1内，所述间隙由电子装置20和空腔10C的内侧壁10C1限定。因此，为了用于形成散热结构或屏蔽结构而制作空腔或沟槽的额外操作可省略，因此可简化制造工艺，且降低成本。
如本文所使用，术语“近似”、“基本上”、“基本”和“约”用于描述和考虑较小变化。当与事件或情况结合使用时，所述术语可指事件或情况精确发生的例子以及事件或情况极近似地发生的例子。举例来说，当结合数值使用时，所述术语可指代小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或者小于或等于±0.05％。举例来说，如果两个数值之间的差小于或等于所述值的平均值的±10％(例如，小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或小于或等于±0.05％)，那么可认为所述两个数值“基本上”或“约”相同。举例来说，“大体上”平行可指代相对于0°的小于或等于±10°的角度变化范围，例如小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°,或小于或等于±0.05°。举例来说，“大体上”垂直可指相对于90°小于或等于±10°的角变化范围，例如，小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°，或小于或等于±0.05°。
如果两个表面之间的位移不大于5μm、不大于2μm、不大于1μm或不大于0.5μm，则可认为两个表面为共平面的或基本上共平面的。
如本文所用，术语“导电(conductive/electrically conductive)”和“电导率”指代输送电流的能力。导电材料通常指示展现对于电流流动的极少或零对抗的那些材料。电导率的一个量度是西门子(Siemens)/米(S/m)。通常，导电材料是电导率大于约104S/m(例如至少105S/m或至少106S/m)的一种材料。材料的电导率有时可随温度而改变。除非另外指定，否则材料的导电性是在室温下测量。
如本文中所使用，除非上下文另外明确规定，否则单数术语“一(a/an)”和“所述(the)”可包含多个提及物。在一些实施例的描述中，组件提供于另一组件“上”或“之上”可涵盖前一组件直接在后一组件上(例如，与后一组件物理接触)的情况，以及一或多个中间组件位于前一组件与后一组件之间的情况。
尽管已参考本公开的特定实施例描述并说明本公开，但这些描述和说明并不限制本公开。所属领域的技术人员可清楚地理解，在不脱离如由所附权利要求书限定的本公开的真实精神和范围的情况下，可进行各种改变且可在实施例内替换等效组件。图示可能未必按比例绘制。由于制造工艺中的变量等，本公开中的工艺再现与实际设备之间可能存在区别。可存在未特定说明的本公开的其它实施例。说明书和图式应被视为说明性的而不是限制性的。可进行修改，以使特定情形、材料、物质组成、方法或工艺适宜于本公开的目标、精神及范围。所有此类修改意图在所附权利要求书的范围内。虽然已参考按特定次序执行的特定操作描述本文中所公开的方法，但应理解，可在不脱离本公开的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序和分组并非本公开的限制。

Claims (20)

1.一种半导体封装结构，其包括：
衬底；
第一电子组件，其安置于所述衬底之上；及
电子装置，其至少部分地嵌入所述衬底中，且包括：
第二电子组件，其经配置以用于将经调节电压提供到所述第一电子组件；及
加强件，其支撑所述第二电子组件。
2.根据权利要求1所述的半导体封装结构，其中所述衬底包括硅插入件。
3.根据权利要求2所述的半导体封装结构，其中所述硅插入件包括硅层和穿透所述硅层的第一硅穿孔。
4.根据权利要求1所述的半导体封装结构，其中所述电子装置包括封装，且所述加强件包括覆盖所述电子装置的第一侧的第一包封物。
5.根据权利要求4所述的半导体封装结构，其中所述衬底包括通过间隙与所述封装间隔开的硅层。
6.根据权利要求4所述的半导体封装结构，其中所述加强件进一步包括覆盖所述电子装置的第二侧的第二包封物，所述第二侧与所述第一侧相对。
7.根据权利要求4所述的半导体封装结构，其中所述电子装置进一步包括第一导电柱，所述第一导电柱穿透所述第一包封物且将所述第二电子组件电连接到所述第一电子组件。
8.根据权利要求1所述的半导体封装结构，其进一步包括覆盖所述电子装置的至少一部分的包封物。
9.一种半导体封装结构，其包括：
插入件，其具有空腔；
第一电子组件，其安置于所述空腔中；及
第一导电结构，其沿着所述第一电子组件的侧表面延伸且经配置以用于为所述插入件外部的第二电子组件提供散热。
10.根据权利要求9所述的半导体封装结构，其进一步包括绝缘层，所述绝缘层邻近于所述第一电子组件的所述侧表面安置且经配置以阻止所述第一电子组件与所述第一导电结构之间的漏电。
11.根据权利要求9所述的半导体封装结构，其中所述第一导电结构包围所述第一电子组件。
12.根据权利要求9所述的半导体封装结构，其进一步包括：
介电结构，其具有暴露所述第一导电结构的上部表面的部分的多个开口；及
多个导电通孔，其安置于所述开口中且将所述第一导电结构连接到所述第二电子组件。
13.根据权利要求9所述的半导体封装结构，其进一步包括第二导电结构，所述第二导电结构安置于所述第一电子组件上且将所述第一电子组件电连接到所述第二电子组件。
14.根据权利要求13所述的半导体封装结构，其进一步包括包封物，所述包封物在所述空腔中且包封所述第二导电结构。
15.根据权利要求13所述的半导体封装结构，其中所述第一导电结构在所述第二导电结构周围。
16.根据权利要求9所述的半导体封装结构，其进一步包括：
绝缘层，其具有暴露所述第一导电结构的底部表面的多个部分的多个开口；及
多个导电通孔，其安置于所述开口中且经配置以从所述第一电子组件和所述第二电子组件散热。
17.一种半导体封装结构，其包括：
半导体插入件，其具有上部表面；
第一电子组件，其至少部分地嵌入所述半导体插入件中；
第二电子组件，其安置于所述半导体插入件的所述上部表面之上，所述第二电子组件在所述第一电子组件之上；及
第一连接结构，其经配置以竖直地提供从所述第一电子组件到所述第二电子组件的第一电路径。
18.根据权利要求17所述的半导体封装结构，其中所述半导体插入件包括多个导电通孔，且所述第二电子组件具有在所述第一电子组件之上的第一区和不同于所述第一区的第二区，所述第二区与所述半导体插入件的所述导电通孔连接。
19.根据权利要求18所述的半导体封装结构，其中所述半导体插入件具有空腔，所述空腔至少部分地在所述第一区下方且容纳所述第一电子组件。
20.根据权利要求17所述的半导体封装结构，其进一步包括第二连接结构，所述第二连接结构安置于所述第一电子组件的与所述第一连接结构相对的一侧处，所述第二连接结构经配置以提供从所述第一电子组件到电触点的第二电路径。
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