CN1527370A - 半导体器件的制造方法 - Google Patents

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Abstract

提供了一种生产半导体器件的方法。根据预定的图形,凹陷和沟槽被形成在导电衬底的主表面上,以便确定被凹陷和沟槽环绕的多个小区,且各由一个或多个凹陷和多个小区形成的多个产品制作部分。然后,将半导体元件的背面经由粘合剂固定到各个产品制作部分的凹下的底部上,形成在半导体元件上的电极以及各个小区则经由金属丝被彼此连接,在衬底主表面上形成绝缘树脂,以便覆盖半导体元件和金属丝,然后清除衬底背面的预定厚度,从而使各个小区能够各自独立地电绝缘,并使粘合剂能够被暴露,镀层膜被形成在暴露于树脂层表面的小区的表面上,并沿产品制作部分的边界部分切割树脂层,以便制造多个薄的无引线型半导体器件。

Description

半导体器件的制造方法
技术领域
本发明涉及到诸如采用金属片的树脂密封型LSI(大规模集成电路)之类的半导体器件的制造方法。确切地说,本发明涉及到可有效地用来制造诸如SON(小外形无引线封装件)和QFN(四列扁平无引线封装件)类型的半导体器件(无引线型半导体器件),其中,外部电极端子被暴露于安装表面侧而不有意凸出封装件的外部电极端子侧向。
背景技术
在树脂密封型半导体器件的制造中,采用了引线框。此引线框是借助于用精密压力冲压金属片,或借助于腐蚀成所希望的图形而制造的。引线框具有称为薄片或管芯垫的用来固定半导体元件(半导体芯片)的支持部分,还具有其末端(内端)环绕支持部分的多个引线。支持部分(薄片)由从引线框框体部分延伸的薄片悬挂引线支持。
在用这种引线框制造树脂密封型半导体器件的过程中,半导体芯片被固定到引线框的薄片上,且半导体芯片的电极和引线末端经由导电金属丝被连接到一起,然后用绝缘树脂将包括金属丝的引线内端和半导体芯片密封以填充间隙并形成密封部件(树脂密封部件,即封装件),然后切除不必要的引线框部分,同时切除从封装件伸出的引线和薄片悬挂引线。
另一方面,作为用引线框制造的树脂密封型半导体器件,已知有一种半导体器件结构(无引线型半导体器件),其中,对引线框的一面(主表面)进行单面密封以形成封装件,且用作外部电极端子的引线被暴露于封装件的一面。作为这种半导体器件,已知有其中引线被暴露于封装件一面的二侧边沿的SON和其中引线被暴露于方形封装件的一面的4个边的QFN。
作为这种无引线半导体器件的一种制造方法,迄今已知有采用引线框的方法,此引线框包含用来悬挂方形小岛4个角的悬挂引线、排列成以单个圆形形式环绕小岛同时彼此连接相邻的这种悬挂引线的连接件、从单个圆形连接件内部向着小岛以相等间距凸出的第一连接片、以及从连接件向外凸出的第二连接片(例如见专利文献1)。
借助于将半导体芯片固定到小岛上,经由细金属丝将制作在半导体芯片表面上的键合焊点与第一和第二连接片彼此固定,用树脂密封部件覆盖半导体芯片和细金属丝,沿连接件进行切片以清除连接件,从而将第一和第二连接片彼此分离,若有需要,用树脂填充沟槽,随后切割(完全切割)引线框和树脂密封部件,来制造采用这种引线框的无引线型半导体器件。小岛被制作成大于或小于芯片。
[专利文献]
日本未经审查的专利公开No.2000-286376。
发明内容
从减小半导体器件尺寸和防止作为外部电极端子的引线弯曲的观点看,采用了诸如SON和QFN之类的使用一面密封的无引线型半导体器件。无引线型半导体器件的封装面积小于诸如SOP(小外形封装件)和引线从封装件侧面凸出的QFP之类的半导体器件的封装面积。
在诸如QFN之类的无引线型半导体器件中,安装表面侧上的外部电极端子被排列成一行。因此,当外部电极端子的数目(也称为插脚数目)增大时,与半导体元件(半导体芯片)的尺寸相比,引线沿封装件外围排列成一行的结构要求更大的封装件尺寸。因此,考虑到减小封装件尺寸而开发了上述文献所示的半导体器件。
在专利文献1中,公开了一种结构,此结构具有用来支持固定半导体芯片的小岛(芯片固定部分)的悬挂引线,还具有连接片(第一和第二连接片)作为凸出到连接相邻的这种悬挂引线的连接件内部或外部的外部电极端子。宽度比连接件宽度大的切割刀片沿连接件延伸的方向运动,以便切除连接件。
但偏离连接件的引线框的4个角,是不放置连接片的空闲区域,引线框因而未被有效地利用。从这一有效地利用引线框的观点看,存在着外部电极端子无法制作在提供悬挂引线的区域内的缺点。
另一方面,向着小岛延伸的第一连接片具有悬臂结构。因此,在其中引线框被夹持于包含上半个和下半个模子的模具的转移注模时,可能出现悬挂的第一连接片的末端未能与下半个模子部分表面紧密接触的情况。在转移注模过程中,树脂进入到接触不良的部分,并粘合(如树脂毛刺)到其表面用作安装表面的外部电极端子的表面。若树脂毛刺原封不动留下,则会出现封装缺陷,从而必须在半导体器件制造过程中重新提供树脂毛刺清除步骤,因而妨碍了制造成本的降低。
本案的申请人已经提出了一种制造无引线型半导体器件的方法,此无引线型半导体器件尺寸小,可以增大外部电极端子的数目,能够制作具有高度形貌和尺寸精度的外部电极端子,还能够提高封装可靠性(日本专利申请No.2002-4435,美国专利申请No.10/091302)。
在包括于上述提议中的半导体器件制造方法中,下面简要地参照实施方案22中所述的一种方法。
涉及到的方法是一种制造半导体器件的方法,此方法包含下列步骤:提供金属片,此金属片具有作为被金属片主表面上的沟槽分隔开的多个外部电极端子的部分,还具有用来支持半导体芯片的部分(薄片);将半导体芯片固定到金属片的半导体芯片支持部分;经由金属丝彼此电连接半导体芯片与作为外部电极端子的各个部分;形成树脂密封部件;从其背面腐蚀金属片,以便清除金属片中形成沟槽的区域,从而彼此分离外部电极端子和薄片。
在用这种方法制造的无引线型半导体器件中,半导体元件和金属丝被置于平坦正方形绝缘树脂层(树脂密封部件)内部,且多个小区的下表面被暴露于树脂密封部件的下侧。一个或多个小区还被置于半导体元件的下侧。置于半导体元件下侧上的小区,构成用来支持半导体元件的芯片安装部分,还构成外部电极端子。
在用这种方法制造的无引线型半导体器件中,外部电极端子被薄薄地形成在金属片沟槽内部的各个部分互连,并用腐蚀方法清除上述连接部分,以便在半导体器件中安装表面的角落处也变得容易排列外部电极端子,从而有可能有效地利用安装表面,亦即能够减小半导体器件的尺寸。
而且,由于沟槽内部中的连接部分被制作成环绕外部电极端子外围,用腐蚀或研磨方法能够清除外部端子的连接部分,故有可能防止在外部端子安装表面上形成树脂毛刺。
但本发明人已经注意到一个新的问题,亦即,依赖于产品,当这种无引线型半导体器件被连接到诸如母板之类的封装衬底时,可能出现半导体元件与芯片安装部分之间的剥离,这可能引起封装缺陷。
作为对上述封装缺陷进行分析的结果是,在用粘胶(管芯键合材料)键合半导体元件和芯片安装部分的情况下,容易出现封装缺陷。若粘胶键合材料涂敷状态差,则当半导体元件与芯片安装部分被键合到一起时,空洞会留在粘合剂中。
在封装过程中加热时,空洞膨胀,起彼此剥离半导体器件和芯片安装部分的作用。若剥离力大,则芯片安装部分会从半导体元件剥离。即使当剥离力小时,也会出现裂纹,从而破坏封装中键合部分的防潮性。
在半导体芯片被多个非常小的小区(芯片安装部分)支持的结构中,由于各个小区非常小,故半导体元件与各个小区之间的键合强度低。若空洞存在于这种状态中,则半导体元件与各个小区之间的键合强度变得极度低,且若芯片安装部分被触及或大的震动或热应力被施加其上,则即使有小的外力,各个小区也会脱落,导致有缺陷的产品。
半导体器件制造阶段中的这种小区剥落阻碍了正常生产,引起生产率下降、器件可用性降低、以及生产成品率降低,从而妨碍了生产成本的降低。而且,随着电子器件尺寸减小的最新快速进展,对进一步减小半导体器件厚度的要求正变得越来越强烈。
本发明的目的是提供一种生产率优异的制造无引线型半导体器件的方法。
本发明的另一目的是提供一种制造无引线型半导体器件的方法,其中,芯片安装部分不容易与固定到其上的半导体元件剥落。
本发明的另一目的是提供一种能够减小厚度的半导体器件及其制造方法。
从下列描述和附图中,本发明的上述和其它的目的和新颖特点将变得明显。
下面概述一下此处公开的本发明的典型模式。
(1)根据本发明的无引线型半导体器件(QFN)通过下列步骤被制造:
(a)根据预定的图形,在具有预定厚度的平坦导电衬底的主表面上形成凹陷和沟槽,以便确定被凹陷和沟槽包围的多个小区,并形成各由一个或多个这种凹陷和多个这种小区构成的多个产品制作部分;
(b)通过粘合剂(绝缘粘合剂或导电粘合剂),将半导体元件的背面固定到各个产品制作部分中的凹下的底部上;
(c)用各个产品制作部分中的金属丝,将制作在半导体元件表面和小区表面上的电极彼此电连接;
(d)在衬底主表面上形成绝缘树脂(例如用转移注模方法),以便覆盖半导体元件和金属丝,并包括各个产品制作部分的边界部分;
(e)清除与其主表面相反的衬底背面的预定厚度(例如用腐蚀方法),从而使各个小区能够电绝缘,并使粘合剂能够被暴露;
(f)在暴露于树脂层表面的各个小区的表面上,形成镀层膜;
(g)将胶带固定到树脂层的与各个小区暴露于其上的表面相反的整个表面上;
(h)沿产品制作部分的边沿部分切割(例如切片)树脂层,以便制造多个半导体器件;以及
(i)从胶带剥离各个半导体器件。
根据本发明的半导体器件制造方法的特征在于,在固定半导体元件时,以及在连接金属丝和形成树脂层时,衬底的背面被真空吸盘吸住,以便保持衬底平坦。
在步骤(a)中形成产品制作部分的过程中,凹陷的深度和沟槽的深度被设定为彼此相等。在步骤(e)中清除衬底背面预定厚度的过程中,以用来键合半导体元件的粘合剂被暴露的方式来进行清除。在步骤(g)中形成镀层膜的过程中,各个小区的背面从树脂层的背面被凸出,从而提供支座结构。
而且,各个小区沿各个产品制作部分的各边被排列成多个行(例如2行)。各个小区被安置成相同的形状和相同的尺寸以及相等的间距。
下面是用此处公开的本发明的典型模式得到的效果的简要描述。在本发明中,对得到下列效果的结构没有限制,但得到某些下列效果的结构也作为根据本发明的结构而被包括。
(1)能够提供生产率高的无引线型半导体器件。
(2)有可能提供一种无引线型半导体器件,其中,用粘合剂或用比各个小区(外部电极端子)更薄的衬底部分来覆盖半导体元件的背面。
(3)有可能提供封装可靠性高的半导体器件。
(4)有可能提供薄的无引线型半导体器件。
(5)在呈现树脂层中埋置状态的半导体元件的背面上,不存在衬底部分,而仅仅保留已经用来键合衬底和半导体元件的粘合剂,故不会出现衬底部分从半导体元件剥落的现象。结果,在半导体器件的制造阶段中,不再出现任何归咎于上述衬底部分移位的问题。于是,能够以高的效率和高的成品率制造无引线型半导体器件。
(6)在半导体元件背面上不存在衬底部分,故在衬底部分与半导体元件之间的键合部分中,不再出现任何归咎于二者之间热膨胀系数差异的裂纹或剥落部分。因此,不存在这种破裂的或剥落部分中的水吸收,且在用焊料回流方法将无引线型半导体器件安装到封装衬底上时,不再出现诸如归咎于水膨胀的半导体器件剥落之类的问题。于是,有可能改善封装成品率和封装可靠性。
(7)由于用其中半导体元件安装表面(背面)低于各个小区主表面的衬底来制造无引线型半导体器件,故与其中半导体元件安装表面和各个小区的主表面彼此齐平或前者位于比各个小区更高的位置处的结构相比,有可能减薄树脂层,从而使之有可能提供结构薄的无引线型半导体器件。
(8)在根据本发明的半导体器件制造方法中,由于半导体元件的固定、金属丝的连接、以及树脂层的形成是在其背面要保持平坦的衬底被真空吸盘吸住的整平状态下进行的,故有可能实现高精度加工,从而能够以高的成品率生产高质量的无引线型半导体器件。
(9)在根据本发明的半导体器件制造方法中,在将凹陷深度和沟槽深度设定为彼此相等的情况下形成产品制作部分,以半导体元件键合粘合剂被暴露的方式清除衬底背面预定的深度,然后在各个小区的背面上形成镀层膜,致使涂敷有镀层膜的小区从树脂层的背面凸出,提供了支座结构。因此,改善了无引线型半导体器件的封装性能。
(10)在根据本发明的半导体器件制造方法中,各个小区沿各个产品制作部分的各边被排列成多个行(例如2行),且各个小区被安置成相同的形状和尺寸以及相等的间距。其优点在于能够用网格阵列连接方法来完成将半导体器件安装到封装衬底。
附图说明
图1是根据本发明第一实施方案的半导体器件的示意剖面图;
图2是半导体器件的示意平面图,其中可见外部电极端子等;
图3是半导体器件的仰视图;
图4是部分半导体器件的放大剖面图;
图5(a)和5(b)是剖面图,示出了半导体器件被封装的状态;
图6(a)-6(h)是剖面图,逐个步骤示出了制造半导体器件的方法;
图7是用于半导体器件制造的衬底的平面图;
图8是半导体元件固定于其上和金属丝固定于其上的衬底的平面图;
图9(a)和图(b)是局部示意剖面图,示出了半导体器件制造方法中衬底背面被腐蚀的状态;
图10是局部示意剖面图,示出了形成在各个外部电极端子上的镀层膜的状态;
图11(a)-11(e)是示意图,示出了根据修整的第一实施方案中半导体器件制造的抛光例子;
图12是根据本发明第二实施方案的半导体器件的示意剖面图;
图13是第二实施方案的半导体器件的局部放大剖面图;
图14是示意剖面图,示出了第二实施方案的半导体器件被封装的状态;
图15是根据本发明第三实施方案的半导体器件的示意剖面图;
图16(a)-16(h)是剖面图,逐个步骤示出了如何制造第三实施方案的半导体器件;
图17是根据本发明第四实施方案的半导体器件的示意剖面图;
图18是第四实施方案的半导体器件的示意平面图,其中可见外部电极端子等;
图19是第四实施方案的半导体器件的仰视图;
图20是第四实施方案的半导体器件的局部放大剖面图;
图21(a)-21(h)是剖面图,逐个步骤示出了制造第四实施方案的半导体器件的方法;
图22是根据本发明第五实施方案的半导体器件的示意剖面图;
图23是第五实施方案的半导体器件的示意平面图,其中可见外部电极端子等;
图24是第五实施方案的半导体器件的仰视图;
图25是第五实施方案的半导体器件的局部放大剖面图;
图26(a)-26(h)是剖面图,逐个步骤示出了制造第五实施方案的半导体器件的方法;
图27是根据本发明第六实施方案的半导体器件的示意平面图,其中可见外部电极端子等;
图28是第六实施方案的半导体器件的仰视图;
图29(a)-29(c)是第六实施方案的半导体器件的示意剖面图;
图30是根据本发明第七实施方案的半导体器件的示意剖面图;
图31是第七实施方案的半导体器件的示意平面图,其中可见外部电极端子等;
图32是第七实施方案的半导体器件的局部放大剖面图;
图33(a)-33(h)是剖面图,逐个步骤示出了制造第七实施方案的半导体器件的方法;
图34是用来制造第七实施方案的半导体器件的衬底的平面图;
图35是根据本发明第八实施方案的半导体器件的示意剖面图;
图36是第八实施方案的半导体器件的示意平面图,其中可见外部电极端子等;
图37是第八实施方案的半导体器件的仰视图;
图38是第八实施方案的半导体器件的局部放大剖面图;
图39(a)-39(c)是剖面图,逐个步骤示出了制造第八实施方案的半导体器件的方法;
图40是根据本发明第九实施方案的半导体器件的示意剖面图;
图41是第九实施方案的半导体器件的示意平面图,其中可见外部电极端子等;
图42是第九实施方案的半导体器件的仰视图;
图43是第九实施方案的半导体器件的局部放大剖面图;
图44是根据本发明第十实施方案的半导体器件的示意平面图,其中可见外部电极端子等;
图45是第十实施方案的半导体器件的仰视图;
图46是根据本发明第十一实施方案的半导体器件的示意平面图,其中可见外部电极端子等;
图47是根据本发明第十一实施方案的半导体器件的仰视图;
图48是第十一实施方案的半导体器件的剖面图;
图49是第十一实施方案的半导体器件的局部放大剖面图;
图50是根据本发明第十二实施方案的半导体器件的示意剖面图;
图51是第十二实施方案的半导体器件的示意平面图,其中可见外部电极端子等;
图52是第十二实施方案的半导体器件的仰视图;
图53是第十二实施方案的半导体器件的局部放大剖面图;
图54(a)-54(g)是剖面图,逐个步骤示出了制造第十二实施方案的半导体器件的方法;
图55是根据本发明第十三实施方案的半导体器件的示意剖面图;
图56是第十三实施方案的半导体器件的局部放大剖面图;
图57(a)-57(h)是剖面图,逐个步骤示出了制造第十三实施方案的半导体器件的方法;
图58是根据第四实施方案的修正的半导体器件的示意剖面图;
图59是第四实施方案的修正的半导体器件的示意平面图,其中可见外部电极端子等;
图60是根据第四实施方案的修正的半导体器件的局部放大剖面图;
图61是根据第五实施方案的修正的半导体器件的示意剖面图;
图62是第五实施方案的修正的半导体器件的示意平面图,其中可见外部电极端子等;
图63是根据第七实施方案的修正的半导体器件示意剖面图;
图64是第七实施方案的修正的半导体器件的仰视图;
图65是根据第七实施方案的修正的半导体器件的局部放大剖面图;
图66是根据第八实施方案的第一修正的半导体器件示意剖面图;
图67是根据第八实施方案的第一修正的半导体器件的局部放大剖面图;
图68是根据第八实施方案的第二修正的半导体器件的示意剖面图;
图69是根据第八实施方案的第二修正的半导体器件的示意平面图;
图70是第八实施方案的第二修正的半导体器件的仰视图;
图71是根据第八实施方案的第二修正的半导体器件的局部放大剖面图;
图72是根据第八实施方案的第三修正的半导体器件的示意剖面图;
图73是第八实施方案的第三修正的半导体器件的示意平面图,其中可见外部电极端子等;
图74是第八实施方案的第三修正的半导体器件的仰视图;
图75是根据第八实施方案的第三修正的半导体器件的局部放大剖面图;
图76是根据第八实施方案的第四修正的半导体器件的示意剖面图;
图77是第八实施方案的第四修正的半导体器件的仰视图;
图78是根据第八实施方案的第四修正的半导体器件的局部放大剖面图;
图79是根据第十三实施方案的修正的半导体器件的示意剖面图;
图80是第十三实施方案的修正的半导体器件的示意平面图,其中可见外部电极端子等;
图81是根据第十三实施方案的修正的半导体器件的局部放大剖面图;
图82是透视图,示出了根据本发明第十四实施方案的半导体器件的外貌;
图83是第十四实施方案的半导体器件的正视图;
图84是第十四实施方案的半导体器件的示意剖面图;
图85是第十四实施方案的半导体器件的仰视图;
图86是示意图,示出了在第十四实施方案的半导体器件中,形成密封部件的树脂部分与芯片安装部分之间的啮合状态;
图87是用来制造第十四实施方案的半导体器件的衬底的平面图;
图88是示意平面图,示出了图87的衬底的产品制作部分;
图89(a)-89(c)是沿图88中E-E线、F-F线、G-G线的剖面图;
图90(a)-90(h)是剖面图,逐个步骤示出了制造第十四实施方案的半导体器件的方法;
图91是根据第十四实施方案的修正的半导体器件的仰视图;
图92是沿图91中H-H线的示意放大剖面图;
图93是根据本发明第十五实施方案的半导体器件的正视图;
图94是第十五实施方案的半导体器件的仰视图;
图95是沿图94中I-I线的示意放大剖面图;
图96是根据本发明第十六实施方案的半导体器件的示意剖面图;
图97是第十六实施方案的半导体器件的仰视图;
图98是用来制造第十六实施方案的半导体器件的衬底的平面图;
图99是示意平面图,示出了图98的衬底的产品制作部分;
图100(a)-100(c)是沿图99中K-K线、L-L线、M-M线的剖面图;
图101(a)-101(h)是剖面图,逐个步骤示出了制造第十六实施方案的半导体器件的方法;
图102是根据第十六实施方案的第一修正的半导体器件的示意剖面图;
图103是示意平面图,示出了用来制造第十六实施方案的第一修正的半导体器件的衬底的产品制作部分;
图104(a)-104(c)是沿图103中Q-Q线、R-R线、S-S线的剖面图;
图105是根据第十六实施方案的第二修正的半导体器件的示意剖面图;
图106是示意平面图,示出了用来制造第十六实施方案的第二修正的半导体器件的衬底的产品制作部分;
图107(a)-107(c)是沿图106中T-T线、U-U线、V-V线的剖面图;
图108是根据本发明第十七实施方案的半导体器件的示意剖面图;
图109是第十七实施方案的半导体器件的仰视图;
图110是示意平面图,示出了用来制造第十七实施方案的半导体器件的衬底的产品制作部分;而
图111(a)-111(h)是剖面图,逐个步骤示出了制造第十七实施方案的半导体器件的方法。
具体实施方式
以下参照附图来详细描述本发明的实施方案。在所以描述实施方案的附图中,用相似的参考号来表示功能相同的部分,其解释从略。
[第一实施方案]
图1-10涉及到根据本发明第一实施方案的制造树脂密封无引线型半导体器件的方法。在本第一实施方案中,如图1-4所示,本发明被应用于制造无引线型半导体器件的方法,其中,由导体(金属)组成的外部电极端子被暴露于方形树脂层(树脂密封部件)的背面。
在本第一实施方案中,如图1和2所示,无引线型半导体器件1具有预定厚度的方形树脂密封部件2,且半导体元件(半导体芯片)5和多个电独立的小区3被置于树脂密封部件2的背面(安装表面侧)上。例如,树脂密封部件2由环氧树脂组成,而小区由铜合金或铁镍合金组成。
如图4所示,半导体元件5的背面被例如厚度位几十微米的粘合剂9覆盖。镀层膜10被形成在各个小区3的背面上。小区3被暴露于树脂密封部件2的背面,并构成外部电极端子。在存在镀层膜10的情况下,各个小区3的背面凸出一定长度,此长度对应于镀层膜10的厚度,亦即提供了一种支座结构。为了改善半导体器件1与将半导体器件安装到诸如封装衬底之类的布线衬底上时所用的焊料之间的键合性质(可浸润性),镀层膜10还被设计一个外镀层膜。在采用PbSn焊料作为焊料的情况下,最好采用PbSn焊料镀层膜作为外镀层膜。在本实施方案中,采用了PbSn焊料镀层膜。
如图3所示,半导体元件5被正中置于树脂密封部件2的背面上,而各个小区3被安排成与半导体元件5分隔开预定的距离而环绕半导体元件5。面对半导体元件5各边的树脂密封部件2的各边,通常彼此平行。
各个小区3的形状和尺寸是相同的。在本实施方案中,小区3的形状是方形。而且,各个小区3沿方形树脂密封部件2的各边被排列成2行。各个小区以预定的间距被排列成网格形状。换言之,各个小区3沿方形半导体元件5的外围被成双排列。
在本第一实施方案中,虽然没有特别的限制,但本发明被应用于无引线型半导体器件1,其中,沿方形树脂密封部件2各边排列成2行的各个小区被用作外部电极端子。
各个小区(被分隔的区域)3都是长×宽为0.5mm×0.5mm的正方形。相邻小区3之间的间距约为例如0.15mm。在外部电极端子的间距被设定为0.5mm的情况下,各个小区3的长度和宽度为0.35mm。如图4所示,各个小区3的主表面被形成有镀层膜10。以便与金属丝形成满意的连接。例如形成了Ag镀层膜、Au镀层膜、或Pd镀层膜作为此镀层膜。
如图1和4所示,半导体元件(半导体芯片)5被置于树脂密封部件2中。其表面被树脂密封部件2覆盖的半导体元件5的电极6(见图2)和预定小区3的表面,经由导电金属丝7被彼此电连接。金属丝7也被树脂密封部件2覆盖(见图2)
借助于形成低于各个小区3主表面(图1中的上表面)的衬底凹下的底部,半导体元件5的背面被做成低于各个小区3的主表面(图1中的上表面)。这使得与半导体元件5的主表面和各个小区3的主表面彼此齐平的情况相比,能够减薄树脂密封部件2,从而有可能减小半导体器件1的厚度。亦即,当进行减薄时,半导体元件上树脂密封部件的厚度依赖于连接到半导体元件主表面(上表面)上的电极(第一连接点)的金属丝的回路高度。在金属丝回路高度恒定的情况下,半导体元件的背面低于是为金属丝第二连接点的小区的主表面,致使与其中半导体元件通过粘合剂被安装到厚度与小区相等的芯片安装部分(薄片)上的结构相比,有可能减薄树脂密封部件并减小半导体器件1的厚度。对于这一结构特点,稍后将结合半导体器件的制造方法进行进一步的解释。
如先前所述,粘合到半导体元件5背面的粘合剂9,被暴露于树脂密封部件2的背面。在半导体器件1的制造中,如稍后要描述的那样,采用了其主表面侧提供有凹陷和凸出小区的衬底,且半导体元件被固定到衬底的凹下的底部。然后,树脂层被形成在衬底主表面的整个表面上。然后用腐蚀方法清除衬底背面预定厚度。结果,各个小区被彼此独立隔离,且粘合剂9被暴露。因此,即使在半导体器件1的制造状态中,如图1所示,半导体元件5背面上的粘合剂9也被暴露于树脂密封部件2的背面。粘合剂9完全覆盖了半导体元件5。
可以选择性地采用导电粘合剂或绝缘粘合剂作为粘合剂9。若采用绝缘粘合剂(例如环氧树脂、丙烯酸、或硅酮橡胶粘合剂)作为粘合剂9,则半导体元件5的背面被绝缘体覆盖。结果,诸如硅半导体衬底或化合物半导体衬底之类的半导体元件5的半导体衬底,被电隔离。
在诸如银(Ag)胶、焊料胶、或焊料带之类的导电粘合剂被用作粘合剂9的情况下,不仅半导体元件5的半导体衬底能够经由导电焊料被电连接到封装衬底上的接地布线,从半导体元件5产生的热也能够更有效地被辐射到封装衬底。
图5(a)和5(b)示出了半导体元件5被安装在封装衬底15主表面上的状态,其中,图5(a)示出了粘合剂9由导电粘合剂组成的情况,图5(b)示出了粘合剂9由绝缘粘合剂组成的情况。如图5(a)所示,在粘合剂9是导电粘合剂的情况下,小区3被重叠在由提供在封装衬底15主表面上的布线组成的小岛16上,且作为外部电极端子的小区3经由导电焊料17被电连接到小岛16。在此情况下,对应于半导体元件5的衬垫18,被布线预先形成在封装衬底15的主表面上,且半导体元件5的背面经由焊料17被键合到衬垫18。结果,半导体元件5的半导体衬底和衬垫18变成等电位。于是,当半导体元件5的半导体衬底处于接地电位时,衬垫18能够被用作接地布线。
由于粘合剂9和焊料17是导电的,它们包含热导率优异的金属,因而热阻低。因此,从半导体元件5产生的热能够被迅速地传送和耗散到衬垫18。
在粘合剂9是绝缘粘合剂的情况下,如图5(b)所示,半导体元件5的背面不被连接到封装衬底15的衬垫18。但若此绝缘粘合剂的热导率高,则可以如图5(a)所示将粘合剂9经由焊料17连接到衬垫18,以便耗散热。
例如,在半导体器件1中,半导体元件5的厚度约为280微米,用作外部电极端子的各个小区3的厚度约为150微米,各个小区3从树脂密封部件2背面凸出的长度约为50微米,金属丝在半导体元件5主表面上的回路高度约为150微米,而树脂密封部件2的厚度约为0.5mm。这样,半导体器件1的厚度(高度)约0.5mm是非常小的。
现在来描述如上所述构成的半导体器件的制造方法。用下列步骤来制造半导体器件:根据预定的图形,在导电衬底的主表面上形成凹陷和沟槽,以便形成被凹陷和沟槽包围的多个小区,并形成各由一个或多个这种凹陷和多个这种小区构成的多个产品制作部分[步骤(a)];然后经由粘合剂,将半导体元件的背面固定到各个产品制作部分中的凹下的底部上[步骤(b)];经由导电金属丝,彼此连接半导体元件的电极和各个小区[步骤(c)];在衬底主表面上形成绝缘树脂,以便覆盖半导体元件和金属丝[步骤(d)];清除衬底背面预定厚度,从而独立地电隔离各个小区,并使粘合剂被暴露[步骤(e)];在暴露于树脂层表面的各个小区的表面上形成镀层膜[步骤(f)];以及沿产品制作部分的边界部分切割树脂层[步骤(g)]。
接着,参照表示各个制造步骤的图6(a)-6(h)的剖面图,来更具体地描述半导体器件的制造,其中未采用阴影剖面图,因为阴影剖面图可能不明显。在以后的各个实施方案中,也使用无阴影的图来进行描述。
在制造无引线型半导体器件的过程中,如图6(a)所示,一开始提供了矩形的单个导电衬底20。衬底20由诸如铜合金片、铜片、或铁镍合金片之类的通常用于半导体器件制造的金属片构成。在本第一实施方案中,采用了平坦的铜合金片。多个产品制作部分21被形成在衬底20的主表面上。半导体器件1分别由产品制作部分21制造。各个产品制作部分21沿矩形衬底20的各边被纵向和横向(纵向和横向分别被假设为X和Y方向)排列。在图7中,虽然没有特别的限制,但在衬底20上形成了3行6列,亦即总共18个产品制作部分21。沿衬底20的长边边沿形成导孔22,用于衬底20的传送和定位。
衬底20面对其主表面的背面是平坦面。在衬底20主表面上的各个产品制作部分21中,正方形小区3被成双安排成方形框架形式,并在框架内形成方形凹陷25。半导体元件5被固定到凹陷25的凹下的底部。在小区3的正方形框架安排中,此装置沿X和Y方向延伸。如先前所述,各个小区3的形状是0.5mm的正方形,且相邻小区3之间的间距为0.15mm。各个小区3的排列间距为0.5mm。各个小区3被制作成由沿X和Y方向形成的凹陷25和沟槽26环绕的各个部分。用例如腐蚀方法来形成深度相等的凹陷25和沟槽26。如图9(a)和9(b)所示,镀层膜12被制作在各个小区3的主表面上,以便以满意的方式实现金属丝键合。例如,衬底20的厚度为200微米,而各个凹陷25和沟槽26的深度约为150微米。
在本第一实施方案中,各个产品制作部分21具有一个凹陷25,但也可以由多个凹陷和多个小区构成。
接着,如图6(b)和8所示,用常规的芯片键合器(未示出),经由粘合剂9将半导体元件5固定到(安装到)各个产品制作部分21中的凹陷25的凹下的底部。如先前所述,导电的或绝缘的粘合剂被用作粘合剂9。在这一芯片键合操作中,在用真空吸盘吸住衬底20背面以使衬底平坦的情况下,半导体元件被固定。利用这种做法,能够高精度地完成芯片键合。确切地说,在衬底20背面上保留了一部分表面,此部分表面未被施加为减小厚度的不完全腐蚀方法表面处理。利用真空吸盘吸住不经受不完全腐蚀的此表面部分,有可能进一步改善半导体器件的生产成品率。这涉及到这样一个事实,即通常非常小的凹凸保留在不完全腐蚀的金属片表面上,且其平坦度因此变得小于未经受不完全腐蚀的金属片表面的平坦度。若试图真空吸住低平坦度的表面,则被吸住的衬底20或半导体元件5的平坦度会由于表面上凹凸的存在而变坏,或将引起不稳定的夹持状态,这就导致半导体器件质量或成品率变坏。因此,在各个产品制作部分21中,若由使用腐蚀来减小厚度的表面处理形成了凹陷25,若位于凹陷25对面的衬底20的背面未经受不完全腐蚀以保持背面与凹陷25内部相比为高的平坦度,以及若衬底20的这种背面在金属丝键合步骤中被夹持,则有可能形成成品率和质量更高的半导体器件。至于不完全腐蚀引起的衬底上的凹凸,由于非常小而不加以描述。
接着,如图6(c)和8所示,用常规金属丝键合器(未示出),半导体元件5的电极6和各个产品制作部分21中的小区3经由导电金属丝7被连接到一起。例如,直径约为25微米的金丝被用作金属丝7。金属丝回路离半导体元件5主表面的高度被保持为150微米或以下。在此金属丝键合操作中,与不完全腐蚀的凹陷25内部相比更为平坦的衬底背面被真空吸住,以便整平衬底,并在此状态下进行金属丝连接(金属丝键合)。于是有可能实现高精度加工(金属丝键合),因而能够以高质量和高成品率来制造无引线型半导体器件1。
然后,如图6(d)所示,利用转移注模设备(未示出),将绝缘树脂层2a形成在衬底20的主表面上,以便覆盖各个小区3、半导体元件5、以及金属丝7。树脂层2a被形成为均匀的厚度,且半导体元件5和金属丝7被树脂紧密地覆盖而不留任何间隙。如图9(a)所示,沟槽26内部被树脂2a填充。示于同一个图中的虚线部分表示稍后要描述的待要用腐蚀方法清除的边界线。此树脂层在真空吸住衬底20背面以整平衬底的情况下被形成,故有可能实现高精度加工(形成树脂层),并能够以高质量和高成品率来生产无引线型半导体器件1。
在使用模具的转移注模过程中,树脂层2a的上表面是平坦表面。为了减小半导体器件的厚度,在半导体元件5和金属丝7被树脂层覆盖以及半导体器件的防潮性不被破坏的条件下,树脂层2a越薄越好。在本第一实施方案中,就离各个沟槽26底部的高度(厚度)而言,树脂层2a的厚度约为例如0.5mm。例如环氧树脂被用作形成树脂层2a的绝缘树脂。可以用转移注模之外的任何其它树脂填充方法来形成树脂层2a。
接着,如图6(e)所示,用腐蚀液30对衬底20的背面进行腐蚀。随着腐蚀时间的流逝,衬底20的背面以也清除各个半导体元件5中沟槽26和凹陷25的底部的进行方式而被腐蚀。结果,各个小区3被彼此隔离,且存在于各个半导体元件5背面上的粘合剂9被暴露。在此状态下完成腐蚀过程。
然后,如图6(f)所示,进行外镀敷工艺,以便在各个小区3上形成镀层膜10。在本第一实施方案中,用PbSn焊料形成厚度约为50-100微米的镀层膜10。用印刷镀敷方法或无电镀敷方法来执行此镀敷。外镀敷方法可以由一种镀敷方法构成,其中印刷PbSn焊料胶,随之以在回流炉中热处理,从而能够在其表面暴露于安装表面的各个小区3的表面上形成Pb-Sn焊料膜。
图9(b)是示意图,示出了注入到沟槽26和凹陷25(未示出)中的树脂层2a,还示出了腐蚀后留下的各个小区3。利用过腐蚀得到了一种结构,其中,各个小区3的背面相对于树脂层2a背面上的末端部分缩回。如图10所示,这种过腐蚀稳定了镀层膜10的形成。
根据用上述焊料胶印刷和回流在各个小区3背面上形成焊料膜的方法,由于树脂层2a背面上从各个小区3背面凸出到安装表面侧的末端部分在焊料胶印刷和焊料回流时起堤坝的作用,故得到了防止出现由焊料泄露在相邻小区3之间而引起的缺陷的效果。
而且,由于树脂层2a在用作外部电极端子的相邻小区3之间稍许凸出,树脂层2a的凸出部分在封装半导体器件1时起堤坝的作用,致使改善了封装性能,并有可能改善封装成品率和封装可靠性。
而且,如图9(a)所示,由于衬底20中的沟槽26和凹陷25用腐蚀方法形成,故沟槽26和凹陷25(未示出)的侧壁精确地凹陷,且如图9(b)所示,由于腐蚀而处于各个小区3的隔离状态中,各个小区3剖面中的中间部分的宽度W3窄于各个小区3主表面的宽度W1和小区背面的宽度W2。因此,如图9(b)和10所示,小区3被定位成与树脂层2a啮合,小区3从而变得不容易从树脂层2a剥落,各个外部电极端子(小区3)的可靠性因而变得更高。虽然在图9(a)和9(b)中,剖面中示出了各个小区3的二个相反的侧面,但其它二个相反的侧面的中间部分的宽度也窄。由各个小区即端子的所有4个侧面构成了防止移位的装置。
接着,如图6(g)所示,作为支持部件的胶带31被固定到树脂层2a的整个表面。然后,用切割刀32纵向和横向切割树脂层2a,致使位于上侧的树脂层2a形成正方形的半导体器件1。树脂层2a被切割成为树脂密封部件2。用切割刀32来切割树脂层2a,以便不切割胶带31。因此,这样彼此分隔开的半导体器件1仍然固定到胶带31。切割刀32可以是单个刀片,或可以具有多个刀片以便同时平行切割。可以用诸如激光切割之类的其它切割方法来完成树脂层2a的切割。
然后,将胶带31从半导体器件1剥离。如图6(h)所示,以这种方式就生产了多个半导体器件1。
本第一实施方案得到了下列效果。
(1)在处于埋置在树脂密封部分2中的状态下的各个半导体元件5的背面上,不存在已经被用来制造各个半导体器件的任何衬底部分,而仅仅保留有已经键合衬底和半导体元件5的粘合剂9。因此,不出现衬底部分从半导体元件5剥落的现象。结果,在半导体器件制造阶段中,不再出现任何归咎于衬底部分剥落的问题。于是,能够以高效率和高成品率制造无引线型半导体器件1。
(2)在半导体元件5的背面上不存在衬底部分,故在衬底部分和半导体元件之间的键合部分中,不再出现归咎于二者热膨胀系数差异的任何裂纹或剥落部分。因此,不存在在这种破裂或剥落部分中水的吸收,并在用焊料回流方法将无引线型半导体器件1安装到封装衬底15上时,不再产生归咎于水膨胀的诸如半导体器件1剥落之类的问题。于是,有可能改善封装成品率和封装可靠性。
(3)由于无引线型半导体器件1是用其中半导体元件安装表面(背面)低于小区主表面的衬底制造的,故与其中半导体元件安装表面与小区(外部电极端子)主表面彼此齐平或前者位于比小区3(位于远离安装表面的一侧)更高位置处的衬底相比,有可能减薄树脂层,于是使得有可能提供薄结构的无引线型半导体器件1。
(4)在根据本发明的半导体器件制造方法中,由于半导体元件的固定、金属丝的连接、以及树脂层的形成是在其背面被真空吸住的更光滑的衬底的整平状态下进行的,故有可能实现高精度加工,并能够以高成品率生产高质量的无引线型半导体器件1。
(5)在根据本发明的半导体器件制造方法中,由于在清除衬底背面预定厚度之后,镀层膜10被形成在各个小区3的背面上,致使具有镀层膜10的小区(外部电极端子)3从树脂层2a(树脂密封部件2)的背面凸出,提供了支座结构,从而改善了无引线型半导体器件1的封装性能。
(6)在根据本发明的半导体器件制造方法中,由于各个小区3(外部电极端子)沿各个产品制作部分21的各边被排列成多个行(例如2行),故利用常规的网格阵列连接方法能够完成半导体器件安装到封装衬底。
(7)在半导体器件1中,树脂层2a稍许凸出在用作外部电极端子的相邻小区3之间,故在封装半导体器件1时,或在将焊料胶印刷到各个小区3的背面时,或在用回流方法封装半导体器件1时,树脂层2a的凸出部分起堤坝的作用,致使有可能改善封装成品率和封装可靠性。
(8)在半导体器件1中,作为外部电极端子的其背面暴露于树脂密封部件2的背面的各个小区3的外围表面(侧壁),由腐蚀形成,故它们被准确地凹陷,小区3剖面中的中间宽度W3因而变得比小区主表面的宽度W1和小区背面的宽度W2更窄,导致与树脂层2a(树脂密封部件2)啮合,且小区3变得不容易从树脂层2a剥落。于是,外部电极端子(小区3)的可靠性变得更高。
在制造本第一实施方案的半导体器件的过程中,可以采用下列各种方法。
在制造半导体器件1的过程中粘合剂9是绝缘粘合剂的情况下,在制造半导体器件的过程中采用在粘合剂9与半导体元件5之间比在衬底与树脂密封部件2之间提供更强键合力的材料作为粘合剂材料,是可取的。这导致粘合剂9必定留在半导体元件5侧的效果。例如,在树脂密封部件2是环氧树脂的情况下,粘合剂9最好是硅酮基粘合剂。
在制造半导体器件1的过程中粘合剂9是绝缘粘合剂的情况下,最好采用包含对半导体元件5具有强键合力的有机树脂,半导体元件5从而能够被稳定地电绝缘。例如采用硅酮基粘合剂作为这种粘合剂。
在制造半导体器件1的过程中,当在其制造阶段中将半导体元件5固定到凹陷的凹下的底部时,膜状粘合片可以被固定到半导体元件的背面,并可以被用作粘合剂9。在此情况下,由于粘合片存在于半导体元件5的背面上,故有可能防止在半导体元件5与粘合剂9之间以及在粘合层中形成空洞。结果,不仅能够减少半导体器件1的回流引起的封装缺陷,还能够提高封装可靠性。
在制造半导体器件1的过程中,最好采用弹性模量比衬底低的材料作为粘合剂9的材料。这种材料的使用在减少半导体元件5和封装衬底的热畸变以及释放热膨胀系数差异引入的应力方面,是有效的。硅酮基粘合剂被认为是这种材料的优选例子。
在制造半导体器件1的过程中,优先考虑的是在形成树脂层2a之后衬底20沿横向的弯曲量小的状态,且最好借助于选择和使用具有预定热膨胀系数的树脂来形成树脂层2a,以便沿纵向的弯曲量和弯曲角大于沿横向的弯曲量和弯曲角。这样做的结果是有可能改善形成树脂层2a之后的各个步骤的工作效率和成品率。而且,即使在内应力被施加在粘合剂上特别是在绝缘的粘合剂上的情况下,也有可能防止绝缘体剥落。
在本第一实施方案中,可以用腐蚀之外的任何其它的方法来完成衬底20背面预定厚度的清除。例如,可以采用抛光方法来独立形成小区3或暴露粘合剂9。图11(a)-11(e)是示意图,示出了各种抛光例子(抛光方法)。在图11(a)所示的抛光方法中,抛光盘36在被旋转的情况下移动,以便通过平坦的抛光表面来抛光待要抛光的物体35。
在图11(b)所示的抛光方法中,鼓状抛光筒37在被旋转的情况下移动,以便通过弧形抛光表面来抛光物体35。
在图11(c)所示的抛光方法中,用长度为几十到几百米的带状抛光部件38来进行接触变换抛光。此方法是所谓的带抛光或皮带抛光方法。借助于调节抛光部件38的引导滚筒39的压力,或借助于调节滚筒39的转速,能够调节抛光量。根据此方法,由于带状抛光部件38很长,故待要抛光的物体35总是被新的抛光表面抛光。此外,不仅能够完成高精度抛光,而且不容易发生物体35的阻塞。于是,此方法适合于抛光诸如铜之类的软金属。
在图11(d)所示的抛光方法中,与图11(a)所示抛光方法组合,被抛光的物体35被夹持在用来旋转物体35的转盘40上,物体35从而被更有效地抛光。
在图11(e)所示的抛光方法中,与图11(d)所示抛光方法组合,采用了用来夹持多个物体35的一种机构。此方法的特征是由于能够同时抛光多个物体35,故工作效率高。
在所有这些抛光方法中,抛光剂和冷却水被馈送到被抛光的部位。
在抛光过程中,不总是需要将抛光剂和冷却水馈送到被抛光的部位。只要有可能抑制从被抛光部位产生热,即使在干燥条件下也可以完成抛光。
[第二实施方案]
图12-14涉及到根据本发明第二实施方案的半导体器件。
根据本第二实施方案,在第一实施方案的半导体器件制造方法中,衬底背面在步骤(e)中被清除预定厚度,以便彼此隔离各个小区,且半导体元件5背面上的粘合剂9被暴露,然后在步骤(i)中,清除被暴露的粘合剂9,以便暴露半导体元件5的背面。借助于例如腐蚀方法来清除粘合剂9。选择适当的腐蚀液,以便适合粘合剂9的材料。
清除粘合剂9的方法不局限于腐蚀,而是可以根据粘合剂9的特性而采用抗低温性能弱的粘合剂9,并用热应力来清除。在选择抗吸潮性弱的粘合剂9的情况下,氢键能够被分解,并借助于粘合剂的水合作用而被清除。
图12是根据本第二实施方案的半导体器件的示意剖面图,而图13是此半导体器件的局部放大剖面图。
在根据本第二实施方案的半导体器件中,除了前述第一实施方案得到的效果之外,还得到了下述效果,即粘合剂9不存在于半导体元件5的背面上,而是半导体元件的背面被暴露,因而不再出现由形成在粘合剂9与半导体元件5之间界面中的空洞引起的封装缺陷。因此,有可能提供其中半导体元件的背面被暴露的无引线型半导体器件。
[第三实施方案]
图15是根据本发明第三实施方案的半导体器件的示意剖面图,而图16(a)-16(h)是剖面图,逐个步骤示出了制造半导体器件的方法。
根据第三实施方案,在第一实施方案的半导体器件制造方法中,用转移注模之外的方法,例如用分配器来形成树脂层2a。由于使用分配器的涂敷不像第一实施方案,故表面不再平坦而是不平整的。图15示意地示出了制造的半导体器件1。在本第三实施方案中,半导体元件背面上的粘合剂9被清除。
图16(a)-16(h)是剖面图,逐个步骤示出了制造第三实施方案半导体器件的方法,这些图对应于第一实施方案中的图6(a)-(h)。此方法不同于第一实施方案方法之处在于,步骤(d)中,用分配器来形成树脂层2a,并用烘焙方法使涂敷的树脂固化,而在腐蚀步骤(e)中,存在于半导体元件5背面上的粘合剂9也被清除。其它步骤与第一实施方案中的相同。在图16(a)-16(h)中,略去了用来将半导体元件5固定到衬底中各个凹陷25的凹下的底部的粘合剂9。
如图16(d)所示,在步骤(d)中形成树脂层2a的过程中,预定数量的诸如环氧树脂之类的绝缘液态树脂46,从喷嘴45从衬底上方被喷洒到衬底20上,以便覆盖半导体元件5和金属丝7。在此情况下,虽然未示出,还是有必要采用使树脂能够稳定覆盖半导体元件5和金属丝7并防止树脂从衬底20末端流出的装置。更具体地说,选择树脂的适当粘滞率,且虽然未示出,但实际上沿衬底20外围安置了阻挡器,并使之起堤坝的作用来防止树脂流到外面。图中仅仅示出了一个喷嘴45,但实际上采用了具有大量用来供应树脂的喷嘴的分配器。
接着,如图16(d)所示,在预定条件下烘焙绝缘的液态树脂46,以便形成覆盖半导体元件5和金属丝7的树脂层2a。由于半导体元件5和金属丝7的存在,故树脂层2a的表面不平整,但半导体元件5和金属丝7被树脂紧密覆盖而无任何间隙。为了避免在表面上形成凹凸,可以用诸如刮板之类的夹具来整平表面。而且,可以用紫外线固化树脂作为绝缘的液态树脂46。
接着如图6(e)所示,用腐蚀液对衬底20的背面进行腐蚀。随着腐蚀时间的消逝,衬底背面以渐进方式被腐蚀,沟槽26的底部从而也被清除。结果,各个小区3被彼此绝缘,且存在于半导体元件5背面上的粘合剂9被暴露。而且,腐蚀液被改变成清除粘合剂9,半导体元件5的背面被暴露。通过与第一实施方案相同的后续步骤,制造了图15所示的半导体器件1。
在本第三实施方案的切片步骤(g)中,树脂层2a的薄的部分被切割,于是具有树脂层2a容易切割的实际优点。
如第一实施方案的情况那样,根据本第三实施方案的半导体器件制造方法也有可能提供薄的且封装可靠性高的半导体器件1。
供应用来形成树脂层2a的树脂的方法,可以是采用分配器的方法之外的任何其它方法。
[第四实施方案]
图17-21示出了根据本发明第四实施方案的半导体器件,其中,图17是半导体器件的示意剖面图,图18是半导体器件的示意平面图,其中可见外部电极端子等,图19是半导体器件的仰视图,图20是半导体器件的局部放大剖面图,而图21(a)-21(h)是剖面图,逐个步骤示出了制造半导体器件的方法。
本第四实施方案不同于第一实施方案之处在于,在第一实施方案的半导体器件制造方法中,多个半导体器件被层叠在凹下的底部上的多个层面中,且暴露于各个半导体元件表面的各个电极和小区经由金属丝被连接到一起,且覆盖半导体元件等的树脂层的厚度由于半导体元件的这种多层层叠而稍许更大。其它地方与第一实施方案相同。图21(a)-(h)是剖面图,对应于第一实施方案中的图6(a)-6(h),逐个步骤示出了制造本第四实施方案半导体器件的方法。在图21(a)-21(h)中,略去了粘合剂9a和9b。
在本第四实施方案中,在芯片键合步骤(b)中,半导体元件5a通过粘合剂9a被安装到形成在衬底20中的各个凹陷25的凹下的底部上,而半导体元件5b通过粘合剂9b(未示出)被安装在半导体元件5a的上表面上(见图20)。如图18所示,半导体元件5b小于半导体元件5a,并被安装成使半导体元件5a的电极6能够被暴露。半导体元件5b的电极还被暴露于同一个半导体元件的上表面。
接着,如图21(c)所示,用常规的金属丝键合器(未示出),经由金属丝7,将半导体元件5a和5b上的电极6以及各个小区3连接到一起(见图18和20)。
然后,如图21(d)所示,用转移注模装置(未示出)在衬底20主表面上形成树脂层2a,以便覆盖各个小区3、半导体元件5a和5b、以及金属丝7。树脂层2a被形成为均匀厚度,半导体元件5a和5b以及金属丝7从而被树脂紧密覆盖而无任何间隙。与第一实施方案相比,在本第四实施方案中,由于各个半导体元件被层叠在二个层面中,故树脂层2a的厚度稍许更大。但如图17所示,假设半导体元件5a和5b的厚度各为280微米,即使当被装配到半导体器件1时,半导体器件1的厚度也能够保持在约为0.7mm。于是,有可能得到半导体器件厚度的减小。步骤(e)和后续的步骤与第一实施方案相同。
在将半导体元件层叠在二个层面中的情况下,必须使各个半导体元件薄,以便保持最终半导体器件小的厚度。
根据本第四实施方案的半导体器件制造方法,不仅能够得到与第一实施方案相同的效果,而且还有可能得到高的集成度。而且,能够将半导体元件层叠在多个层面中。
在本第四实施方案中,已经参照了其中各个半导体元件和各个小区3彼此被电连接的例子,但在层叠存储器和存储器控制微处理器的情况下,如图58、59、60所示,可以用金属丝7来互连半导体元件。在此情况下,不仅能够得到与第一实施方案相同的效果,而且由于用金属丝代替了待要制作在封装衬底上的布线线条而能够减少封装衬底上的布线线条。
[第五实施方案]
图22-26涉及到根据本发明第五实施方案的半导体器件,其中,图22是半导体器件的的示意剖面图,图23是半导体器件的示意平面图,其中可见外部电极端子等,图24是半导体器件的仰视图,图25是半导体器件的局部放大剖面图,而图26(a)-26(h)是剖面图,逐个步骤示出了制造半导体器件的方法。
在第四实施方案的半导体器件制造方法中,各个半导体元件被层叠,以便得到高的集成度,但在本第五实施方案中,本发明被应用于多个半导体元件被平面安置以获得高集成度的例子。
本第五实施方案不同于第一实施方案之处在于,在第一实施方案的半导体器件制造方法中,在步骤(a)中形成衬底20上的产品制作部分21的阶段,如图23所示,形成多个凹陷,然后分别将预定的半导体元件固定到多个凹陷的底部,且各个半导体元件上的电极和安排在相关凹陷周围的小区经由导电金属丝被连接到一起。后续的步骤与第一实施方案相同。结果,如图22-25所示,生产了其上安装大的矩形半导体元件5d和二个正方形半导体元件5e和5f的半导体器件1。
图26(a)-(h)是剖面图,对应于第一实施方案中的图6(a)-(h),逐个步骤示出了制造本第五实施方案半导体器件的方法。在图26(a)-26(h)中,略去了粘合剂9a和9b。
在本第五实施方案中,在形成产品制作部分21的步骤(a)中,多个凹陷,例如3个凹陷25d-25f,被形成在衬底20中,且多个小区被形成在各个凹陷周围。在图26(a)中,示出了二个凹陷25d和25f,而在图23中,示出了3个凹陷25d、25e、25f。各个小区3在各个凹陷周围被排列成行。
接着,在芯片键合步骤(b)中,如图26(b)所示,如在第一实施方案中那样,半导体元件5d-5f通过粘合剂(未示出)被分别固定到凹陷25d-25f的凹下的底部上。
然后,如图26(c)所示,在金属丝键合步骤(c)中,如在第一实施方案中那样,半导体元件5d-5f上的电极6以及小区3经由导电金属丝7被连接到一起(见图23)。
接着,在形成树脂层2a的步骤(d)中,如图26(d)所示,如在第一实施方案中那样,利用转移注模装置(未示出),用绝缘树脂在衬底20主表面上以均匀厚度形成树脂层2a。结果,半导体元件5和金属丝7被树脂紧密覆盖而无任何间隙。步骤(e)和后续的步骤与第一实施方案相同。在步骤(g)中,利用切割刀片32沿产品制作部分21的边界进行切割。
根据本第五实施方案的半导体器件制造方法,不仅能够得到与第一实施方案相同的效果,而且借助于安装多个半导体元件5d-5f,还能够获得高的集成度。
在本第五实施方案中,已经参照了其中各个半导体元件和各个小区3被电连接到一起的例子,但在平面安排存储器和存储器控制微处理器的情况下,如图61和62所示,可以用金属丝7来互连各个半导体元件。在此情况下,不仅能够得到与第一实施方案相同的效果,而且由于用金属丝代替了待要制作在封装衬底上的布线线条而有可能减少封装衬底上的布线线条。
[第六实施方案]
图27-29涉及到根据本发明第六实施方案的半导体器件,其中,图27是半导体器件的示意平面图,其中可见外部电极端子等,图28是半导体器件的仰视图,而图29(a)-29(c)是半导体器件的示意剖面图。
根据本第六实施方案,在其上安装有多个半导体元件的半导体器件中,借助于选择金属丝要连接到其上的小区,能够自由地选择金属丝连接路径,或小区能够被自由地制作成所需的形状,例如能够被形成为长或大或弯的形状,并能够自由地选择包括连接金属丝的布线连接路径。这些技术被应用于第五实施方案的半导体器件,就是本第六实施方案。
在本第六实施方案中,如图27所示,半导体元件5d与5e之间的分隔部分被形成为细长的小区3a,且其一端连接到半导体元件5d和5e的电极6的金属丝7,其相反端被连接到细长的小区3a。也有可能仅仅将小区图形化成大的小区或弯曲延伸的小区。
在图27中,金属丝到位于细长小区3a上下的小区3的连接采取这样一种形式,致使借助于选择金属丝要连接的小区而自由地选择布线连接路径。
图29(a)-29(c)包含对应于上述特性部分的沿图27中A-A、B-B、C-C线的剖面图。图29(a)是沿图27中A-A线的剖面图,示出了多个金属丝7被连接到预定小区3的状态。更具体地说,金属丝7的一端被连接到半导体元件5d上的电极6,而另一金属丝7的一端被连接到半导体元件5e的电极6,二个金属丝7的相反端则被连接到单个小区3,从而有可能在安装于半导体器件1内部的不同半导体元件之间形成电极的电连接,从而增加了布线设计的自由度。
图29(b)是沿图27中B-B线的剖面图,示出了金属丝7的一端被连接到半导体元件5d上的电极,而另一金属丝7被连接到半导体元件5e的电极,二个金属丝的相反端则被电连接到细长的小区3a的状态。利用这种安排,有可能在安装于半导体器件1内部的不同半导体元件之间形成电极的电连接,从而增加了布线设计的自由度。
根据所示的例子,在第一实施方案的半导体器件制造方法中以及在形成产品制作部分的步骤(a)中,位于预定位置处的小区被制作得比其它小区更长或更大,或被制作成弯曲形状,然后在金属丝连接步骤(c)中,多个金属丝被连接到长或大或弯曲的小区(特别的小区)。连接到特别小区的各金属丝可以是连接到一个且相同的半导体元件的金属丝,或可以包括连接到不同半导体元件的金属丝。在图27中,连接到不同半导体元件的金属丝被连接到单个特别小区,亦即细长的小区3a。
图29(c)是沿图27中C-C线的剖面图,其中,金属丝7的一端被连接到半导体元件5d上的电极6,而其相反端被连接到小区3,同样,金属丝7的一端被连接到半导体元件5e上的电极6,而其相反端被连接到小区,二个这样的小区3则经由导电金属丝(中继金属丝)被彼此连接。利用这种安排,有可能在安装于半导体器件1内部的不同半导体元件之间形成电极的电连接,从而增加了布线设计的自由度。
根据本第六实施方案,除了在第一实施方案中得到的效果之外,还获得了增大布线设计自由地和照样可使用标准衬底(引线框)的效果。
[第七实施方案]
图30-34涉及到根据本发明第七实施方案的半导体器件,其中,图30是半导体器件的的示意剖面图,图31是半导体器件的示意平面图,其中可见外部电极端子等,图32是半导体器件的局部放大剖面图,图33(a)-33(h)是剖面图,逐个步骤示出了半导体器件的制造方法,而图34是用来制造半导体器件的衬底的平面图。
在本第七实施方案中,生产了这样一种结构的半导体器件,其中,使部分衬底在半导体元件背面保持薄,致使半导体元件背面被留下的衬底部分覆盖。即使能够在半导体元件背面上留下大约几微米厚度的衬底部分,其厚度也小于用作外部电极端子的各个小区的厚度。因此,即使在是为金属部分的衬底部分、诸如硅衬底之类的半导体衬底、以及构成树脂层的树脂中存在着大的热膨胀系数差异,也有可能由于衬底部分强度低而减小衬底部分和半导体元件之间诱发的内应力。而且,在存在于衬底凹下的底部上的半导体元件键合粘合剂是导电粘合剂的情况下,涉及到的衬底部分也作为用来向外部耗散半导体元件产生的热的散热器,从而能够连接到封装衬底上的焊点。
借助于对第一实施方案的半导体器件制造方法进行修正,能够制造本第七实施方案的半导体器件1。图33(a)-(h)是对应于第一实施方案中图6(a)-(h)的剖面图,逐个步骤示出了本第七实施方案的半导体器件制造方法。在图33(a)-33(h)中,略去了粘合剂9a和9b。
在本第七实施方案中,在形成产品制作部分21的步骤(a)中,形成在衬底20主表面上的各个凹陷25的深度被做成小于各个沟槽26的深度,且在清除衬底背面预定厚度的步骤(e)中,各个小区3被彼此隔离并被做成电学上独立,且衬底部分20a在半导体元件5背面上能够保持薄于各个小区3,从而能够生产图30-32所示的半导体器件1。衬底部分20a经由粘合剂9被键合到半导体元件5的背面。衬底部分20a还用作保护层,用来保护半导体元件5。
虽然在本第七实施方案中镀层膜10被形成在衬底部分20a的整个表面上,但如图64和65所示,衬底部分20a上的镀层膜10可以被形成为格子状分隔形状。若镀层膜10被形成在整个表面上,则由于表面张力,镀层膜10的中心部分恐怕会变得比镀层膜外围边沿部分更厚。但若镀层膜10被形成为格子状分隔形状,就有可能稳定镀层膜的厚度。在镀层膜10被分隔的情况下,从改善封装可靠性的观点看,其上通过焊料安装半导体器件1的封装衬底上的小岛图形最好也根据镀层膜10的分法被分隔。更具体地说,若在衬底部分20a的整个表面上排列相应尺寸的小岛,则提供在小岛上的焊料由于表面张力而在其中心部分处比在其外围部分处更厚,导致焊接可靠性变坏。但借助于分隔封装衬底上的小岛图形,能够防止出现这种问题。
[第八实施方案]
图35-39涉及到根据本发明第八实施方案的半导体器件,其中,图35是半导体器件的的示意剖面图,图36是半导体器件的示意平面图,其中可见外部电极端子等,图38是半导体器件的局部放大剖面图,而图39(a)-39(c)是剖面图,逐个步骤示出了半导体器件的制造方法。
在本第八实施方案的半导体器件中,如图35、36、38所示,外部电极端子被排列在半导体元件5的背面上。因此,如图37所示,小区3(内区小区3b)也被排列在半导体元件的固定(安装)区中,且内区小区3b和偏离半导体元件固定区的小区3通过连接3s被彼此连接。如图37所示,在左右各边上提供了一组通过连接3s互连的内区小区3b和小区3。如图38所示,从连接3s到内区小区3b延伸部分的上表面,构成凹下的底部。
图39(a)-(c)是示意剖面图,逐个步骤示出了部分半导体器件制造方法。在本第八实施方案的半导体器件制造方法中形成产品制作部分21的步骤(a)中,如图39(a)所示,还在用作半导体元件5的固定区的凹陷25的底部形成了内区间隔3b,并形成了连接3s,用来连接内区小区3b与从半导体元件固定区偏离的小区3。换言之,偏离半导体元件固定区的部分小区被形成为延伸直至半导体元件固定区内部。此外,半导体元件固定区的表面部分与凹下的底部齐平。图37示出了由内区小区3b、连接3s、以及小区3组成的各个完整组的平面图形。图39(a)中的阴影区是要用腐蚀方法清除的部分。
接着,如图39(b)所示,半导体元件5通过粘合剂9被固定到凹下的底部。在此情况下,由于粘合剂9未被插入在内区小区3b与半导体元件5之间,故在凹下的底部与半导体元件5之间出现间隙50。在图39(b)中,虚线下方部分是待要用腐蚀方法清除的部分。
接着,如图39(b)所示,半导体元件5上的电极和小区3经由导电金属丝被连接到一起。在这一金属丝连接步骤中,金属丝7也连接到通过连接3s被连接到内区小区3b的小区3。
然后,如图39(b)所示,用转移注模方法在衬底20主表面上形成树脂层2a,以便覆盖半导体元件5和金属丝7。树脂层2a还被注入到间隙50中,且半导体元件5通过树脂层2a被隔离于内区小区3b和连接3s。
接着,如图39(c)所示,用腐蚀方法清除衬底20预定厚度的背面。结果,各个小区3被分隔开,且衬底部分20a也在半导体元件5的背面上保持薄。此时,内区小区3b和预定的小区3由连接3s保持连接。后续的步骤与第七实施方案中的相同。以这种方式,能够生产图35-38所示结果的半导体器件1,其中,外部电极端子也被安排在半导体元件的背面上。
在本第八实施方案的半导体器件1中,有一种实际的优点,即封装衬底的布线设计变得更容易。此外,有可能减小封装件尺寸。
在本第八实施方案中,半导体元件5通过树脂层2a被隔离于内区小区3b和连接3s,但若如图66和67所示采用绝缘粘合剂(例如胶带)作为粘合剂9,则可以同时键合内区小区3b和衬底部分20a。在此情况下,半导体元件5被内区小区3b支持,致使若不要求高的散热性能,则可以省略衬底部分20a。
虽然在本第八实施方案中已经参照了图37所示的例子,其中如图37所示,通过连接3s互连的内区小区3b和小区3被提供在左右边上各成一组,但正好在金属丝7连接到其上的各个小区3部分下方的部分,可以如图68-71所示被形成为尺寸允许金属丝7连接到其上而无须利用它来与封装衬底连接,从而有可能缩小半导体器件1的平面面积。
而且,如图72-75所示,若金属丝连接的部分从外小区3被延伸到半导体元件5,则各个金属丝的长度变得几乎均匀,因而有可能稳定布线。图76-78示出了其中衬底部分20a被省略的相似例子。
[第九实施方案]
图40-43涉及到根据本发明第九实施方案的半导体器件,其中,图40是半导体器件的的示意剖面图,图41是半导体器件的示意平面图,其中可见外部电极端子等,图42是半导体器件的仰视图,而图43是半导体器件的局部放大剖面图。
根据本第九实施方案的制造半导体器件的方法,在第一实施方案的半导体器件制造方法以及在形成产品制作部分的步骤(a)中,细长的汇流引线被制作在半导体元件固定区外面,以便环绕半导体元件,此汇流引线被置于半导体元件各边与排列在外侧的小区之间。此汇流引线可用作公共电极,这样,例如电位等于地电位的半导体元件电极6与小区3就经由金属丝7被连接到一起。除了根据不同的图形设计来形成产品制作部分以及在金属丝键合过程中对总引线进行金属丝连接之外,本第九实施方案的半导体器件1通过与第一实施方案相同的步骤被制造。
以这种方法来生产图40-43所示的半导体器件。在图41中,用于地电位的小区3示有斑点,且镀层膜10也被形成在汇流引线55的背面上。
本第九实施方案的半导体器件1具有呈正方形延伸在半导体元件5外围的汇流引线55。此汇流引线55被用作外部电极端子,并能够用金属丝7彼此连接汇流引线以及半导体元件5上的任何电极6,致使有可能稳定半导体器件的接地。
[第十实施方案]
图44是根据本发明第十实施方案的半导体器件的示意剖面图,其中可见外部电极端子等,而图45是半导体器件的仰视图。
根据本第十实施方案的制造半导体器件的方法,在第九实施方案的半导体器件制造方法中以及在形成产品制作部分的步骤(a)中,细长的汇流引线被制作在半导体元件固定区外面,以便环绕半导体元件,但与第九实施方案的不同之处在于,用于本第十实施方案的汇流引线55分别沿半导体元件各边直线延伸。更具体地说,如图44和45所示,本第十实施方案中的汇流引线55被不连续地制作。其它地方与第九实施方案的半导体器件中相同,且本第十实施方案中的半导体器件制造方法也与第九实施方案中的相同。
根据本第十实施方案的半导体器件制造方法,有可能防止产生噪声以及包括电源端子和接地端子(例如Vcc,Vss)的环状部分引起的天线作用。
[第十一实施方案]
图46-49涉及到根据本发明第十一实施方案的半导体器件,其中,图46是半导体器件的的示意平面图,其中可见外部电极端子等,图47是半导体器件的仰视图,图48是半导体器件的剖面图,而图49是半导体器件的局部放大剖面图。
根据本第十一实施方案的制造半导体器件的方法,在第九实施方案的半导体器件制造方法中以及在形成产品制作部分的步骤(a)中,汇流引线被制作成半导体元件固定区外面的多个围绕物,以便环绕半导体元件,并在形成镀层膜时,汇流引线的背面被掩蔽,以便防止其上形成镀层膜。这些地方不同于第九实施方案。其它结构部分以及半导体器件制造方法,与第九实施方案的半导体器件1中的相同。在本第十一实施方案中,汇流引线被成双制作。在图47所示的半导体器件1的仰视图中,汇流引线55a和55b被画上了斜线,以便容易看出。
在用本第十一实施方案的半导体器件制造方法制造的半导体器件1中,如图48和49所示,汇流引线55a和55b仅仅被暴露于树脂密封部件2的背面。在这种半导体器件1中,借助于集中多个具有相同功能的端子(例如GND、Vcc、Vss),能够减少外端子的数目。
[第十二实施方案]
图50-54涉及到根据本发明第十二实施方案的半导体器件,其中,图50是根据本发明第十二实施方案的半导体器件的示意剖面图,图51是半导体器件的的示意平面图,其中可见外部电极端子等,图53是半导体器件的局部放大剖面图,而图54(a)-54(g)是剖面图,逐个步骤示出了制造半导体器件的方法。
根据本第十二实施方案的半导体器件的制造方法,镀层膜被选择性地形成在金属片的主表面上以构成衬底,然后,用此衬底来生产半导体器件。根据被第十二实施方案的半导体器件制造方法,在第一实施方案的半导体器件制造方法中,采用了不同的方法来形成产品制作部分,而不需要在各个小区背面上形成镀层膜的步骤。其它方面与第一实施方案的方法相同。
在本第十二实施方案的半导体器件制造方法中以及形成产品制作部分的步骤(a)中,如图54(a)所示,预定厚度的镀层膜被选择性地形成在平坦金属片60的主表面上,并以相同于第一实施方案的方式形成凹陷25和沟槽26,以便确定由凹陷25和沟槽26包围的多个小区3。产品制作部分21由一个或多个凹陷25、多个沟槽26、以及多个小区3构成。
以相同于第一实施方案的方式,多个这种产品制作部分21被排列在金属片60的主表面上,从而提供了能够同时制造大量半导体器件1的衬底20。
根据本第十二实施方案,在各个产品制作部分21中,安置了方形凹陷25和成双排列以环绕凹陷25的小区3。采用了与第一实施方案相同的图形。在本第十二实施方案中,如图54(a)和53所示,用镀敷方法来形成小区3的侧壁,因而不同于用腐蚀方法形成小区3的第一实施方案,本第十二实施方案的小区侧壁是基本上垂直的壁。
在本第十二实施方案中,厚度为125-200微米的铜合金片或铁镍铜合金片被用作金属片60和隔板3,并用镀敷方法形成具有焊料镀层膜(Pb-Sn)或Pd或多层(例如Pd/Ni)的凹陷25。借助于适当地选择镀敷时间,能够选择适当的镀层膜厚度,并设定为例如10-50微米。借助于考虑衬底封装过程中金属的扩散而进行此选择。
在本第十二实施方案的半导体器件制造方法中,如图54(a)所示,提供了衬底20,此衬底20在金属片60主表面上具有由PbSn镀层膜组成的小区3和凹陷25,然后如图54(b)所示,半导体元件5通过粘合剂9被固定到各个凹陷25的凹下底部(金属片60的主表面)(见图53)。
接着,如图54(c)所示,半导体元件5的电极6和小区3经由金属丝7被连接到一起(见图51)。
然后,如图54(d)所示,用转移注模装置,将树脂层2a形成在衬底20的主表面上,以便覆盖半导体元件5和金属丝7。
接着,如图54(e)所示,利用腐蚀方法,用腐蚀液30清除衬底20的背面亦即金属片60,键合到半导体元件5背面的粘合剂9以及由PbSn镀层膜形成的小区3的背面从而被暴露于树脂层2a的背面。由于金属片60被清除,故各个小区3变成被分隔开。
然后,如图54(f)所示,作为支持部件的胶带31被固定到树脂层2a的整个表面。然后,以树脂层覆盖胶带31的方式,用切割刀片32纵向和横向切割树脂层2a,以便形成方形半导体器件1。树脂层2a被切割成为树脂密封部件2。这样被分隔开的各个半导体器件1仍然固定在胶带31上。
接着,如图54(g)所示,从半导体器件剥离胶带31,以便提供多个半导体器件1。
在用本第十二实施方案的半导体器件制造方法制造的各个半导体器件1中,用PbSn镀层膜来形成用作外部电极端子的各个小区3,因此,半导体器件1能够照原样用回流方法被安装到封装衬底上。根据本第十二实施方案,除了在第一实施方案中得到的效果之外,还由于无须使引线框表面(剖面)不平整而能够获得更便宜地制造引线框的效果。
[第十三实施方案]
图57-57涉及到根据本发明第十三实施方案的半导体器件,其中,图55是半导体器件的示意剖面图,图56是半导体器件的局部放大剖面图,而图57(a)-57(h)是剖面图,逐个步骤示出了制造半导体器件的方法。
根据本第十三实施方案的半导体器件的制造方法,在第十二实施方案的半导体器件制造方法中,在用腐蚀方法清除金属片60之后,外镀层膜被形成在暴露于树脂层背面的各个小区的背面上,提供了外部电极端子的支座结构,随之以切割树脂层。通过与第十二实施方案相同的工艺,生产了半导体器件1。
在本第十三实施方案的半导体器件的制造方法,提供了用于第十二实施方案的衬底20。亦即,如图57(a)所示,提供了衬底20,此衬底20在金属片60主表面上具有由PbSn镀层膜组成的小区3和凹陷25,然后,半导体元件5通过粘合剂9被固定到各个凹陷25的凹下底部(金属片60的主表面)(见图56)。
接着,如图57(c)所示,形成在半导体元件5上的电极(未示出)和小区3经由导电金属丝7被彼此连接。
然后,如图57(d)所示,用转移注模装置,将树脂层2a形成在衬底20的主表面亦即金属片60上,以便覆盖半导体元件5和金属丝7。
接着,如图57(e)所示,利用腐蚀方法,用腐蚀液30清除衬底20的背面亦即金属片60。结果,键合到半导体元件5背面的粘合剂9以及由PbSn镀层膜形成的小区3的背面被暴露于树脂层2a的背面。由于金属片60已经被清除,故各个小区3呈现被分隔开的状态。
然后,如图57(f)所示,用外镀敷工艺形成镀层膜10。在本第十三实施方案中,用PbSn焊料将镀层膜10形成为厚度约为50微米。采用了印刷镀敷方法或无电镀敷方法来进行镀敷。根据无电镀敷方法,若键合到半导体元件5背面的粘合剂是导电的,则镀层膜10也被形成在粘合剂9的表面上,但若粘合剂9的绝缘树脂,则镀层膜10不形成在粘合剂表面上。在本第十三实施方案中,现在提供下列描述,假设在后续步骤中,镀层膜10不形成在粘合剂9的表面上。
接着,如图57(g)所示,作为支持部件的胶带31被固定到树脂层2a的整个表面。然后,以树脂层覆盖胶带31的方式,用切割刀片32纵向和横向切割树脂层2a,以便提供方形半导体器件1。被分隔开的各个半导体器件1仍然固定在胶带31上。树脂层2a被切割成为树脂密封部件2。
然后,如图57(g)所示,从半导体器件1剥离胶带31,以便产生多个半导体器件1。
在用本第十三实施方案的半导体器件制造方法制造的各个半导体器件1中,进一步在由PbSn镀层膜构成的用作外部电极端子的各个小区3上形成外镀层膜10,致使外部电极端子被提供成支座结构。
根据本第十三实施方案,除了在第十二实施方案中得到的效果之外,还获得了确保支座结构的效果(衬底封装性能得到了改善)。
[第十四实施方案]
图82-90涉及到根据本发明第十四实施方案的制造半导体器件的方法,其中,图82是透视图,示出了半导体器件的外貌,图83是半导体器件的正视图,图84是半导体器件的示意剖面图,图85是半导体器件的仰视图,而图86示意地示出了形成半导体器件中密封部件的树脂部分与芯片安装部分之间的啮合状态。
本第十四实施方案的生产半导体器件的方法非常相似于第七实施方案的半导体器件制造方法。在本第十四实施方案中,用诸如图87所示的衬底20来生产半导体器件1,但排列的产品制作部分21的图形和结构不同于第七实施方案的。图88是产品制作部分21的放大平面图,而图89(a)-(c)是沿E-E、F-F、G-G线的剖面图。
在第七实施方案中,各个小区3沿产品制作部分的各边被排列成2行,而在本第十四实施方案中,如图87所示,各个小区3被排列成一行,并被拉长。而且,用来安装半导体芯片5的芯片安装部分64不如第七实施方案中那样薄,而是厚度(高度)等于各个小区3。小区3和芯片安装部分64被沟槽26环绕。由于沟槽26是用腐蚀方法形成的,故芯片安装部分64和小区3的主表面的边缘有毛刺。此毛刺穿透到构成产品阶段中树脂密封部件2的树脂层2a中,从而使小区3和芯片安装部分64不容易从相关的树脂密封部件2剥落(见图84)。
芯片安装部分64是方形的,但如图88所示,在方形芯片安装部分64的所有侧面(外围面)中形成了凹凸度为50微米或以上的凹凸部分65。在各个凹凸部分65中,凹部65a的形状使入口侧窄,且其宽度向着凹部底部变大。因此,凸部具有向着凹部65a凸出的毛刺65c。凹凸部分65未被形成在小区3中,从而使小区的加工容易,且使小区3的间距小,从而有利于减小半导体芯片5的外部尺寸。半导体芯片5的尺寸可以大于芯片安装部分64的尺寸。
在产品(半导体器件1)阶段中,如图86所示,凹凸部分65与构成树脂密封部件2的树脂层2a啮合。亦即,注入并固化在各个凹部65a中的树脂层2a部分变得在毛刺存在时不容易剥落,从而提高了构成各个树脂密封部件2的树脂层2a与芯片安装部分64之间的键合强度。因此,安装在芯片安装部分64上的半导体芯片5和芯片安装部分64之间的键合强度不被破坏,而是保持高强度。
半导体芯片5通过粘合剂9被连接到芯片安装部分64。由于芯片安装部分64与树脂层2a之间的键合强度高,故水不容易进入芯片安装部分64与树脂层2a之间的界面。因此,在用回流方法(临时热处理)将半导体器件1固定到封装衬底上时,有可能防止出现水膨胀引起的封装缺陷。
而且,借助于在芯片安装部分64的侧面中形成凹凸部分65,亦即借助于使凹部和凸部分隔长度,能够减小(缩小)不同材料之间热膨胀系数差异诱发的应力,并分散膨胀和收缩产生的力,从而提供在抗温度循环方面得到了改善的半导体器件1。由应力模拟结果已经证实,与不形成凹凸部分65的情况相比,借助于形成凹凸部分65,能够实现芯片安装部分64各个角落的大约20%的应力弛豫。
而且,由于半导体芯片5与芯片安装部分64之间的键合强度高,故芯片安装部分64不容易剥落,并能够维持芯片安装部分64的平坦度,从而能够得到封装性能和散热性能得到改善的半导体器件1。
在连接到芯片安装部分64的半导体芯片5被用作电极而导电粘合剂被用作粘合剂9的半导体衬底结构中,芯片安装部分64被用作电极端子。在这种情况下,半导体芯片5与芯片安装部分64之间的键合强度不被破坏使得有可能稳定地使用其中建立有半导体器件1的电子器件。例如,在其中制作有硬盘驱动器的集成电路的半导体芯片的情况下,若在彼此连接半导体芯片5与芯片安装部分64的粘合剂9中由空洞或裂纹形成了间隙,则热阻增大,封装衬底的散热性能变坏,导致硬盘装置不再执行稳定的操作。但如在本实施方案中那样,若覆盖半导体芯片5的树脂层2a的芯片安装部分64的键合强度高,则半导体芯片5与芯片安装部分64之间的键合强度也高,且从半导体衬底经由粘合剂9延伸到芯片安装部分64热传输路径的热阻(散热性能)很少变化,从而能够改善产品的可靠性。
在本第十四实施方案中,采用了能够构成方向标志70的衬底20,以便容易辨认半导体器件1的方向。方向标志70被提供在各个产品制作部分21的芯片安装部分64中。更具体地说,如图88所示,借助于在方形芯片安装部分64的一个角落中制作一个孔70a,来形成方向标志70。在产品阶段中,颜色(例如黑色)不同于金属颜色的树脂层2a被注入到孔70a中,致使孔70a用作清楚可辨的方向标志70。在半导体器件的制造阶段中,借助于确认形成在各个产品制作部分中的方向标志,能够准确地识别装配过程中工艺流程的方向性。孔70a的形状最好采用例如圆形的没有角的形状,从而更容易制造。
借助于修正第七实施方案的半导体器件制造方法,能够制造本第十四实施方案的半导体器件。图90(a)-90(h)是剖面图,对应于第七实施方案中的图33(a)-33(h),逐个步骤示出了本第十四实施方案的制造半导体器件的方法。由于图很小,故某些结构方面被省略成符号。
下面参照图90(a)-90(h)来描述根据本第十四实施方案的半导体器件制造方法。如图90(a)所示,提供了衬底20,然后如图90(b)所示,半导体芯片5经由粘合剂9被固定到各个产品制作部分21的芯片安装部分64上。
接着,如图90(c)所示,半导体芯片5主表面上的电极和小区3经由金属丝7被连接到一起。
然后,如图90(d)所示,利用常规转移注模装置,形成预定厚度的树脂层2a,以便覆盖半导体芯片5和金属丝7。
接着,如图90(e)所示,将衬底20倒转,并用抛光盘36抛光衬底20的背面(金属片),从而如图90(f)所示,芯片安装部分64与小区3在电学上和机械上彼此被分隔开。在图90(e)中,示出了抛光容差。
然后,如图90(f)所示,进行镀敷,以便在芯片安装部分64和暴露于树脂层2a的小区3的表面上形成镀层膜10。
接着,如图90(g)所示,将胶带3 1固定到树脂层2a的表面,然后利用切割刀片32纵向和横向从衬底20侧切割直至胶带的中间深度,然后剥离胶带31,以便产生多个图90(h)所示的半导体器件1。
图91和92是用根据本第十四实施方案的修正的半导体器件制造方法制造的半导体器件的仰视图,其中,图91是半导体器件的仰视图,而图92是沿图91中的H-H线的示意放大剖面图。根据此修正,在方形产品制作部分的一个角处,制作了由沟槽环绕的圆柱70b构成的方向标志70,并用具有这种产品制作部分的衬底20来生产半导体器件1。同样在本修正中,如第十四实施方案那样,能够准确地辨认方向性。由于方向标志70是圆柱形状,故有可能改善诸如在印刷镀敷中的镀敷性质(浸润性),还有可能在衬底封装过程中改善焊料镀敷的浸润性。
[第十五实施方案]
图93-95涉及到根据本发明第十五实施方案的制造半导体器件的方法,其中,图93是用此方法制造的半导体器件的正视图,图94是其仰视图,而图95是沿图94中I-I线的示意放大剖面图。
在本第十五实施方案中,用于封装件加固的衬垫75被分别形成在方形树脂密封部件2的角落处。更具体地说,方形衬垫75被分别提供在方形产品制作部分(未示出)的4个角落处,并用具有这种产品制作部分的衬底20来生产半导体器件1。根据这种结构,若小岛也对应于衬垫75被形成在封装衬底上,则借助于用焊料固定衬垫75,就能够提高封装件的强度。也有可能封装半导体器件1而无须使用衬垫75。
而且,在本第十五实施方案中,由孔70a构成的方向标志70被制作在衬垫75之一中,以便检查半导体器件1的方向性。这一浮置的小岛状衬垫75能够在偏离芯片安装部分64和小区3的区域中自由地被选择。
[第十六实施方案]
图96-101涉及到根据本发明第十六实施方案的半导体器件制造的方法,其中,图96是用此方法制造的半导体器件的示意剖面图,图97是其仰视图,图98是用来制造半导体器件的衬底的平面图,图99是示意平面图,示出了衬底的产品制作部分,图100(a)-100(c)是沿图99中K-K、L-L、M-M线的剖面图,而图101(a)-101(h)是剖面图,逐个步骤示出了半导体器件制造方法。
在第十四实施方案中,凹凸部分65被形成在芯片安装部分64的各个侧面中,但在被第十六实施方案中,凹凸部分65被形成在偏离芯片安装部分64主表面上安装半导体芯片5的区域的部分中。
如图100(a)所示,芯片安装部分64主表面上偏离芯片安装区域的部分是较低的凹部65a。凸部65b沿方形芯片安装部分64各边被形成在预定区间处。由于凹部65a和沟槽26是由腐蚀形成的,固毛刺被形成在衬底20的主表面侧上。因此,在产品阶段,小区3和芯片安装部分64不容易从构成树脂密封部件2的树脂层2a剥落。而且,如在第十四实施方案中那样,半导体芯片5与芯片安装部分64之间的键合强度变得更高。根据应力模拟结果,与不存在凹凸部分65的情况相比,能够实现芯片安装部分64角落处大约20%的应力弛豫。
根据本第十六实施方案的制造半导体器件的方法,能够用图98所示的衬底20,并根据图101(a)-101(h)所示的制造步骤,来制造半导体器件。本第十六实施方案不同于第十四实施方案之处仅仅在于产品制作部分21的形状和结构。由于图101(a)-101(h)所示的制造步骤与涉及到第十四实施方案的图90(a)-90(h)所示的相同,故其解释此处不再赘述。
在本第十六实施方案中,也能够获得与第十四实施方案相同的效果。
图102-104示出了根据本第十六实施方案的第一修正的半导体器件制造方法,其中,图102是用此方法制造的半导体器件的示意剖面图,图103是示意平面图,示出了用来制造半导体器件的衬底的产品制作部分,而图104(a)-104(c)是沿图103中Q-Q、R-R、S-S线的剖面图。
本第一修正示出了如在第十六实施方案中那样在芯片安装部分64主表面上形成凹凸部分65的例子,但如图102-404所示,由沟槽构成的凹部65a被形成在芯片安装部分64的主表面上偏离用来安装半导体芯片5的区域的部分中,以便环绕半导体芯片。由于凹部65a和沟槽26是由腐蚀形成的,故衬底20的主表面侧有毛刺。结果,在产品阶段,小区3和芯片安装部分64变得不容易从构成树脂密封部件2的树脂层2a剥落。在本第一修正中,也能够获得与第十六实施方案相同的效果。
图105-107涉及到根据第十六实施方案的第二修正的半导体器件制造方法,其中,图105是用此方法制造的半导体器件的示意剖面图,图106是示意平面图,示出了用来制造半导体器件的衬底的产品制作部分,而图107(a)-107(c)是沿图106中T-T、U-U、V-V线的剖面图。
在本第二修正中,如在第十六实施方案中那样,凹凸部分65被形成在芯片安装部分64的主表面上,但如图105-107所示,由凸条构成的凸部65b被形成在芯片安装部分64的主表面上偏离用来安装半导体芯片5的区域的部分中,以便环绕半导体芯片。在本第二修正中,凸部65b内部区域被形成为底部比各个沟槽26底部更浅的凹陷25g,且半导体芯片5通过粘合剂9被安装到凹陷25g上(见图105)。由于凹陷25g和沟槽26是由腐蚀形成的,故衬底20的主表面侧有毛刺。结果,在产品阶段,小区3和芯片安装部分64变得不容易从构成树脂密封部件2的树脂层2a剥落。
根据本第二修正的结构,半导体芯片5被固定到形成在芯片安装部分64中的凹陷25g上,致使半导体芯片5主表面的高度更低,并能够使树脂层2a上表面的高度更低得多,从而有可能减小半导体器件1的厚度。在本第二修正中,也能够获得与第十六实施方案相同的效果。
[第十七实施方案]
图108-111涉及到本发明第十七实施方案,其中,图108是根据本第十七实施方案的半导体器件的示意剖面图,图109是其仰视图,图110是示意平面图,示出了用来制造半导体器件的衬底的产品制作部分,而图111(a)-111(h)是剖面图,逐个步骤示出了制造半导体器件的方法。
在本第十七实施方案中,如第十五实施方案那样,封装件加固衬垫75被形成在半导体器件1中的方形树脂密封部件2的4个角落处,并如第一实施方案那样,半导体芯片5的背面被暴露于树脂密封部件2的背面。可以采用其中半导体芯片5的背面被暴露于树脂密封部件2的背面的结构,或可以采用其中涂敷到半导体芯片5背面的粘合剂可以被暴露的结构。在本第十七实施方案中,如图111(a)所示,用具有被凹陷25和沟槽26环绕的小区3的衬底20来制造半导体器件1。图11(a)-11(h)与图6(a)-6(h)相同,故此处不再解释其制造步骤。
在本第十七实施方案中,如第十五实施方案那样,利用衬垫75,也能够提高封装件强度。在本第十七实施方案中,利用方向标志70,也得到了在半导体器件的制造过程中以及在半导体器件制造之后,能够容易地识别半导体器件的方向性的效果。
虽然上面已经用其各个实施方案描述了本发明,但不言自明,本发明不局限于上述各个实施方案,在不偏离本发明主旨的范围内,可以作出各种改变。
虽然在上述各个实施方案中,本发明被应用于QFN型半导体器件的制造,但本发明也可应用于例如SON型半导体器件的制造,从而能够获得与上面相同的效果。
虽然在上述各个实施方案中,形成了多行小区,但在形成单行小区的情况下,也能够得到与上面相同的效果。
而且,虽然在上述各个实施方案中,半导体元件5的上表面(半导体元件制作侧)位于比小区3的上表面更高的位置,但小区3可以被形成得厚,其上表面从而变得比半导体元件5的上表面更高,并能够缩短金属丝的长度。

Claims (42)

1.一种制造半导体器件的方法,包含下列步骤:
(a)提供衬底,此衬底包含:具有主表面和背面的金属片;多个产品制作部分;形成在各个产品制作部分中的金属片主表面上的凹陷和小区;以及形成在金属片主表面上以环绕小区的沟槽;
(b)在步骤(a)之后,通过粘合剂将半导体元件固定到各个产品制作部分中的凹陷底部;
(c)在步骤(b)之后,经由导电丝彼此电连接半导体元件的表面和小区的表面;
(d)在步骤(c)之后,在衬底主表面上形成绝缘树脂层,使得包括各个产品制作部分的边界部分,并覆盖半导体元件和导电丝;
(e)在步骤(d)之后,去除预定厚度的金属片背面,从而使各个小区彼此独立地电隔离,并使粘合剂暴露;以及
(f)在步骤(e)之后,沿产品制作部分的边界部分切割树脂层,以便制造多个半导体器件。
2.根据权利要求1的方法,在步骤(e)之后和步骤(f)之前还包含步骤:
(g)在暴露于树脂层表面的小区的表面上形成镀层膜。
3.根据权利要求1的方法,在步骤(e)之后还包含步骤:
(h)在步骤(e)之后,将条带固定到与暴露小区的树脂层表面相反的树脂层的整个表面,
其中进行切割步骤(f)。
4.根据权利要求1的方法,
其中,多个产品制作部分被纵向和横向排列在衬底上,且
其中,借助于切片而进行切割步骤(f)。
5.根据权利要求1的方法,
其中,在半导体元件固定步骤(b)中,半导体元件通过所述绝缘粘合剂被固定,且
其中,此后在清除预定厚度的衬底背面的步骤(e)中,绝缘粘合剂可以保留,且半导体元件的背面被绝缘粘合剂覆盖。
6.根据权利要求5的方法,
其中,在粘合剂与树脂层之间比在衬底与树脂层之间提供更强的键合力的材料,被用作绝缘粘合剂。
7.根据权利要求5的方法,
其中,绝缘粘合剂包括对半导体元件具有强键合力的有机树脂。
8.根据权利要求5的方法,
其中,膜状粘合片被固定到半导体元件背面,并被用作粘合剂。
9.根据权利要求5的方法,
其中,弹性模量低于衬底的材料被用作粘合剂。
10.根据权利要求1的方法,
其中,在形成产品制作部分的步骤(a)中,凹陷的深度和各个沟槽的深度被设定为彼此相等,
其中,在去除预定厚度的衬底背面的步骤(e)中,以用来键合半导体元件的粘合剂被暴露的方式来进行去除,且
其中,在步骤(f)之后进行切割步骤(f)。
11.根据权利要求1的方法,
其中,在形成产品制作部分的步骤(a)中,凹陷的深度和各个沟槽的深度被设定为彼此相等,
其中,在去除预定厚度的衬底背面的步骤(e)中,以用来键合半导体元件的粘合剂被暴露的方式来进行所述去除,
其中,在步骤(e)之后,作为步骤(i),暴露的粘合剂被清除,使半导体元件的背面被暴露,且
其中,然后进行切割步骤(f)。
12.根据权利要求1的方法,
其中,在形成产品制作部分的步骤(a)中,凹陷的深度被设定为浅于各个沟槽的深度,
其中,在去除预定厚度的衬底背面的步骤(e)中,各个小区被彼此隔离并且电独立,且已经变得更薄的衬底部分可以通过粘合剂保留在半导体元件的连接侧上,且
其中,然后进行切割步骤(f)。
13.根据权利要求1的方法,
其中,在真空吸住衬底背面以保持平坦的情况下,进行半导体元件固定步骤(b)、导电丝连接步骤(c)、以及树脂层形成步骤(d)。
14.根据权利要求14的方法,
其中,在步骤(d)中,用转移注模方法形成树脂层,从而树脂层具有恒定的厚度。
15.根据权利要求1的方法,
其中,在步骤(d)中,用填充方法来形成树脂层。
16.根据权利要求15或权利要求16的方法,
其中,用具有预定热膨胀系数的树脂来形成树脂层,以便在形成树脂层之后,衬底沿纵向的弯曲量和弯曲角大于衬底沿横向的弯曲量和弯曲角。
17.根据权利要求1的方法,
其中,用腐蚀方法来进行去除预定厚度的衬底背面的步骤(e)。
18.根据权利要求17的方法,
其中,作为腐蚀,以被腐蚀的部分处在位于各个小区之间的树脂层部分的表面内的方式进行过腐蚀。
19.根据权利要求1的方法,
其中,在步骤(e)中,用抛光方法来清除衬底的第二主表面。
20.根据权利要求19的方法,
其中,用接触变换抛光方法,利用几十米到几百米长的带式抛光机来进行抛光。
21.根据权利要求1的方法,
其中,在各个产品制作部分内,各个小区沿产品制作部分各边被排列成多行。
22.根据权利要求21的方法,
其中,各个小区的形状和尺寸相等。
23.根据权利要求1的方法,
其中,在半导体元件固定步骤(b)中,多个半导体元件被层叠,并以分别形成在半导体元件表面上的电极被暴露的方式,被固定在凹陷底部上,且
其中,在导电丝连接步骤(c)中,形成在半导体元件上的电极和小区经由导电丝被彼此连接。
24.根据权利要求1的方法,
其中,在导电丝连接步骤(c)中,多个导电丝被连接到预定的小区。
25.根据权利要求1的方法,
其中,在各自由一个或多个凹陷和多个小区形成产品制作部分的步骤(a)中,位于预定位置处的小区被形成为比其它小区更长或更大,且
其中,在导电丝连接步骤(c)中,多个导电丝被连接到此更长或更大的小区。
26.根据权利要求1的方法,
其中,在形成产品制作部分的步骤(a)中,部分小区被形成为延伸直到固定半导体元件的区域内部,且半导体元件固定区域的表面部分被形成在等于凹陷底部高度的高度处。
27.根据权利要求1的方法,
其中,在形成产品制作部分的步骤(a)中,细长的汇流引线被提供在固定半导体元件的区域外面,以便环绕半导体元件,且
其中,在导电丝连接步骤(c)中,预定的一个导电丝被连接到汇流引线。
28.根据权利要求27的方法,
其中,汇流引线被形成为多个组和多个包围物。
29.根据权利要求27或权利要求28的方法,
其中,环绕半导体元件的汇流引线被不连续地形成。
30.根据权利要求27的方法,
其中,在形成汇流引线之后以及在固定半导体元件、连接导电丝、形成树脂层、去除预定厚度的衬底背面的各个步骤之后,以镀层膜不形成在汇流引线背面上的方式,在暴露于树脂层表面的各个小区的表面上形成镀层膜。
31.根据权利要求1的方法,
其中,在形成多个被凹陷和沟槽环绕的小区的步骤中,用湿法腐蚀方法来形成凹陷和沟槽,且
其中,以各个小区中间部分的宽度窄于各个小区的表面或与此表面相反的背面宽度的方式,来进行湿法腐蚀。
32.根据权利要求1的方法,
其中,由铜合金或铁镍合金组成的平坦片,被用作衬底。
33.根据权利要求1的方法,
其中,在形成产品制作部分的步骤(a)中,预定厚度的镀层膜被形成在平坦的金属片主表面上,并在各个产品制作部分中形成凹陷和沟槽,以便确定多个被凹陷和沟槽环绕的小区,从而形成具有多个产品制作部分的衬底。
34.根据权利要求33的方法,
其中,焊料镀层膜被选择性地形成在金属片的主表面上。
35.根据权利要求1的方法,
其中,在形成产品制作部分的步骤(a)中,与各个小区的形成同时在各个产品制作部分中形成方向标志,以便被沟槽和凸出环绕,且
其中,在去除预定厚度的衬底背面的步骤(e)中,以暴露方向标志的方式来进行去除。
36.一种制造半导体器件的方法,包含下列步骤:
(a)提供衬底,此衬底包含:具有主表面和背面的金属片;多个产品制作部分;以及形成在各个产品制作部分中的金属片主表面上从而被沟槽环绕的芯片安装部分,此芯片安装部分具有形成毛刺的凹/凸部分;
(b)在步骤(a)之后,通过粘合剂将半导体元件固定到各个产品制作部分中的芯片安装部分上;
(c)在步骤(b)之后,在各个产品制作部分中,经由导电丝彼此电连接半导体元件的表面和小区的表面;
(d)在步骤(c)之后,在衬底主表面上形成绝缘树脂层,以便包括各个产品制作部分的边界部分,并覆盖半导体元件和导电丝;
(e)在步骤(d)之后,去除预定厚度的金属片背面,从而使各个小区和芯片安装部分独立地电隔离,并使芯片安装部分和各个小区被暴露;以及
(f)在步骤(e)之后,沿产品制作部分的边界部分切割树脂层,以便制造多个半导体器件。
37.根据权利要求36的方法,
其中,在步骤(d)中,芯片安装部分的侧面整个被树脂层覆盖。
38.根据权利要求36的方法,
其中,在形成产品制作部分的步骤(a)中,凹/凸部分被提供在芯片安装部分的侧面中。
39.根据权利要求36的方法,
其中,在形成产品制作部分的步骤(a)中,凹/凸部分被提供在芯片安装部分的主表面上。
40.根据权利要求36的方法,
其中,在形成产品制作部分的步骤(a)中,以凹部和凸部的深度各为50微米或以上的方式,来形成凹/凸部分。
41.根据权利要求36的方法,
其中,在形成产品制作部分的步骤(a)中,在小区中未提供凹/凸部分。
42.根据权利要求36的方法,
其中,在形成产品制作部分的步骤(a)中,与各个小区和芯片安装部分的形成同时在各个产品制作部分中形成方向标志,以便被沟槽和凸出环绕,且
其中,在清除衬底背面预定厚度的步骤(e)中,以方向标志被暴露的方式来进行清除。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101431050A (zh) * 2007-11-02 2009-05-13 英飞凌科技股份有限公司 制造多半导体器件的方法
CN101656238B (zh) * 2008-08-21 2012-09-05 日月光半导体制造股份有限公司 四方扁平无引脚封装结构及制造方法
CN103681521A (zh) * 2012-09-25 2014-03-26 英飞凌科技股份有限公司 用于芯片卡的半导体壳体
CN104658929A (zh) * 2014-04-22 2015-05-27 柯全 倒装芯片的封装方法及装置
CN110957285A (zh) * 2019-12-04 2020-04-03 苏州日月新半导体有限公司 集成电路封装体及其制造方法
CN112992810A (zh) * 2021-04-29 2021-06-18 甬矽电子(宁波)股份有限公司 半导体封装结构及其制作方法

Families Citing this family (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004094839A (ja) * 2002-09-04 2004-03-25 Hitachi Ltd Rfidタグ
JP2004281634A (ja) * 2003-03-14 2004-10-07 Renesas Technology Corp 積層実装型半導体装置の製造方法
JP2005085089A (ja) * 2003-09-10 2005-03-31 Renesas Technology Corp Icカードおよびその製造方法
US6894382B1 (en) * 2004-01-08 2005-05-17 International Business Machines Corporation Optimized electronic package
JP2005251944A (ja) * 2004-03-03 2005-09-15 Sharp Corp ソリッドステートリレー
KR100881476B1 (ko) * 2004-07-15 2009-02-05 다이니폰 인사츠 가부시키가이샤 반도체장치와 반도체장치 제조용 기판 및 반도체장치제조용 기판의 제조방법
JP4842812B2 (ja) * 2004-07-15 2011-12-21 大日本印刷株式会社 半導体装置用基板の製造方法
JP4466341B2 (ja) * 2004-11-22 2010-05-26 ソニー株式会社 半導体装置及びその製造方法、並びにリードフレーム
US7394151B2 (en) * 2005-02-15 2008-07-01 Alpha & Omega Semiconductor Limited Semiconductor package with plated connection
US7327043B2 (en) * 2005-08-17 2008-02-05 Lsi Logic Corporation Two layer substrate ball grid array design
US7300824B2 (en) * 2005-08-18 2007-11-27 James Sheats Method of packaging and interconnection of integrated circuits
CN100442465C (zh) * 2005-09-15 2008-12-10 南茂科技股份有限公司 不具核心介电层的芯片封装体制程
US7986043B2 (en) * 2006-03-08 2011-07-26 Stats Chippac Ltd. Integrated circuit package on package system
US8513542B2 (en) * 2006-03-08 2013-08-20 Stats Chippac Ltd. Integrated circuit leaded stacked package system
US7981702B2 (en) 2006-03-08 2011-07-19 Stats Chippac Ltd. Integrated circuit package in package system
US7816186B2 (en) * 2006-03-14 2010-10-19 Unisem (Mauritius) Holdings Limited Method for making QFN package with power and ground rings
JP2007294488A (ja) 2006-04-20 2007-11-08 Shinko Electric Ind Co Ltd 半導体装置、電子部品、及び半導体装置の製造方法
JP2008016630A (ja) * 2006-07-06 2008-01-24 Matsushita Electric Ind Co Ltd プリント配線板およびその製造方法
US7777310B2 (en) * 2007-02-02 2010-08-17 Stats Chippac Ltd. Integrated circuit package system with integral inner lead and paddle
US8115305B2 (en) * 2007-05-17 2012-02-14 Stats Chippac Ltd. Integrated circuit package system with thin profile
JP5155644B2 (ja) * 2007-07-19 2013-03-06 ルネサスエレクトロニクス株式会社 半導体装置
US7825514B2 (en) * 2007-12-11 2010-11-02 Dai Nippon Printing Co., Ltd. Substrate for semiconductor device, resin-sealed semiconductor device, method for manufacturing said substrate for semiconductor device and method for manufacturing said resin-sealed semiconductor device
JP5499437B2 (ja) * 2008-01-10 2014-05-21 株式会社デンソー モールドパッケージ
KR100923869B1 (ko) 2008-02-04 2009-10-27 에스티에스반도체통신 주식회사 몰딩후 연결단자가 분리되는 반도체 패키지 제조방법 및이에 의한 반도체 패키지
US8294249B2 (en) * 2008-08-05 2012-10-23 Integrated Device Technology Inc. Lead frame package
JP4902627B2 (ja) * 2008-12-04 2012-03-21 大日本印刷株式会社 半導体装置
TWI372454B (en) * 2008-12-09 2012-09-11 Advanced Semiconductor Eng Quad flat non-leaded package and manufacturing method thereof
JP5058144B2 (ja) * 2008-12-25 2012-10-24 新光電気工業株式会社 半導体素子の樹脂封止方法
JP5178541B2 (ja) * 2009-01-09 2013-04-10 株式会社三井ハイテック 半導体装置
JP5131206B2 (ja) * 2009-01-13 2013-01-30 セイコーエプソン株式会社 半導体装置
US8018051B2 (en) * 2009-02-02 2011-09-13 Maxim Integrated Products, Inc. Thermally enhanced semiconductor package
KR100922848B1 (ko) * 2009-08-24 2009-10-20 삼성전기주식회사 웨이퍼 레벨 패키지 및 그 제조방법
US8334584B2 (en) * 2009-09-18 2012-12-18 Stats Chippac Ltd. Integrated circuit packaging system with quad flat no-lead package and method of manufacture thereof
JP5215980B2 (ja) * 2009-10-30 2013-06-19 株式会社三井ハイテック 半導体装置の製造方法
TWI469289B (zh) * 2009-12-31 2015-01-11 矽品精密工業股份有限公司 半導體封裝結構及其製法
US8138595B2 (en) * 2010-03-26 2012-03-20 Stats Chippac Ltd. Integrated circuit packaging system with an intermediate pad and method of manufacture thereof
US8203201B2 (en) * 2010-03-26 2012-06-19 Stats Chippac Ltd. Integrated circuit packaging system with leads and method of manufacture thereof
TWI420630B (zh) 2010-09-14 2013-12-21 Advanced Semiconductor Eng 半導體封裝結構與半導體封裝製程
TWI419290B (zh) 2010-10-29 2013-12-11 Advanced Semiconductor Eng 四方扁平無引腳封裝及其製作方法
US8377750B2 (en) * 2010-12-14 2013-02-19 Stats Chippac Ltd. Integrated circuit packaging system with multiple row leads and method of manufacture thereof
JP2012164862A (ja) * 2011-02-08 2012-08-30 Rohm Co Ltd 半導体装置および半導体装置の製造方法
JP2012164863A (ja) * 2011-02-08 2012-08-30 Rohm Co Ltd 半導体装置および半導体装置の製造方法
JP5776968B2 (ja) * 2011-03-29 2015-09-09 大日本印刷株式会社 半導体装置および半導体装置の製造方法
JP5352623B2 (ja) * 2011-06-01 2013-11-27 ルネサスエレクトロニクス株式会社 半導体装置
US8957509B2 (en) * 2011-06-23 2015-02-17 Stats Chippac Ltd. Integrated circuit packaging system with thermal emission and method of manufacture thereof
US8502363B2 (en) 2011-07-06 2013-08-06 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with solder joint enhancement element and related methods
CN102376672B (zh) * 2011-11-30 2014-10-29 江苏长电科技股份有限公司 无基岛球栅阵列封装结构及其制造方法
CN102683315B (zh) * 2011-11-30 2015-04-29 江苏长电科技股份有限公司 滚镀四面无引脚封装结构及其制造方法
US8674487B2 (en) 2012-03-15 2014-03-18 Advanced Semiconductor Engineering, Inc. Semiconductor packages with lead extensions and related methods
US9653656B2 (en) 2012-03-16 2017-05-16 Advanced Semiconductor Engineering, Inc. LED packages and related methods
US8803302B2 (en) * 2012-05-31 2014-08-12 Freescale Semiconductor, Inc. System, method and apparatus for leadless surface mounted semiconductor package
US9196504B2 (en) * 2012-07-03 2015-11-24 Utac Dongguan Ltd. Thermal leadless array package with die attach pad locking feature
US9059379B2 (en) * 2012-10-29 2015-06-16 Advanced Semiconductor Engineering, Inc. Light-emitting semiconductor packages and related methods
JP2013062549A (ja) * 2013-01-08 2013-04-04 Mitsui High Tec Inc 半導体装置の製造方法
US9978667B2 (en) * 2013-08-07 2018-05-22 Texas Instruments Incorporated Semiconductor package with lead frame and recessed solder terminals
DE102015101759B3 (de) * 2015-02-06 2016-07-07 Asm Assembly Systems Gmbh & Co. Kg Bestückmaschine und Verfahren zum Bestücken eines Trägers mit ungehäusten Chips
JP6164536B2 (ja) * 2015-07-13 2017-07-19 大日本印刷株式会社 半導体装置および半導体装置の製造方法
JP2017183574A (ja) 2016-03-31 2017-10-05 株式会社村田製作所 電子部品及び電子部品内蔵型基板
JP2017212387A (ja) * 2016-05-27 2017-11-30 ソニー株式会社 リードフレームの製造方法、電子装置の製造方法、および電子装置
CN108242403A (zh) * 2016-12-27 2018-07-03 冠宝科技股份有限公司 一种无基板半导体封装制造方法
US10529672B2 (en) * 2017-08-31 2020-01-07 Stmicroelectronics, Inc. Package with interlocking leads and manufacturing the same
US10395971B2 (en) * 2017-12-22 2019-08-27 Texas Instruments Incorporated Dam laminate isolation substrate
CN109037084A (zh) * 2018-07-27 2018-12-18 星科金朋半导体(江阴)有限公司 一种qfn指纹识别芯片的封装方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3264147B2 (ja) * 1995-07-18 2002-03-11 日立電線株式会社 半導体装置、半導体装置用インターポーザ及びその製造方法
US5981314A (en) * 1996-10-31 1999-11-09 Amkor Technology, Inc. Near chip size integrated circuit package
US6177288B1 (en) * 1998-06-19 2001-01-23 National Semiconductor Corporation Method of making integrated circuit packages
JP3913397B2 (ja) 1999-03-30 2007-05-09 三洋電機株式会社 半導体装置の製造方法
US6399415B1 (en) * 2000-03-20 2002-06-04 National Semiconductor Corporation Electrical isolation in panels of leadless IC packages
JP3906962B2 (ja) * 2000-08-31 2007-04-18 リンテック株式会社 半導体装置の製造方法
US6723585B1 (en) * 2002-10-31 2004-04-20 National Semiconductor Corporation Leadless package

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101431050A (zh) * 2007-11-02 2009-05-13 英飞凌科技股份有限公司 制造多半导体器件的方法
CN101656238B (zh) * 2008-08-21 2012-09-05 日月光半导体制造股份有限公司 四方扁平无引脚封装结构及制造方法
CN103681521A (zh) * 2012-09-25 2014-03-26 英飞凌科技股份有限公司 用于芯片卡的半导体壳体
CN103681521B (zh) * 2012-09-25 2017-01-04 英飞凌科技股份有限公司 用于芯片卡的半导体壳体
CN104658929A (zh) * 2014-04-22 2015-05-27 柯全 倒装芯片的封装方法及装置
CN110957285A (zh) * 2019-12-04 2020-04-03 苏州日月新半导体有限公司 集成电路封装体及其制造方法
CN112992810A (zh) * 2021-04-29 2021-06-18 甬矽电子(宁波)股份有限公司 半导体封装结构及其制作方法
CN112992810B (zh) * 2021-04-29 2021-08-06 甬矽电子(宁波)股份有限公司 半导体封装结构及其制作方法

Also Published As

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US6927096B2 (en) 2005-08-09
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CN100433277C (zh) 2008-11-12
TW200411870A (en) 2004-07-01
US20040097017A1 (en) 2004-05-20
JP2004179622A (ja) 2004-06-24

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