CN1248308C - 一种半导体器件及其制造方法与一种半导体器件安装结构 - Google Patents

一种半导体器件及其制造方法与一种半导体器件安装结构 Download PDF

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    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48105—Connecting bonding areas at different heights
    • H01L2224/48106—Connecting bonding areas at different heights the connector being orthogonal to a side surface of the semiconductor or solid-state body, e.g. parallel layout
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
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    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
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    • H01L2224/48505—Material at the bonding interface
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/741—Apparatus for manufacturing means for bonding, e.g. connectors
    • H01L2224/743—Apparatus for manufacturing layer connectors
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    • H01L2224/78—Apparatus for connecting with wire connectors
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    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/78—Apparatus for connecting with wire connectors
    • H01L2224/7825—Means for applying energy, e.g. heating means
    • H01L2224/783—Means for applying energy, e.g. heating means by means of pressure
    • H01L2224/78301—Capillary
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8512—Aligning
    • H01L2224/85148—Aligning involving movement of a part of the bonding apparatus
    • H01L2224/85169—Aligning involving movement of a part of the bonding apparatus being the upper part of the bonding apparatus, i.e. bonding head, e.g. capillary or wedge
    • H01L2224/8518—Translational movements
    • H01L2224/85181—Translational movements connecting first on the semiconductor or solid-state body, i.e. on-chip, regular stitch
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85205—Ultrasonic bonding
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
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Abstract

该半导体器件组成包括：一个支持半导体芯片(8)的基座(5)，一个由树脂密封半导体芯片(8)构成的封装部分(12)，支撑基座(5)的基座悬空引出端(4)，多个引线端(2)且具有暴露于封装部分(12)背部外围处的被连接部分，在基座边的边缘区域提供比被连接部分薄的薄部分，而且在封装部分(12)内每个被连接部分在导线连接面(2d)都安排有一个内部凹痕(2e)和一个外部凹痕(2f)，导线(10)连接半导体芯片(8)的焊点(7)和引出端(2)，这里引出端(2)的薄部分上覆盖有用于封装的树脂，导线(10)被连接到位于外部凹痕(2f)和内部凹痕(2e)之间位置的被连接部分上，而且引出端(2)薄部分上的外部凹痕(2f)和内部凹痕(2e)用于防止引出端脱落。

Description

一种半导体器件及其制造方法与一种半导体器件安装结构
技术领域
本发明总体涉及半导体制造技术，特别涉及到适于微型化和厚度降低以及减少成本的同时提高可靠性的技术。
背景技术
下面将要简要解释的这些技术经发明人经过考虑后，在归纳本发明的使用研究中与公开内容以及要求权利一样在此进行命名。
进一步微型化或现代电子设备“缩小”的需求导致尺寸减小和重量降低，而且这种需求在电子市场和半导体工业中增长很快。在这种情形下，适用于大规模集成电路(LSI)芯片的安装结构的小型电子器件制造变得更加重要——这就是开发具有极高集成度的LSI芯片封装技术。
此外，随着电子市场的增长，提高产量且同时减少成本的要求变得更加苛刻。
从公开的内容看，已公开的第一种满足上述技术要求的方法是采用一种树脂封装或密封的表面安装半导体器件结构，例如，已公开但未经审查的日本专利申请(“PUJPA”)No.5-129473。该现有技术设计如图29所示，这种设计包括固定在同一表面上的一个电引线33方式的引线框架35和一个芯片支持架或单元片焊盘34，这也被熟练技术人员称为“基座tub”，其中现有技术的特征是引线33通过连接线37实现从下表面到半导体芯片36之间的电连接。这里的所有下表面都作为外部电极起到与该半导体器件外围电路连接的功能。
不幸的是，图29所示的第一种现有技术存在以下问题。由于这种结构设计的原因，基座34的元件安装表面被暴露在半导体器件的下表面之外，当在安装衬底上安装半导体器件时基座34可能会直接接触到元件安装衬底部分的引线，使安装衬底的对应部分无法形成任何引出连接，这导致衬底设计结构自由度被显著降低。另一个问题是由于器件结构安排原因，基座34只在其一面封装，这使基座34和所用封装材料38之间接触面积减小，使得接触牢固性和粘合性都下降，导致半导体器件可靠性降低。
第二种已有的树脂密封装置可见于PUJPA No.10-189830(JP-A-10-189830)。这种装置如图30所示，包括：一个由引线架39的悬挂或“悬空”引线40支持的安装在基座41上的半导体元件42，金属细导线45用来实现位于所述半导体元件42上表面的电极43和相应内部引线44之间的内部电连接，一种树脂封装材料46用来密封半导体元件42外部周边区域，其中包括位于半导体元件42上表面的金属细导线区域，同时外部连接端47被放置在所述封装树脂46底部表面区域以和所述内部引线44连接。其中所述悬空引线40由称为“上置”工艺产生，因而有台阶状差48，这称为“台阶部分”，其中密封树脂46也在所述基座41的底部形成相应于上置工艺量的层。
这里展示的第二种现有技术，由于引线架39的悬空引线40由于上置工艺而具有台阶量48，这使封装树脂46能到达基座41底部，以对引线架39提供相当双面封装半导体结构成为可能，因而和前面讨论过的第一种现有技术相比提高了可靠性。
上述技术的另一优点是从结构设计上防止基座41的元件固定衬底侧暴露于半导体器件更低的表面，基座41不会与固定衬底的引线形成接触，因而增加了元件固定设计方案的自由度。
有其它一些为本领域熟练技术人员所知的有对应上置工艺的基座的半导体器件(基座精整处理)，其中之一如JP-A-11-74440所公开内容。
上述第一种已有技术的问题所在是减小封装材料和基座接触面积会降低相应粘合度，因而也就减少半导体器件的可靠性，这是因为从器件结构上看，为减小厚度只能在基座的一面进行封装。
此外，虽然上述第二种已有技术和前面提到的日本文献JP-A-11-74440教导使用对应引线架结构的双面树脂封装半导体器件，且可以提供比上述第一种已有技术更高的可靠性，但通过上置工艺形成的台阶量不可能达到和第一种已有技术相当的厚度减小程度，同时也会由于上置工艺导致的基座位置偏移和张力影响产生“基座错位”问题。
简言之，发明人已肯定无论上述的第一种还是第二种已有技术都会由于解决“折衷”问题能力有限——如厚度减小和增加可靠性，而限制其有效范围。
因而本发明的首要目标是提供一种新型改进的，能同时解决厚度减小和高可靠性的半导体器件，本发明也提供对应元件安装结构的半导体器件制造方法。
本发明的另一目标是提供一种改进的可在减小成本同时提高产量的半导体器件和元件安装结构及器件的制造方法。
本发明进一步目标是提供一种能防止元件安装过程中可能发生的电短路和引线脱离的半导体器件以及元件和相应安装结构的制造方法。
本发明这些和其它一些目标、特征、优点将在后面关于本发明的优选实施方案和对应附图的描述中详尽展示。
发明内容
某些在这里公开内容和要求权利保护的本发明技术的代表性方面在下面做简要解释。
一种半导体器件包括：一个被多个悬空引线支持的基座、多个引线被安置在上述基座外围处、一个固定在上述基座一个主表面上的半导体芯片且与上述多个引线的一个主表面电连接、用于封装上述多个引线和半导体芯片以及基座的封装树脂，这里与多个引线主表面相反的剩余主表面暴露在封装树脂外，且基座比多个引线的厚度薄。
此外，制造一种半导体器件的方法包括以下步骤：准备一个引线架的阵列，里面有多个引线架，且每个都含大量引线和一个厚度小于上述多个引线的基座与一个支持该基座的悬空引线；执行单元片粘合将半导体芯片固定在每个引线架的基座上；相应用导线将该半导体芯片和引线架的多个引线连接起来；用封装树脂密封引线架和半导体芯片及导线，以允许多个引线暴露于下表面侧；同时将引线架阵列切割成大量单个引线架部分，切割处在紧邻封装区，该封装区由密封树脂密封步骤得到，从而得到大量半导体器件。
而且，本发明对应的半导体器件的安装结构是包括下列元件的半导体器件：一个安装衬底上的电引线图形，一个有大量悬空引线支持的基座，大量分布在该基座周围的引线，一个固定在该基座主表面或其上的半导体芯片且与这些引线一个主表面电连接，用于封装多个引出端、半导体芯片和基座的封装树脂，这里多个引线主表面相反侧的剩余主表面暴露于封装树脂外，其中一种粘合材料用来将半导体器件多个引出端的其它主表面和薄于引出端的基座耦连起来。
此外，树脂封装的半导体器件包括：一个支持半导体芯片的基座，一个上述半导体芯片的树脂封装形成的封装区，多个基座悬空引线，其中含一个用来支持基座的支持部分，和一个暴露部分，该部分露于上述封装区半导体器件安装侧表面处，该支持部分比暴露部分构成更薄，多个引线排列在基座周围而且裸露于封装区半导体器件安装侧表面，同时一个连接部分用来连接该半导体芯片表面电极和对应引线之一，其中所述基座悬空端是通过基座耦连在一齐的。
相应发明中，由于在基座悬空引线处形成的基座支持部分厚度减小，故可以将该支持部分埋入或嵌入封装区并覆盖上封装树脂，因此能提供只在封装区背面的某个或多个拐角处才露出基座悬空引线暴露部分的延伸结构。
这相应增加悬空引出端露出部分和它在封装区背表面相邻引线的间隔度，同时防止电短路，否则会由于基座被埋于封装区中的原因而在元件安装衬底或板上或其它地方安装半导体器件时产生这些问题。
此外，提供了一个树脂封装的半导体器件，它包括：一个支持半导体芯片且比该芯片小的基座，一个该半导体芯片封装树脂形成的封装区，多个排列在上述基座周围的引线且这些引线暴露在该封装区的半导体器件安装侧表面，一个连接器用来连接一个以上半导体芯片表面电极和对应一个引出端，这里所述的基座和半导体芯片在相对所涉及半导体芯片表面电极而言的内侧位置相互粘接在一齐。
根据本发明，能提供一个包含在加热导线连接工艺中的粘合台，它支持半导体器件背部表面端部处或附近的特定部分。这使导线连接时采用合适超声波与/或加热技术成为可能，因此能提高这种导线连接的可靠性和连接强度。
此外，制造树脂封装半导体器件的方法包括如下步骤：准备一个包含能支持一个半导体芯片的基座的引线架，多个基座悬空引线都有一个支撑部分来支持基座和一个暴露部分，对此支持部分比暴露部分更薄，同时多个引线排列在基座周围；基座和半导体芯片牢固粘合在一起；使用一个连接器将半导体芯片表面电极连到相应一个引线；在用封装树脂覆盖一个基座引线厚度减小部分，通过使封装树脂流过与基座的芯片支持表面相反的表面来形成一个封装区，再在半导体器件安装侧表面处理多个引出端和基座悬空引线的暴露部分从而模制该半导体芯片；从引线架的框架体上将多个引线分离，基座悬空引线在暴露处分离成多个部分。
本发明提供一种半导体器件，包括：一个引线架，它包括一个上表面、一个与上表面相对的下表面、所述引线架具有一个框架部分、一个基座、多个基座悬空引线和多个引线，其中该基座通过基座悬空引线被该引线架支持，并且所述引线布置在该基座周围并由框架部分连续形成，所述多个基座悬空引线以及所述多个引线既不折叠也不弯曲；一个半导体芯片，它具有一个主表面、一个与主表面相对的背表面和在主表面上的多个连接焊盘；半导体芯片的背表面通过粘合剂粘合到面对基座的一个上表面；导线，电连接半导体芯片的连接焊盘和引线；其中每一个基座悬空引线包含一个支持基座的基座悬空引线支持部分和一个与支持部分耦合的暴露部分；其中基座的下表面和支持基座的基座悬空引线支持部分的下表面通过刻蚀而减薄；以及封装树脂，密封半导体芯片、导线、基座、基座悬空引线的支持部分、和引线的上表面，使得引线的下表面在封装树脂的下表面处暴露，并且基座的下表面和基座悬空引线的支持部分的下表面被封装树脂完全密封；其中基座通过刻蚀基座的下表面而减薄；以及基座的面积小于半导体芯片的面积。
根据本发明的上述半导体器件，其中半导体芯片的背表面的周边用封装树脂粘合。
根据本发明的上述半导体器件，其中每一个基座悬空引线的上表面在沿垂直于半导体芯片的厚度方向的方向上是平坦形状。
根据本发明的上述半导体器件，其中半导体芯片的背表面的周边用封装树脂粘合。
根据本发明的上述半导体器件，其中封装树脂在覆盖基座的下表面的部分上的厚度小于引线架的厚度。
根据本发明的上述半导体器件，其中封装树脂在覆盖基座的下表面的部分上的厚度小于引线架的厚度。
根据本发明的上述半导体器件，其中半导体芯片的背表面的周边用封装树脂粘合。
根据本发明的上述半导体器件，其中封装树脂在粘合半导体芯片的背表面的部分上的厚度大于引线架的厚度。
附图说明
图1所示为本发明实施方案1对应的半导体器件整体外观透视图。
图2所示为图1中的半导体器件平面图(下表面侧)。
图3是本发明实施方案1的整体引线区域的平面图。
图4是图3中沿A-A截线所得的单位引线的横截面图。
图5是图3中沿B-B线所得的单位引出端的切面图。
图6是图1所示半导体器件部分打开的内部结构的平面显示图。
图7是图6中的半导体器件沿线C-C所得的切面视图。
图8是图6中的半导体器件沿线D-D所得的切面视图。
图9是图6中的半导体器件沿线E-E所得的切面视图。
图10是对应于本发明实施方案1的半导体器件制造方法的截面流程图。
图11是对应于本发明实施方案1的半导体器件制造中所用引线架阵列的平面图。
图12是图11所示的引线架阵列中的单个引线架主体的放大平面图(上表面)。
图13是图11所示的引线架阵列中的单个引线架主体的放大平面图(下表面)。
图14是图12所示单个引线架沿线F-F所得的切面视图。
图15是图12所示单个引线架沿线G-G所得的切面视图。
图16是对应于本发明实施方案1的半导体器件单元片粘合工艺步骤中淀积粘合剂于基座上的方法的概念图。
图17是对应于本发明实施方案1的半导体器件单元片粘合工艺步骤中在基座上安置半导体芯片方法的概念图。
图18是对应于本发明实施方案1的半导体器件线连接方法的概念图。
图19是对应于本发明实施方案1的半导体器件树脂密封工艺步骤中金属框架结构如金属工具和引线架阵列相互定位状态的概念图。
图20是对应于本发明实施方案1的半导体器件树脂密封工艺步骤中金属工具夹紧状态的概念图。
图21是对应于本发明实施方案1的半导体器件树脂密封工艺步骤中金属工具分离状态的概念图。
图22是对应于本发明实施方案1的半导体器件被安装在元件固定衬底上的外观透视图。
图23是图22的器件结构沿线H-H得到的切面图。
图24是对应于本发明实施方案2单个引线部分的平面视图。
图25是图24所示的单个引线部分沿线I-I所得的切面视图。
图26是图24所示的单个引线部分沿线J-J所得的切面视图。
图27是对应于本发明实施方案2的半导体器件的部分透视图。
图28是图27所示的半导体器件沿线K-K所得的切面视图。
图29是已经在前面介绍部分描述过的采用第一种已有技术的半导体器件切面视图。
图30是已经在前面介绍部分描述过的采用第二种已有技术的半导体器件切面视图。
图31是对应于本发明实施方案3的示例半导体器件平面视图，其中出于展示目的，部分封装被打开，内部结构可见。
图32是图31所示的半导体器件沿线L-L所得的切面视图。
图33是这种半导体器件的一种装配过程的工艺流程图。
图34中(a)，(b)，(c)，(d)，(e)为图33中半导体器件装配过程中各主要工艺步骤的结构流程切面图。
图35所示为对应本发明实施方案4的半导体器件结构例子的整体外观透视图。
图36是图35中半导体器件的底面结构视图。
图37是图35所示的半导体器件沿线M-M所得的切面视图。
图38是图35所示的半导体器件沿线N-N所得的切面视图。
图39是图35所示的半导体器件在装配过程中导线连接工艺步骤示例的部分切面视图。
图40是对应于本发明实施方案5的半导体器件完全成型时的最终结构的局部平面视图，其中部分结构被打开用来观察内部构造。
图41是图40所示的半导体器件沿线P-P所得的切面视图。
图42是图40所示的半导体器件在装配过程中用到的引线架结构的局部平面视图。
图43是图41中“T”结构的部分放大切面视图。
图44是图41中“T”结构中关于某引线切割方法的部分放大切面视图。
图45中图表(a)，(b)，(c)，(d)和(e)每部分都显示图40中“Q”部分的一种引线结构视图，其中(a)是底面视图，(b)是平面视图，(c)是凹槽切面视图，(d)是(b)沿线U-U所得的截面视图，(e)是(b)沿线V-V所得的截面视图
图46是图40中Q结构中引线结构的改进例子的平面视图。
图47是图40中“R”结构经放大的局部平面视图。
图48中图表(a)，(b)显示图40中“S”结构，其中(a)是经过放大的局部平面视图，而(b)是(a)的沿线X-X的切面视图。
图49中图表(a)，(b)显示图48(a)中“W”结构，其中(a)是经过放大的局部平面视图，(b)是(a)的凹槽切面视图。
图50中图表(a)，(b)，(c)显示了对应于本发明实施方案8的半导体器件结构，其中(a)为平面图，(b)为侧视图，(c)为底视图。
图51是图50(c)中“Y”结构的经放大的局部底部平面视图。
图52是对应于本发明实施方案9的半导体结构最终成型实例结构的局部平面视图，这里透过封装区对结构做了内部描述。
图53是图52所示的半导体器件沿线Z-Z所得的切面视图。
图54是图53中“AB”部分的器件结构的局部放大平面视图。
图55是图53中“AB”部分中切割引线方法示例的局部放大视图。
图56中(a)，(b)，(c)，(d)所示局部切面图显示的刻蚀方法用作本发明中半导体器件装配所用的引线架加工方法。
图57中(a)，(b)，(c)，(d)所示局部切面图显示的刻蚀方法用作本发明中半导体器件装配所用的引线架加工方法。
图58中(a)，(b)，(c)，(d)所示局部切面图显示的刻蚀方法用作本发明中半导体器件装配所用的引线架加工方法。
图59中(a)，(b)，(c)为挤压方法的局部切面图显示，用作本发明中半导体器件装配所用的引线架加工方法的示例。
图60中(a)，(b)，(c)为挤压方法的局部切面图显示，用作本发明中半导体器件装配所用的引线架加工方法的示例。
图61中(a)，(b)，(c)为挤压方法的局部切面图显示，用作本发明中半导体器件装配所用的引线架加工方法的示例。
图62是对应于本发明一个变型的最终成型的半导体器件示例结构的局部平面视图，这里透过封装区表现了内部构造。
图63是了图62中半导体器件沿线CC-CC所得的切面视图。
图64是对应于另外一变型的最终成型的半导体器件示例结构的局部平面视图，这里透过封装区表现了内部构造。
具体实施方式
在下面提到的几种本发明实施方案的详尽描述里，相同或类似元件的解释原则上将不再重复，除非认为有重复的必要。
也应该注意，虽然为归纳发明的实施过程将下面实施方案的解释分为多个部分或优选形式，但这些部分都不是彼此无关的，而是作为经过修改的实例、另一种方案某部分或全部的细节或额外解释彼此联系，除非有专门注明。
进一步应该注意的是，在下面实施方案描述里所用到的构成部分或元件的数字(包括元件号、数值、数量、范围等等)都仅仅是例子，本发明不应局限于这些特定量，任何比所提到数字大或小的量都可能在不同情况下被采用，除非经过专门说明或在那些从原理角度看明显不适合本发明的特例。
某些本发明的特定实施方案将随对应附图被详尽解释。注意这里所有附图中，相同功能部分采用同样参考字符或标号，因而取消了重复解释。
(实施方案1)
图1是与本发明实施方案1对应的半导体器件外观整体视图；图2是该半导体器件平面视图(底面)；图3描述单独引线部分的平面视图；其中虚线表示密封区域。图4是图3所示的单个引线部分沿线A-A所得的截面视图；图5是图3所示的单个引线部分沿线B-B所得的切面视图；图6是为观察而将图1所示半导体器件局部打开的内部结构的平面显示图；图7是图6中的半导体器件沿线C-C所得的切面视图；图8是图6中的半导体器件沿线D-D所得的切面视图；图9是图6中的半导体器件沿线E-E所得的切面视图；
如图1和2所示，实施方案1的半导体器件1结构安排上是一种同区或“表面”安装类型的半导体器件，因此电引线2作为外部连接端，部分暴露于半导体器件下表面外围。这种半导体器件1包含一个由铜或铁质材料加工成所需形状的薄板。如图3-5所示，这一薄板有一个中心放芯片的支持端或单元片焊盘(也称“基座”)5，它由4个和基座焊盘5连为一体的悬空引线4支持(此后称为基座悬空引线)，多个引线2排列在基座5周围。此后称这一薄板为单位引线区3。
上述基座悬空引线4(除去外部末端部分)的下表面和基座5进行刻蚀处理，因此最终厚度大约只有其它部分厚度的一半。这样工艺通常称为半刻蚀处理。这样，实施方案1的单位引线区3下表面处由半刻蚀处理产生一台阶部分6。如图6-8所示，半导体芯片8被固定在上述单位引线区3的基座5上表面(一个主要表面)。半导体芯片8可能包括某些集成电路，如微处理器、专用集成电路(ASIC)、门阵列、大规模集成电路系统(LSI)、存储器等，同时由铝(Al)或其它合适导电材料制成用于集成电路外部连接端的大量电连接焊盘7。半导体芯片8集成电路面向上由绝缘胶质或绝缘薄膜的粘合剂9严格固定。
半导体芯片8的各个焊盘7由金(Au)或铝或其它材料构成的导线10连接到上述引线2主表面上。该半导体芯片8、导线10、基座5、基座悬空引出端4和引出端2(上表面和侧表面部分)由封装树脂材料11封装，该材料包括但不局限于环氧树脂或硅树脂，以提高保护能力和抗潮湿能力。然而注意，用作外部终端的引线2下表面部分(其它主表面)暴露于半导体器件下表面侧。
这些由封装树脂11封装的部分以下将被称为封装部12。从图9可看出，各个引线2经特殊制造使它的上表面面积比暴露的下表面面积大，以防止从封装部12意外脱落。
此外，为增加抗潮湿能力和将半导体器件1安装在相关衬底上时的器件固定强度，暴露于半导体器件外的引出端2经过外部包装工艺，该工艺包含使用铅-锡焊接工艺的焊接金属化，且不局限于此。
通过外部包装工艺制成的薄膜以后称为金属化或金属板部分13。该外部包装工艺也使用金属电镀技术，该技术使用无铅焊接材料如锡-银或锡-锌材料。设计该金属板部分为大约10微米(μm)厚度，使半导体器件1能远离封装区12下表面，这对应于金属板部分13的厚度。图2和4中没有描述该板部分13只是为了图解方便的原因。
这样，本实施方案中的半导体器件1不像已有技术中由折叠加工(上置工艺)来形成台阶部分6，它的台阶部分6是由半刻蚀技术形成的，因而能允许封装树脂11存在于这些地方；因此，在实现所要的厚度减小结构同时，可用封装树脂11将基座5和基座悬空引出端4封装，这样避免由于封装树脂11和基座5之间接触面积减少使接触面或附着面减少而带来的可靠性下降问题。
本实施方案另一个优点是使引线2的下表面从半导体器件1的封装区12下表面暴露，来作为外连接端，这样可以防止运输与/或安装过程中的变形，提高了可靠性。此外，引线2从封装区12侧表面凸出一点，这样能获得半导体器件1平面尺寸“缩小”或小型化。另外，该引线2安置中，被封装的上表面面积比暴露的下表面面积大，能获得足够强的粘合力，因此保证可靠性增加，这里不考虑实际上相对于封装树脂11有效粘合表面包括上下表面。
对于本发明实施方案1中上述半导体器件的制造方法将参考流程图10和以下的图11-21在以下进行解释。
图11是对应于本发明实施方案1的半导体器件制造中使用的阵列引线架的平面视图；图12显示图11所示的引线架阵列中的单个引线架主体的放大平面图(上表面)(后面进行详尽解释)；图13为图11所示的引线架阵列中的单个引线架主体的放大平面图(下表面)；图14为图12所示单个引线架沿线F-F所得的切面视图。图15为图12所示单个引线架沿线G-G所得的切面视图。
这里显示的引线架阵列14由铜基或钢基金属板通过刻蚀技术构图获得。如图11所示，引线架阵列14安排方式为每个特定区域(以后称为单位引线架15)对应于其上形成的单个半导体器件1的表面积。作为例子，10个分离的等距区域由沿长边两行、短边5列组成。
单位引线架15的外围边缘形成缝隙(此后称为松紧缝)，用于释放制造工艺中可能加在引线架阵列14上的应力。引导栓17用来支持并定位引线架阵列14长边上的端口。
如图12-13所示，基座5位于单位导线架15中心且由4个相关基座悬空引线4支持，这里多个引线2紧密排列在基座5周围以包围基座5，这些引线由框架支持。上述基座悬空引线4(不包括外部端部部分)和基座5的下表面侧经过半刻蚀处理，因此厚度大约是引线架15其它部分厚度的一半。
这样，如图14-15所示，实施方案1的单位引线架15的底面有一台阶部分6。此台阶部分6不是象已有工艺那样构图成型后由采用冲压或刻蚀方法的单独工艺步骤(此后称为后或过处理)形成，而是一次完成成型和刻蚀；因此，引线架阵列14大量生产时可以减少成本。此外，实施方案1的引线架阵列14不像已有技术那样在完成成型后还需要折叠/弯曲加工工艺，这就防止这种折叠/粘合结构中由于基座错位/应力而产生的缺陷问题。
下面给出制造图11-15所示引线架阵列14的方法的解释。
图16显示在基座上淀积粘合剂方法的概念图；图17显示在基座上安置半导体芯片方法的概念图；图18显示一种线连接方法的概念图；图19显示在树脂封装工艺步骤中金属框架结构如金属工具和引线架阵列进行定位的概念图；图20显示在树脂封装工艺步骤中金属工具夹紧状态的概念图；图21显示在树脂封装工艺步骤中金属工具分离状态的概念图。
首先，如图10的(a)部分所示，使用一种粘合剂9，如导电胶或绝缘胶或绝缘薄膜或其它物质，将半导体芯片8粘合到导线架阵列14的每个基座5上。第一，如图16所示，使用一个注射器18将粘合剂9淀积到每个基座5上；再如图17所示，使用一个夹头19将半导体芯片通过粘合剂固定到每个基座5上。这一工艺步骤以后称为单元片粘合步骤。
其次，如图10的(b)部分所示，通过金或类似材料导线10将半导体芯片8的每个引脚7和相应引线2电连接。如图18所示，这一工艺开始步骤为使有半导体芯片8安装其上的导线架阵列14和粘合台20牢固附着在一齐由此加热到高温。然后，一边维持牢固的固定态，同时通过毛细管21将半导体芯片8的焊盘7和对应单位引线架15上各个引线2用金或其它材料导线10进行电连接。这一工艺以后称为导线连接步骤。
其次，如图10的(c)部分所示，使用转移成型方法，用一种封装树脂材料封装半导体芯片8的上表面和侧壁区域、导线10、带基座悬空引线4(没显示)的基座5和引线2。该封装树脂材料包括环氧树脂和硅树脂，但不局限于此。此工艺开始步骤为在转移成型器械的下侧金属模具22特定位置上，将已进行导线接合的引线架阵列14安装其上，然后将上侧金属模具23和下侧金属模具22牢固钳合在一齐。这两个金属工具钳合时有一内部空间(以后称为空腔24)，它决定了相应的配合表面层级，因此这一空间可以用来实现用封装树脂11将半导体芯片8、导线10、带基座悬空引线4(没显示)的基座5和引线2(上表面和侧表面部分)封装。
其次，如图20所示，当使金属工具牢固钳合在一齐时，通过一流道25和门26将封装树脂填充到每个上述空腔24中。这里定义流道25、门26为树脂流通通道。封装树脂11填充且流入半刻蚀基座5、和基座悬空引线4(没显示)下表面的台阶部分6周围，因而气固封装半导体芯片8、导线10、基座5、基座悬空引线4(没显示)和引线2(上侧表面和侧表面部分)。这时，允许引线2的下表面从封装区12下侧表面暴露，该引线2的下表面和封装区12的下侧表面基本在同一平面上。
这里注意，上述引线2的外端部分希望凸出于封装区12侧表面之外，以便利切割工艺步骤里的切割。然后，如图21所示，金属工具结构被分开。这一工艺此后称为树脂封装步骤。此外，虽然上述树脂封装步骤示例中采用转移成型方法，但当使一抗热薄层均匀分布在上侧金属工具23和下侧金属工具22表面且维持这种状态时，可以替换使用薄片成型方法来进行树脂封装。此例中，引线2凸出于封装区12的程度对应于沉入上述薄层的量。
其次，如图10的(d)部分所示，对暴露于封装区12的那些引线2进行外部包装以提高抗潮湿能力和在元件安装衬底上固定半导体器件的固定强度。更好的上述外部包装是采用基于铅-锡的焊接材料的焊接金属化技术实现；然而，其它类似技术也能替换使用，其中包括但不局限于使用无铅焊料的金属化方法，如基于锡-银、锡-锌的焊料。将上述金属板部分13设计成大约10μm厚度，可以使半导体器件1取得远离相应于金属化部分13的厚度。此后，这一工艺被整体称为外部包装工艺步骤。
其次，如图10的(e)部分所示，使用一个切割金属模具结构(没显示)在每个封装区12稍外侧特定位置切割引线架阵列14，从而将它分成多个单位引线块3(单位引线架15的那些部分，框架由此被移走)，因此得到图1所示半导体器件1。此后这一工艺被整体称为切割步骤。
半导体器件1通过上述方式制造出来后，开始产品筛选交货检查/测试工序，把合格产品与有缺陷产品区分开，前者用来出货。和以前方法明显不同的是，上面讨论的制造方法摆脱了制造中半导体器件外部端口所需的折叠/弯曲制造工艺；因此，它使工艺控制变得更加容易，从而增加产量。另一个优点是，几乎所有工艺步骤都可以使用目前已有的半导体制造设备而不需要任何实质改动，这就极大减少或避免了新厂投资风险。
应该注意的是，虽然上述制造方法中外部包装通过焊接金属化技术实现，但本发明不应该局限于此，可以进行有选择的修改，如对那些暴露在半导体器件外的引线区域可以事先已经进行钯金属化等外部包装处理而制备引线架阵列14。这里，制造半导体器件时，外部包装工艺不再需要，从而必要工艺步骤数被减少，因此相应增加了产量。
另外需要注意的是，虽然上述切割工艺中使用金属切割模具结构，但能用类似从圆片上切割半导体芯片的切块方式来替换，当将引线架阵列14下表面放置切块带时，用切块刀具可以切割出单位引线区3。与使用金属切割模具工具进行切割相比，可以由于没有任何结构限制而在封装区12处或附近的特定位置实现理想切割，因而缩小相邻单位引线架15之间距离可以提高引线架阵列14的利用效率。此外，由于这里引线2没有凸出于封装区12侧表面外，它能够使获得的半导体器件比用金属切割模具工具切割的器件减小或平面尺寸“缩小”。
此外，虽然上述制造方法中带台阶部分6的引线架阵列14由半刻蚀技术获得，但本发明不应该局限于此，可以改为通过盘绕构图成型(coilingpatterning)技术来形成台阶部分6从而制备引线架阵列14。
图22是对应于本发明实施方案1的半导体器件被安装在元件固定衬底上的外观透视图。图23是图22的器件结构沿线H-H得到的切面图。为在元件固定衬底27上固定半导体器件1，可以使用一种方法，其中包括以下步骤：将经选择的如乳胶焊料或类似粘合材料覆盖或“涂抹”在固定衬底27的引线28上，这些引线对应于半导体器件1的封装区12下表面上的引线2；临时将半导体器件1贴于固定衬底27的覆盖过粘合材料29的引线28上，随后在加热炉中进行回流工艺(没显示)。
如图23所示，实施方案1的半导体器件1安装后高度薄约1mm左右，同时它的平面尺寸明显小于引线凸出于封装区横侧的那些包装，这里典型包装包括四方扁平包装结构，因而能够获得高密度安装能力。与已知技术不同的是每个基座都不暴露于相关半导体器件下表面外，因此能够防止任何可能出现的基座和元件安装衬底上的引线之间发生短路的可能。
(实施方案2)
图24为对应于发明实施方案2的单个引线部分的平面视图。注意，图24中所用虚线表示一个封装区。图25为图24所示的单个引线部分沿线I-I所得的切面视图；图26为图24所示的单个引线部分沿线J-J所得的切面视图；图27为对应于本发明实施方案2的半导体器件的部分透视图；图28为图27所示的半导体器件沿线K-K所得的切面视图。
实施方案2和实施方案1的不同之处在于：实施方案1在结构上能够用封装树脂11封装每一基座5和基座悬空引出端4，这是因为悬空引出端(除去外部终端部分)和基座5的下表面处台阶部分6的出现。实施方案2除了悬空引出端4(除外部终端部分)和基座5的下表面处以外，在引线2的基座5侧的末梢端部分(此后称为内部终端部分31)有另一台阶部分6，因而可以封装除基座5和基座悬空引线4外还有引线2的内部终端部分31。实施方案2的其余部分和实施方案1基本相同；因此，以下只解释不同之处，这里对相同点不再解释。
如图24-26所示，实施方案2的单位引线部分3有一个位于中心被4个基座悬空引线4支持的基座5，其中基座5周围排列着多个引线2。上述基座悬空引线4(除去外部终端部分)和基座5以及多个引线2的内部终端部分31经过半刻蚀处理，厚度大约为其它部分的一半。
此外，为防止引线2和基座悬空引线4意外接触，对与基座悬空引线4最相邻引线2的与基座悬空引线4相对一侧的拐角边缘做了斜角加工。如图27-28所示，半导体芯片8被粘合剂9牢固固定在基座5上，该粘合剂9例如为绝缘胶、绝缘涂膜或其它材料。该半导体芯片8上有各个焊盘7，并通过由金或铝等制成的导线10将焊盘7与上述多个引线2电连接起来。
这里指出，半导体芯片8、导线10、基座5、基座悬空引线4和引出端2(上表面部分和侧表面部分及内部终端部分下表面)用封装树脂材料11密封，出于提高保护能力和抗潮湿能力方面考虑，该封装树脂材料11包括但不局限于环氧树脂和硅树脂。然而注意，引线2的外部终端部分30下表面用作外部连接端，并暴露于半导体器件1的下表面侧。这样，实施方案2的半导体器件1安排上，使引线2的内部终端部分31经过半刻蚀处理，产生台阶部分6，并用封装树脂11封装起来，因而引线2的内部终端部分31可以有相对自由的形状。
更特别的是，暴露在封装区12外部的引线2下表面形状局限于日本电子工业协会(EIAJ)的标准和规定；然而，对于引线2在封装区12内的部分没有专门规定限制，因此可以根据半导体芯片8的尺寸和所用焊盘数目灵活设计形状和引线间距值，进行优化处理。
实施方案2提供了与实施方案1类似的优点：i)具有台阶部分6由半刻蚀处理形成，ii)封装树脂11能够存在于这些地方，iii)暴露在半导体器件1下表面外的引线2下表面用作外部连接端，iv)引线2从封装区12侧表面稍稍凸出；此外，由于引线2内端部分下表面处台阶部分6是由半刻蚀处理形成并被封装树脂11封装，因此可以根据半导体芯片8尺寸和焊盘数目设计合适的引线2的内部终端部分31，得到优化设计。
(实施方案3)
图31为对应于本发明实施方案3的示例半导体器件平面视图，其中出于展示目的，部分封装被打开，内部结构可见。图32描述图31所示的半导体器件沿线L-L所得的切面视图。图33是这种半导体器件的一种装配过程的工艺流程图。图34中(a)到(e)为图31中半导体器件装配过程中各主要工艺步骤的结构流程切面图。
实施方案3的半导体器件与前面讨论过的相关的实施方案2中半导体器件基本相同，为外围型四方扁平无引脚(QFN)包装49，有多个引线2排列在其封装区12背表面12a(半导体器件安装表面一侧)周围。
同样，只有QFN包装49的特征部分在这里解释，对其它与实施方案2相同部分的解释不再重复。
QFN包装49从结构上包括：一个支持半导体芯片8的基座5、一个由树脂封装半导体芯片8的封装件12、支持基座5的基座悬空引线4、排列在基座5周围且暴露于封装件12背表面12a的多个引线2，引线2包括一个厚度增加部分2a和厚度小于2a部分的厚度减小部分2b部分，相对于厚度方向构成台阶部分、电连接芯片8的粘合焊盘(电极)7和对应引线2的作为连接件的导线10、用来将半导体芯片8和基座5粘合在一齐的粘合剂9，如银胶。
更特别处，图31-32所示QFN包装49中，厚度增加或“厚”部分2a和厚度减小或“薄”部分2b提供在置于封装件12背表面12a周围的各个引线2，由此引线2的厚部分2a暴露在封装件12背表面12a周围并使薄部分2b被封装树脂材料11覆盖或包住。
简言之，引线每个都提供比厚部分2a薄的薄部分2b，这里两者之一——也就是与导线10相连接的薄部分2b——被埋在封装件12中，用作内部引线。而另外一个，也就是厚部分2a，它的表面暴露在这种封装件12的背表面12a处，这部分作为外部引线，用做将被连接部分2c。
此外，在QFN包装49中，基座5由基座悬空引线4支持，对于下面描述的实施方案4如图37所示，基座悬空引出端4设计中包括一个支持部分4a来支持基座5和与其耦合且暴露在封装件12背表面12a处的不只一个的暴露部分4b，这里支持部分4a比暴露部分4b薄。
另外，这些多个基座悬空引线4通过基座5耦合在一起，且基座悬空引线4的暴露部分4b与引线2的厚部分2a同样厚度。
特别，每个引线4的基本组成为：一个支持部分4a，该部分与基座5耦合且厚度与基座5基本相同；一个以上的暴露部分4b，该部分与支持部分4a耦合，且厚度大于支持部分4a。这里使得多个悬空引出端4通过基座5完整耦合在一齐。多个基座悬空引出端4通过基座5连接在一齐时，由于厚部分(暴露部分4b)和薄部分(支持部分4a)的出现，每个基座悬空引出端4都提供一个台阶状高度差。
由此，基座悬空引出端的支持部分4a被埋入和嵌入封装件12，而暴露部分4b暴露于封装件12的背表面12a的拐角终端部分。
这里应该注意，由于QFN包装49的引出端2(构图成型厚部分2a)厚部分2a、薄部分2b出现而产生的台阶状差和由于基座悬空引出端4(构图成型支持部分4a)的支持部分4a、暴露部分4b出现而产生的台阶状差，可以由实施方案11中的刻蚀技术(例如半刻蚀处理)或挤压加工如盘绕工艺产生。方案11将在后面举例进行讨论。
下面将参考图33所示的工艺流程图和相应图34所示的切面流程图，对QFN包装49的装配方法进行解释。
首先，准备一个引线架阵列14(见图11)，每个引线架包括：一个能支持半导体芯片8的基座5、基座悬空引出端4，其中含一个支持基座5的支持部分4a和一个以上的与支持部分耦合的暴露部分4b，且暴露部分4b比支持部分4a厚、多个排列在基座5周围的引线2，每个引线2有一个厚部分2a和比2a部分薄的一个薄部分2b，且相对于厚度方向形成台阶状差和台阶部分(在步骤S1中)。
其次，当覆盖或“涂抹”一种粘合剂9后，将基座5和半导体芯片8粘合起来，如图34(a)所示。更特别的是，用覆盖在基座5上的粘合剂9将半导体芯片8和基座5固定在一齐来进行单元片粘合(步骤S2)。
再次，如图34(b)所示，在步骤S3中，用导线10作为连接件将半导体芯片8的焊盘7与对应引线2连接起来，进行线连接工序。
这里，采用导线连接技术，由金或其它材料的导线10将半导体芯片8的焊盘7和相应引线2的薄部分2b连接起来。
其后，进行S4步骤的成型工序，从而形成如图34(c)所示的密封件12。
在上述连接期间，半导体芯片为采用树脂成型方法，包括以下步骤：用封装树脂材料11覆盖引线2的薄部分和基座悬空引线4的支持部分4a，同时让封装树脂流到与基座5的支持表面5a相反侧上的表面(此后称为背表面5b)，多个引线2的厚部分2a和基座悬空引线4的暴露部分4b被置于背表面12a的周边。
由此，半导体芯片8、导线10、基座5、支持基座5的支持部分4a及引线2的薄部分2b都被埋在封装件12中。
其后，如图34(d)所示，为提高QFN包装49在安装衬底27(见图23)上的安装强度，对暴露于封装件12的背表面12a上的引线2进行外部包装工序。这能确保它离开相应于金属化部分13的厚层。这里注意，虽然上述外部包装优选使用基于铅-锡焊料的焊接金属化技术，但在一定需求下，其它无铅技术如锡-银或锡-锌基的焊接材料也可以采用。
其后，如步骤S5所示，进行切割。
这里，在基座悬空引线4的暴露部分4b将基座悬空引线4再分成几部分，基本上同时从引线架阵列14(引线框架)的框架部分14a分出多个引线2。如图34(e)所示(步骤S6)完成QFN包装49.
对应实施方案3的QFN包装49和它的前述制造方法，薄部分2b被嵌入封装件12中，能够在引线2提供台阶状差，也就是厚部分2b和薄部分2a。它能够防止引线2沿QFN包装高度方向从封装件12偶然脱落，这也就防止了该引线2从封装件12意外拔出或解体。
此外，在成型时能够将金属模具的夹具平面放在同一平面高度上，这是因为基座引线4的暴露部分4b和引线2的厚部分2a被形成为厚度相同。
更特别的是，如果基座悬空引线4的暴露部分(暴露部分4b)和引线的暴露部分(厚部分2a)厚度彼此不同，封装树脂材料11将能流入薄的部分一侧，导致在引线切割工艺步骤时需要同时切割金属和树脂(封装树脂11)，因而带来产生缺陷的风险；相反，如果基座悬空引线4的暴露部分4b和引线2的厚部分2a有相同厚度，那么封装树脂11无法在切割处分布，这使引线切割工艺可平稳进行。
因而，在引线切割工艺中可以抑制缺陷产生。
(实施方案4)
图35为对应本发明实施方案4的半导体器件结构例子的整体外观透视图；图36显示图35中半导体器件的底面结构视图；图37是图35所示的半导体器件沿线M-M所得的切面视图；图38是图35所示的半导体器件沿线N-N所得的切面视图；图39是图35所示的半导体器件在装配过程中导线连接工艺步骤示例状态的部分切面视图。
实施方案4的半导体器件是一种QFN包装50，基本类似于上面所解释的实施方案3的半导体器件。
图35-38中所示QFN包装50的一个显著特征是多个基座悬空引线4都有一个用于支持基座5的支持部分4a和在封装件12的背表面12a处暴露并耦合的暴露部分4b，这里形成比暴露部分4b薄的支持部分4a，并使这些基座悬空引线4通过基座5耦合在一齐。
更特别，如图37所示，基座悬空引线4设计上通过基座5完全耦连在一起，同时基座悬空引出端4形成相对减小厚度的支持部分4a和相对增加厚度的暴露部分4b。这里如图36所示，基座悬空引线4里厚部分，即暴露部分4b被安放在封装件12的背表面12a的四个拐角边缘部分。
由这种安排，基座悬空引线4里的支持部分4a被一种封装树脂材料11覆盖，同时允许暴露部分4被放置在封装件12背表面12a的拐角边缘部分。
此外，如图37所示，基座5的芯片支持表面5a和基座悬空引线4的芯片安装侧表面4c被放在同一平地平面上。
简言之，实施方案4的QFN包装50是为缩小基座悬空引线4暴露于封装件12的包装表面12a的部分，因而在元件安装衬底进行安装时防止基座悬空引线4和相邻引线2之间发生不希望的电短路；最终，除了暴露于封装件12拐角边缘的暴露部分4b外，基座悬空引线4其余部分(支持部分4a)被埋入或嵌入封装件12内。
相应，基座悬空引线4里的厚部分，即暴露部分4b将具有无任何树脂11且完全由金属组成的部分——这里，基座悬空引线4将随后经过引线切割工序。
此外，通过刻蚀技术(半刻蚀处理)或挤压加工如盘绕方法，使基座悬空引线4的支持部分4a比暴露部分4b薄，这胜过使用弯曲加工的基座隆起工艺。从而确保基座5的支持部分5a和基座悬空引出端4的芯片安装侧表面4c形成于同一平坦平面上；因此，如图37所示，基座5和基座悬空引线4的支持部分4a制成相同厚度。
一个例子：当基座悬空引线4的暴露部分4b测量厚度大约为0.2mm时，基座5和支持部分4a厚度相同，大约为0.08mm到0.1mm(切去量是0.1到0.12mm)。
另外，如图38所示，其上支持半导体芯片8的基座5形成为比半导体芯片8的尺寸小。换句话说，QFN包装50是一种小尺寸基座结构。
相应，对QFN包装50，基座5和半导体芯片8由粘合剂9牢固粘合在一齐(单元片粘合)，粘合剂为存在于半导体芯片8的连接焊盘7内特定部分(位置)的银胶等物质。
因而，如图39所示，可以通过粘合台20在导线接合期间可靠支持半导体芯片8的背表面8b(与构成半导体集成电路所在主表面8a相对的表面)周边。
此外，实施方案4的QFN包装50的一种制造方法和实施方案3的QFN包装49的基本相同，除了在单元片粘合工艺中让半导体芯片8和它相关的基座5粘合时，半导体芯片8在它焊盘7的内部位置(区域)引入与基座5的接触。
此外，当在引线切割步骤中对基座悬空引线4进行闸压(切割)时，该基座悬空引线4裸露部分4b被断裂处只有不含任何封装树脂11的金属部分。
根据实施方案4的QFN包装50，让基座悬空引线4处基座5的支持部分4a比暴露部分4b薄，可以成功让支持部分4a嵌入封装件12时被封装树脂11覆盖；因此，可以获得仅在封装件12的背部表面12a拐角边缘处出现暴露部分4b的所需器件结构。
因而，可以在基座悬空引线4的暴露部分4b和封装件12背表面12a上与之相邻的引线2之间形成更大间隙。与此同时，因为基座5被埋进封装件12内，而防止了会在元件安装衬底27(如图23)上固定QFN包装50(半导体器件)时发生的电短路。
另一个优点是，由于基座悬空引线4处暴露部分4b比支持部分4a厚，而使封装树脂不再布置于暴露部分4b处，这样能确保切割基座悬空引线4时只有不含任何封装树脂11的暴露部分4b的金属被切掉，因而能防止任何可能产生的划痕或擦伤缺陷，相应就能提高在基座悬空引线切割工艺步骤里的切割质量。
还有一个优点是能提高基座5本身的表面平整度的能力，这是由于将多个基座悬空引线4通过基座5结合时，允许基座5和基座悬空引线4耦连为一体且允许它们耦连于其芯片安装侧表面形成一个完美平坦化的平面。
结果，在提高最终芯片粘合度同时，对粘合工艺中在基座5上固定半导体芯片8时，带来极大便利
进一步的优点是，让基座5和半导体芯片8在半导体芯片8的焊盘7内部位置相接触，可使粘合台20支持那些与半导体芯片8的背表面8b端部处附近的部分。
因而可以在导线连接工艺中对连接导线10采用合适的超声波与/或加热方法，这样提高了这种导线连接的可靠性和粘合度。
(实施方案5)
图40是对应于本发明实施方案5的半导体器件完全成型时的最终结构的局部平面视图，其中部分结构被打开用来观察内部构造；图41描述图40所示的半导体器件沿线P-P所得的切面视图；图42是图40所示的半导体器件在装配过程中用到的引线架结构的局部平面视图。图43是图41中“T”结构的部分放大切面视图；图44是图41中“T”结构中关于某引线切割方法的部分放大切面视图；图45中图表(a)，(b)，(c)，(d)和(e)每部分都显示图40中“Q”部分的一种引线结构视图，其中(a)是底面视图，(b)是平面视图，(c)是凹槽切面视图，(d)是(b)沿线U-U所得的截面视图，(e)是(b)沿线V-V所得的截面视图；图46显示图40中Q部分中引线结构的一种改进例子的平面视图。
对于实施方案5，结合实施方案4给出QFN包装50里引线2形状解释或类似部分解释，而且给出效果和优点。
注意图40描述了成型工艺最终时封装件12的内部结构，这里出于观察目的，采用透过封装件12和半导体芯片8的方式。
此外，图40中的基座5为交叉型小基座结构(其中基座5比半导体芯片8尺寸小)。
在实施方案5的半导体器件中，多个引线2中各个的构成为：1个暴露于封装件12背部表面12a外围的将被连接部分2c、一个形成于基座5侧的一端，比被连接部分2c薄的厚度减小或“薄”部分2b。这里每个引线2都在被连接部分2c特定表面(这个表面此后称为导线连接表面2d)提供一个内部沟槽部分(沟槽)2e和外部沟槽部分(沟槽)2f，该表面位于封装件12外露一侧的相对面。
这里注意，半导体芯片8的焊盘7由导线10连接到那些相应引线2的被连接部分2c的导线连接表面2d处，且导线10连接到被连接部分2c的外部沟槽2f和内部沟槽2e之间，同时使该引线2的薄部分2b被封装树脂11覆盖。
这里，实施方案5的引线2的薄部分2b形成刀边缘或“剑锋”状，以使基座边缘稍微凸起朝向基座5，这种形状可以通过刻蚀处理(半刻蚀成型)与/或挤压成型如盘绕生成。凸起量例如约为50到150μm范围。使用这样的薄部分2b可以防止引线2沿QFN包装高度方向脱落分离。
简言之，它能防止引线2从QFN高度方向被拔出。
此外，引线2的导线连接表面2d上所提供的内部凹槽2e可作为导线连接时连接点的标记。相应，在薄部分2b外的特定区域，引线2导线连接表面2d上生成这样的内部凹槽2e，可以防止导线10被连接到该薄部分2b上。
应该指出，如图45所示，作为连接点标记的内部凹槽2e的凹槽，尺寸比外部凹槽2f小。
另一方面，外部凹槽2f是用来承受引线2切割期间切割压力的地方，如图44所示，可以使所有切割压力集中在这些外部凹槽2f处，以确保这些力不会加于导线10的连接部位。
此外，如图43所示，外部凹槽2f在金属化层21形成时，用于阻挡引线2的导线连接表面2d上金属化用的热融金属流动，该金属化层在诸如导线连接银金属化步骤中生成。
简言之，可以使外部凹槽2f的形状从绝对距离上比平坦表面大，它能增加形成该金属化部分时的渗漏通过距离，能防止任何不希望的所用融化金属流过。
进一步，能使外部凹槽2f导致的凹槽形状从绝对距离上比平坦表面大，它也能防止水份部分浸入或“侵入”封装件12中。
加之，如图45(b)所示，外部凹槽2f形成为比内部凹槽2e尺寸大。这样能可靠的同时防止引线切割时的意外压力集中和金属化工艺中的意外金属流动。
然而注意，外部凹槽2f和内部凹槽2e大小和形状不应该局限于上面所讨论过的，可以有选择地改变，因此例如图46所示，二者都具有相同尺寸的椭圆形状。
此外，如图45(d)和(e)所示，引线2每一个在其侧表面上提供刀刃部分2g该刀刃部分略凸出朝向其宽度方向。
使用这种刀锋部分2g可以防止引线2沿QFN包装高度方向脱落。换句话说，它能防止该引线2从QFN高度方向拔出分离。
更进一步，在引线2的导线连接表面2d上提供内部凹槽2e和外部凹槽2f允许封装树脂材料进入并填充两个凹槽部分；因而，它能防止引线2在相应延长方向(QFN水平方向，与QFN高度方向成直角)意外脱落分离。简言之能，防止引线2从延伸方向拔出。
应该注意，对应于实施方案5的一种半导体器件制造方法，如图41所示，在导线连接工艺中将半导体芯片8的焊盘7与相应引线2的被连接部分2c用导线连接技术进行连接时，半导体芯片8的焊盘7被导线10连到位于引线2的被连接部分2c上内部凹槽2e和外部凹槽2f之间的特定部分。
也注意，对于内部凹槽2e和外部凹槽2f，二者将不需要同时提供，可以根据实际需要只采用二者之一。
一个例子是只在引线2的导线连接表面2d提供外部凹槽2f这一单一凹槽；如果是此情况，导线10将被电连接接合到相对于外部凹槽2f位于内侧位置的被连接部分2c上。
由此，它能防止引线切割时的压力集中，同时如上所述，消除金属化工艺中任何不规则金属流。
注意，在引线2的导线连接表面2d上可以只提供内部凹槽2e时，导线10将被连接到位于内部凹槽2e外边的被连接部分2c上。
这样就可以在导线连接中，将内部凹槽2e作为连接点标记，在合适位置进行预期的导线连接。
(实施方案6)
图47显示图40中“R”部分经放大的局部平面视图，它能解释上面的相关实施方案5。
对实施方案6也一样，给出结合实施方案4类似解释的QFN包装50中引线2形状或其它部分的解释。类似对实施方案5进行解释，给出效果和优点。
实施方案6对应实例中，多个引线2中某些引线2被安排在基座悬空引线4附近且相对安置，在这里每个正对基座悬空引线4的引线选择末端都有一个锥形部分(切去部分)2h，用来形成引线2和基座悬空引线4之间的间隙2i且该间隙顺着该引线4延伸。
该锥形部分2h是切去部分，用来形成间隙2i，这是通过刻蚀处理或挤压加工技术形成引线图形所必须工艺的结果。例如，构图成型需要大约相当80％引线板厚度的间隙。
特别，所需引脚数目增加会使分布于基座悬空引线之间的引线2排列密度增大，与基座悬空引线4相邻的引线2靠近基座悬空引线一边的末梢端更加接近基座悬空引线4，因此将该基座悬空引线4或将它相邻引线2进行加工成所需图形时变得不可能至少或非常困难。
相应，通过用锥形部分2h在引线2的靠近基座悬空引线的末梢部分形成非常接近基座悬空引线4的间隙2i，用它可以制造出与基座悬空引线4接近的预定引线模式，同时用它可以应付所需引脚数目增加。
(实施方案7)
图48中图表(a)，(b)显示图40中“S”结构，这在实施方案5相关部分中已经解释，其中(a)是经过放大的局部平面视图，而(b)是(a)的沿线X-X的切面视图；图49中图表(a)，(b)显示图48(a)中“W”结构，其中(a)是经过放大的局部平面视图，(b)是(a)的凹槽切面视图。
对于实施方案7，如同结合实施方案4给出QFN包装50里引线2形状解释或类似部分解释，而且给出效果和优点。
实施方案7对应实例中，多个(4个)用来支持基座5的基座悬空引线4设计上为每个基座悬空引线4都包括：一个暴露于封装件12背表面12a的末端部分的暴露部分4b和一个凹槽部分4d，该部分是连接封装件12的成型线12b内部和外部之间(外侧外围)跨接的厚度减小或“薄”部分。
这里注意，成型金属框架结构的闸26(如图19)放置于相应基座悬空引线4的成型线12b附近位置；相应，封装树脂形成在该地方或附近会增加厚度，导致在引线切割工艺包装中的基座悬空引线4切割时发生类似断裂(上拉毁坏)。
相应，该凹槽4d是一个槽口(切除)，用来允许压力集中，以确保引线切割时基座悬空引线4的断裂(切割)能顺利进行。槽口在对应封装件12的成型线12b的预选定位置(成型线12b内部和外部之间连接区)生成，在基座悬空引线断裂过程中提供机会。
进而，如图48(a)和(b)所示，凹槽4d在位于芯片安装侧表面4c相对侧的基座悬空引线4的暴露侧表面生成。
换句话说，凹槽4d形成在相应于封装件12的背表面12a侧(背侧)的基座悬空引线4的表面中。
由此，它能防止封装树脂11进入凹槽4d内部，也就可以排除由于树脂(封装树脂11)垃圾碎屑部分流动产生的刻痕缺陷和由于树脂切割产生的冲压磨损。
因而能使引线切割冲压54(如图44)有更长的寿命。
另外，如图49(a)和(b)所示，凹槽4d制成椭圆形状，沿基座悬空引线4延伸方向拉长，进而被侧壁4e包围。
这是考虑了所有成型时封装件12生成位置的可能偏差，以及通过凹槽4d制成椭圆形且沿基座悬空引线4延伸方向拉长(使图49(a)中CD＞EF，可以在引线延伸方向获得狭长的圆形)确保凹槽4d覆盖成型线12b。
进而，在引线宽度方向该椭圆形凹槽4d的两侧生成的侧壁4e(JK)(如图49(a))可以防止由于树脂废料进入或“侵入”凹槽4d而发生的意外。
进一步，由于侧壁4e的出现能防止树脂废料侵入凹槽4d，它也能防止由于树脂废料浮动而意外产生的刻痕缺陷和由于树脂切割产生的冲压磨损，如同前面所述一样。
应该注意的是，对于实施方案7的半导体器件制造方法中，封装件12是通过树脂成型工艺制造，而在成型工艺步骤中，使基座悬空引线4的凹槽4d对应封装件12的成型线12b(外围)。
更具体地，形成封装件12以确保基座悬空引线4上的椭圆形凹槽4d位于跨越成型线12b内部外部之间。
由此布置，由于凹槽4d的存在，在引线切割(断裂)期间提供引线断裂机会。
(实施方案8)
图50为对应于本发明实施方案8的半导体器件结构实例，这里(a)是一个平面视图，(b)是一个侧视图，(从)是一个底面视图；图51是图50(c)中“Y”结构的经放大的局部底部平面视图。
在实施方案8中，对图50(a)(b)(c)中所示QFN包装51里引线2的被连接部分2c的长度，(QFN所装51与前面实施方案4中对应部分类似，暴露于封装件12背表面12a的周围的部分2c，和暴露于封装件12背表面12a拐角边缘部分处的基座悬空引线4暴露部分4b的长度之间关系进行解释。随之给出效果和优点。
实施方案8对应实例中，基座悬空引线4的暴露部分4b的延伸线方向长度比引线2的被连接部分2c的延伸线方向长度短。
更特别处，如图51所示，使基座悬空引线4的暴露部分4b长度(LX)最短。这样可以防止在器件安装衬底安装时增加产生短路的可能性，该短路发生源自相同尺寸包装里要求的引线数目增加时基座悬空引线4的暴露部分4b到其对面相邻排列的相关引线2之间相互靠近。
由此，让生成的基座悬空引线4的暴露部分4b长度(LX)比引线2被连接部分2c长度(LP)短(LX＜LP)。进而，相邻基座悬空引线4的引线2被连接部分2c与该悬空引线4的暴露部分4b之间相对距离(LY)和相邻引线之间距离(LZ)之间，优选设计满足(LY)≥(LZ)。
根据这种安排，能够防止当QFN包装51的元件安装衬底安装时由于剩余焊接材料出现而导致的电短路(桥接)。
(实施方案9)
图52为对应于本发明实施方案9的半导体结构最终成型实例结构的局部平面视图，这里透过封装区对结构做了内部描述；图53为图52所示的半导体器件沿线Z-Z所得的切面视图；图54为图53中“AB”部分的器件结构的局部放大平面视图；图55为图53中“AB”部分中切割引线方法示例的局部放大视图。
在实施方案9中，对半导体器件中引线2的形状进行解释，其包括多个有朝基座5中心或其附近位置延伸且紧密排列的延伸部分2j的引出端2，随之给出效果和优点。
注意图52描述成型后封装部分12的内部结构，且出于观察目的，透过了封装件12和半导体芯片8。
实施方案9的半导体器件安排上为排列在基座5周围的多个引线2中每一个都包括：一个朝该基座5中心或其附近位置延伸且紧密排列的延伸部分2j，一个暴露于封装件12背表面12a的外围的被连接部分2c。这里每个引线2的延伸部分2j比被连接部分2c薄，且被封装树脂材料11覆盖。而且导线连接表面2d上形成一个导线凹槽部分(凹槽)2k，该表面为排列在封装件12里暴露一边相反边的被连接部分2c的表面。
此外，实施方案9的半导体器件从结构设计上在每个引线靠近基座侧提供延伸部分2j，该部分用来消除当包装增大和半导体芯片缩小时引线和半导体芯片8距离增加的问题，这种变化是由于引脚数目增加导致引线2和半导体芯片8距离增加而引起的
对应，每个引线2都有朝基座5中心或它附加位置延伸(朝向它相应焊盘7)的延伸部分2j，因而方便导线10的连接。
更特别是，如图52所示，每个引线都是从基座5外围附近呈发射状延伸的形状。
因而，甚至当包装尺寸增大和/或半导体芯片8微型化或“缩小”时，导线长度都不再增加，这也相应抑制了生产成本的增加。
应该注意的是，由于如图54所示，暴露于封装件12背表面12a处的被连接部分2c的长度(LP)由EIAJ标准限定，当引线提供延伸部分2j时，该延伸部分必须被埋入或嵌入封装件12中；从这个角度看，实施方案9的半导体器件经过特殊安排，使延伸部分2j比被连接部分2c薄，以便在嵌入封装件12时，不在延伸部分2j位置变高(不进行任何引线隆起工艺)。
更特别的是，如图53-54所示，各个引线2上延伸部分2j比暴露于封装件12背表面12a的被连接部分2c薄，而且同时和基座5一齐被封装树脂11覆盖。
此外，延伸部分2j比被连接部分2c薄可以防止它的相关引线2从封装件12厚度方向上脱落分离。
进而，由于延伸部分2j在它延伸方向上与图41中所示的刀锋状薄部分2b相比长度增加，因此导线连接期间可以在引出部分2j下特定位置放置连接台20(如图39)，这样就能在导线连接时对导线10和引线2进行最佳超声波和加热处理。
注意，延伸部分2j可以通过刻蚀处理(半刻蚀成型)或选择挤压加工如盘绕等来形成较薄。
也注意，如图54所示，引线凹槽部分(凹槽)2k在接近导线连接表面2d(暴露一侧相反侧的表面)外侧各个引线2的被连接部分2c的一定位置处形成，且位于封装件12内。
该引线凹槽2k功能和实施方案5中对外部凹槽部分2f(如图43)的解释一样；因此如图55所示，在切割工艺中使用冲头54切割时，切割压力被集中于该引线凹槽2k处，因而防止这种压力被加于导线10的连接部分。
此外，如图54所示，引线凹槽2k可以阻止形成金属化层21时的热融金属流动，该层由诸如银金属化来生成并用来进行导线连接。
进一步，引线凹槽2k的出现，可以使凹槽形状上比平坦表面绝对长度更长；因而，可以防止水剂成分意外侵入封装件12。
另外，由于成型时，封装树脂11会进入引线凹槽2k，它可以在该引线2延伸方向上防止引线2脱落分离。因而，它能在延伸方向上防止引线2拔出。
(实施方案10)
图56中(a)，(b)，(c)，(d)，图57中(a)，(b)，(c)，(d)，图58中(a)，(b)，(c)，(d)所示局部切面图显示的使用刻蚀方法的构图方法用作本发明中半导体器件装配所用的引线架加工方法。
实施方案10是解释前面所述的实施方案1-9中任何一种半导体器件的引线2和基座5的成型(构图)方法，刻蚀处理(半刻蚀构图成型)将被解释。
这里必须注意实施方案10中刻蚀成型所用的刻蚀液体或蚀刻剂52为二氧化铁(II)溶剂或其它溶剂，但刻蚀液体不局限于此。
图56中(a)，(b)，(c)，(d)显示如图45(e)中所需切面形状或“截面”的引线2的制造方法(程序)；图57(a)，(b)，(c)，(d)通过例子显示如图45(d)中所需切面形状或“截面”的引线2的制造方法(过程)；
更特别地，在图56和57中，通过改变或变化无光刻胶膜53的部分(部分“A”和“B”)的开口宽度(孔面积)来适当调节引线2顶面和底面的刻蚀量，因此能得到相应切面形状。
图56所示成型工艺中，A近似对于(≈)B和G≈H；因而C≈D，E≈F。
如图57所示工艺中可作的选择，A＜B和I＞J；因而C＜D，E＞F。
此外，图58中(a)，(b)，(c)，(d)示例显示如图53所示基座5背表面加工工艺的方法(程序)，也进行引线2延伸部分2j的减薄过程。
更特别，如图58(a)所示，只在基座5的加工表面侧或类似地方构成光刻胶膜53于细孔距(B)处；然后，如图58(b)所示，只在该加工面覆盖或“涂抹”刻蚀液体52，于是可以实现基座5的所需背表面工艺和引线延伸部分2j的减薄工艺。
(实施方案11)
图59(a)，(b)，(c)，图60(a)，(b)，(c)，和图61(a)，(b)，(c)为挤压方法的局部切面图显示，用作本发明中半导体器件装配所用的引线架加工方法的示例。
实施方案11用于解释结合前述实施方案1到9的关于半导体器件的引线2和基座5制造方法的实例——这里，挤压加工如盘绕将在下面进行解释。
图59(a)，(b)，(c)显示图53例中基座5的背表面加工中进行挤压加工技术的方法(程序)；图60(a)，(b)，(c)举例显示图53中引线2的延伸部分2j通过挤压技术进行压薄的方法(程序)。
换句话说，二者都是通过使用冲头54的盘绕方法来使有承受底部或基架55支持的基座5或者引线2或者其它部分被压薄。
这种加工方法需要注意的是，上述盘绕可以在原始材料加工开始时进行；或在引线架图形制造完成后对必要部分进行盘绕处理。
此外，图61(a)，(b)，(c)显示对图45(d)中例子使用压力加工技术生成该引线剖面的方法(程序)。
更特别的是，如图61(a)所示，当使用冲头54对有基架55支持的引线2通过盘绕处理进行压薄后，如图61(b)、(c)所示，不需要的部分被切去移走，因而能得到引线2的任何理想切面形状。
在本发明特别显示并描述了各种优选方案同时，本发明不应仅局限于这些实施方案，本领域技术人员应该理解可以对形式和细节上进行上述或其它改变，而不脱离本发明的精神和范围。
例如，虽然上述实施方案1到11里，基座5为圆形和交叉形，但不应局限于此，可以采用经过改进的形状，如图62和64所示例子。
图62和63中所示基座5设计上为4等分的小基座结构；这里，它能在水平方向(水平方向是相对基座悬空引线4而言)上提高该基座5的收缩能力，因而改善了半导体器件的温度循环特性，从而减少发生意外芯片破裂与/包装破裂的可能性。
此外，图64所示基座5设计上为一框架状小基座结构；这里，由于它能增加封装树脂材料11和半导体芯片8背表面8b的粘合面积，因而能抑制半导体芯片8的剥离等等。
应该注意的是，虽然上述实施方案1到11所用引线架为引线架阵列14，但该引线架可以替换为多串结构，且单元引线架15排列为单一线性阵列。
也应该注意的是，虽然上述实施方案1-11里所用半导体器件为小尺寸QFN包装，该半导体器件可以根据QFN以外类型的器件进行更改，只要它们是使用引线架装配的外围型器件就可以。
工业适用性
这里公开通过本发明教导中典型示例得到的效果和优点，将在下面进行简要解释。
(1)由于它能通过半刻蚀成型工艺形成一个或多个台阶部分，而非通过弯曲/折叠加工(隆起工艺)产生这种台阶部分，由此能允许封装树脂材料在那里存在，因此可以在成功使用封装树脂封装基座和基座悬空引线同时得到预期厚度减小和减薄结构，这相应避免了由于封装树脂和基座接触面积减少带来粘合强度下降使可靠性降低的问题。
(2)由于引线下表面被迫暴露于半导体器件下表面处且被用作外部连接终端，它能防止运输和/或安装过程中该引线的意外变形或扭曲，因而提高了可靠性。
(3)由于所用引线可设计成从封装部分侧表面略微凸出一点，它能使半导体器件平面尺寸缩小。
(4)由于引线的封装或密封上表面比暴露的下表面宽，它能足以增加粘合度而不管封装树脂最终封装粘合表面实际上只由上表面和侧表面构成，因而能保持所需可靠性。
(5)由于引线架阵列的台阶部分生成与成型和半刻蚀处理工艺同时进行，而不像已有技术是在金属板冲压或半刻蚀成型完成后由后处理得到，因此能减少这种引线架阵列的生成成本。
(6)由于引线架阵列不再象已有技术那样在成型完成后对引线框架阵列使用弯曲/折叠工艺，所用能够防止上述折叠工艺带来的诸如基座错位等类似缺陷。
(7)由于不像已有技术，它不需要对半导体器件的外部终端使用弯曲/折叠工艺，所需工艺步骤数被减少，因而使工艺控制更加容易，所以提高了产量。
(8)对所用涉及到的工艺，现有半导体制造装置或设备都可用来生产本发明的半导体器件，而不需要任何实质性改变，因而有利于消除或最小化新设施成本投资风险。
(9)由于台阶部分是通过对引线内端下表面进行半刻蚀处理形成的，而且用封装树脂材料进行封装，所以可以根据半导体芯片尺寸和焊盘数目优化设计引线形状和间距值。
(10)由于基座悬空引线上基座支持部分比暴露部分薄，它能得到预期结构且暴露部分只暴露于在封装区背表面拐角边缘部分。由此，能够增加或最大化基座悬空引线暴露部分和它相邻引线之间间距；此外，使基座嵌入封装区内，可以防止在元件安装衬底上安装半导体器件时发生电短路。
(11)由于基座悬空引线的暴露部分比支持部分厚，封装树脂无法在暴露部分存留，所以在基座悬空引线切割工艺中只有不含树脂材料的暴露部分中金属元件被切割；结果，它能提高该基座悬空引线切割步骤中的切割性能和可靠性。
(12)由于基座悬空引线通过基座耦合使基座和基座悬空引线成为整体连接，且允许对它芯片安装侧表面耦合形成一个扁平平面，所以基座本身表面平整度被提高。结果，使在基座上安装半导体芯片过程更加容易且同时提高芯片粘合度。
(13)由于基座和它相关半导体芯片在该半导体芯片表面电极阵列内选定位置被粘合，通过连接合可以短线支持半导体芯片背表面上终端部分或附近位置。因而，导线连接时能使用超声波和/或加热连接导线，从而能提高导线连接工艺的可靠性和粘合度。

Claims (8)

1.一种半导体器件，包括：
一个引线架，它包括一个上表面、一个与上表面相对的下表面、所述引线架具有一个框架部分、一个基座、多个基座悬空引线和多个引线，其中该基座通过基座悬空引线被该引线架支持，并且所述引线布置在该基座周围并由框架部分连续形成，所述多个基座悬空引线以及所述多个引线既不折叠也不弯曲；
一个半导体芯片，它具有一个主表面、一个与主表面相对的背表面和在主表面上的多个连接焊盘；
半导体芯片的背表面通过粘合剂粘合到面对基座的一个上表面；
导线，电连接半导体芯片的连接焊盘和引线；
其中每一个基座悬空引线包含一个支持基座的基座悬空引线支持部分和一个与支持部分耦合的暴露部分；其中基座的下表面和支持基座的基座悬空引线支持部分的下表面通过刻蚀而减薄；以及
封装树脂，密封半导体芯片、导线、基座、基座悬空引线的支持部分、和引线的上表面，使得引线的下表面在封装树脂的下表面处暴露，并且基座的下表面和基座悬空引线的支持部分的下表面被封装树脂完全密封；
其中基座通过刻蚀基座的下表面而减薄；以及
基座的面积小于半导体芯片的面积。
2.根据权利要求1的半导体器件，其中半导体芯片的背表面的周边用封装树脂粘合。
3.根据权利要求1的半导体器件，其中每一个基座悬空引线的上表面在沿垂直于半导体芯片的厚度方向的方向上是平坦形状。
4.根据权利要求3的半导体器件，其中半导体芯片的背表面的周边用封装树脂粘合。
5.根据权利要求3的半导体器件，其中封装树脂在覆盖基座的下表面的部分上的厚度小于引线架的厚度。
6.根据权利要求1的半导体器件，其中封装树脂在覆盖基座的下表面的部分上的厚度小于引线架的厚度。
7.根据权利要求6的半导体器件，其中半导体芯片的背表面的周边用封装树脂粘合。
8.根据权利要求7的半导体器件，其中封装树脂在粘合半导体芯片的背表面的部分上的厚度大于引线架的厚度。
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