CN102171815B - 半导体封装件及其制造方法 - Google Patents

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Abstract

公开一种半导体封装件及其制造方法。半导体封装件包括装置载体和加强结构。装置载体包括至少一个绝缘层和至少一个导电层，导电层定义至少一个迹线布局单元。加强结构设置在装置载体上，围绕至少一个迹线布局单元的外围。加强结构与至少一个迹线布局单元的外围间隔开设置，与装置载体形成空洞。加强结构的形状和设置增强了半导体封装件的强度，防止对半导体封装件的弯曲。

Description

半导体封装件及其制造方法
本申请要求2008年11月21提交的序列号为61/116703的美国专利申请的权益，其主题以参考形式在此并入。 
技术领域
本发明大体涉及一种封装件，更具体地涉及一种半导体封装件及其制造方法。 
背景技术
过去，半导体工业已经历了利用较少的IC衬垫与互连结构制造集成电路(integrated circuit，IC)。这可实现IC内的引线与互连结构之间的间隔。然而，近来，IC封装件越趋紧凑并且需要将增加的功能整合到半导体芯片中。此外，芯片必须是小尺寸，以使IC封装件紧凑。因此，尽管由于在芯片上增加逻辑功能而增加互连的数量，但是希望互连结构被间隔开。芯片上增加的逻辑功能意味着芯片的电路密度的增加。当电路密度在小尺寸芯片上增加时，提供薄的、可靠的且耐用的封装以形成小型封装件变得重要。而且，需要仔细考虑这些小型封装件的机械、电学以及散热属性，而不影响IC的整体性能。 
此外，对半导体装置的IC封装，一般考虑IC封装结构的完整性(integrity)。IC封装结构典型地包括半导体装置设置在其上的基板。通常，当基板受到应力时，由于基板中的裂缝，基板可能受损。在将半导体装置耦合到基板或操作IC封装件期间，基板可能会受到应力。 
此外，将半导体装置耦合到基板之后，由于基板上附加的应力，IC封装件的结构也可被弱化，并因此使得IC封装结构更易于受损。基板的损坏不利地影响IC封装结构的完整性，导致对半导体装置的不充分支撑。因此，希望提出一种解决方案，以应对传统操作的上述问题中的至少一个。 
发明内容
因此，本发明的目的是提供一种半导体封装件，其包括装置载体和加强结构。装置载体包括至少一个绝缘层和至少一个导电层，导电层定义至少一个迹线布局单元。加强结构设置在装置载体上，围绕至少一个迹线布局单元的外围。加强结构也与至少一个迹线布局单元的外围间隔开设置，与装置载体形成空洞。 
本发明的另一目的是提供一种半导体封装件的制造方法。制造方法包括步骤：提供基底层；在基底层上形成图案化迹线布局；在基底层上形成绝缘层并覆盖图案化迹线布局，以形成半导体基板；在绝缘层上形成多个加强结构，以与绝缘层形成多个空洞；以及，使半导体基板沿着加强结构之间的多个间隔区域断开以形成多个装置载体。 
本发明的其它目的、特性和优点将从下面的优选的但非限制性的实施例的详细描述变得明晰。下面的描述是参考附图做出的 
附图说明
图1a示出根据本发明优选实施例的半导体封装件； 
图1b示出图1a的半导体封装件沿着线A-A’的截面视图； 
图2a示出具有锁定特性的加强结构； 
图2b示出图2a的锁定元件的不同形状； 
图3a示出连接到至少一个封装迹线的加强结构； 
图3b示出图3a的半导体封装件沿着线B-B’的截面视图； 
图4a示出半导体组装件和半导体封装件； 
图4b示出图4a的半导体组装件与半导体封装件的每个还具有密封盖帽； 
图5a示出半导体封装件的载体阵列； 
图5b和图5c示出图5a的半导体封装件沿着线C-C’的不同的截面视图； 
图6示出锁定元件和引导元件的示范性形状； 
图7示出引导元件的不同结构； 
图8a至图8h示出半导体封装件的制造方法的过程；以及 
图9和图10示出分割载体阵列的不同制造工艺。 
具体实施方式
参考图1a和图1b，图1a示出根据本发明的优选实施例的半导体封装件，图1b示出图1a的半导体封装沿着线A-A’的截面视图。半导体封装件100包括装置载体110与加强结构120。装置载体110包括至少一个绝缘层114和至少一个导电层。装置载体110例如是模塑基板(molding substrate)，且具有第一表面110a和第二表面110b。绝缘层114的材料是介电材料或模塑材料。 
导电层具有至少一个迹线布局单元(trace layout unit)119a，迹线布局单元119a具有外围119b。导电层包括多个电性隔离的封装迹线118a和多个螺柱(studs)118b。螺柱118b的位置和数量优选与封装迹线118a的位置和数量对应。优选地，封装迹线118a埋置于第一表面110a内，且螺柱118b埋置于第二表面110b内且电性连接到封装迹线118a。至少一个螺柱118b用以电性连接其它元件或任何外围装置。外围装置例如是具有阵列形式的多个接触衬垫的印刷电路板(printed circuit board，PCB)。半导体封装件100可被组装到PCB，通过焊接螺柱118b以连接到接触衬垫。 
如图1a所示，加强结构120设置在第一表面110a上并优选在装置载体的制造工艺期间作为装置载体的整体部分而形成。优选地，加强结构120由铜或钢形成。可选择地，加强结构120可具有一个或多于两个的相同或不同材料的叠层。例如，加强结构120具有第一层和第二层，第一层的材料为聚合物，第二层的材料为金属。如图1a所示，加强结构120与迹线布局单元119a的外围119b间隔开，并沿着外围119b设置以形成环状结构。因此，加强结构120与装置载体110形成空洞130。加强结构120可以是连续环状结构或不连续环状结构，不连续环状结构具有沿迹线布局单元119a的外围119b设置的多个断开区段。加强结构120的形状可以为矩形、正方形、圆形等等，或者为不规则形状。 
参考图2a和图2b，图2a示出具有锁定特性的加强结构，图2b示出图2a的锁定元件的不同形状。如图2a(a)所示，至少一个锁定元件170埋置于装置载体110中并连接到加强结构120。在制造工艺中，锁定元件170与加强结构120可形成为一件。例如，通过在加强结构120上电镀锁定元件170的选用材料，锁定元件170可形成在加强结构120上。锁定元件170用以将加强结构120固定在装置载体110上并提高结构的强度和耐久性。如图2a(b)所示，锁定元件170延伸穿过绝缘层114，并从绝缘层114暴露。此外， 如图2a(c)所示，两个不同高度的锁定元件170埋置于绝缘层114中。锁定元件170的形状可以是十字型、菱形、圆形或正方形，如图2b所示。 
如图3a所示，加强结构120(以及锁定元件170)也连接到至少一个封装迹线118a。优选地，如图3b(a)所示，锁定元件170通过加强结构120连接到封装迹线118a，并且延伸到绝缘层114的底表面以连接到诸如外围装置的其它元件。如图3b(b)所示，加强结构120直接连接到封装迹线118a，并且通过设置在封装迹线118a下面的螺柱118b连接到其它元件。 
半导体封装件的装置载体110接收一个或多个半导体芯片以形成半导体组装件。图4a(a)所示，半导体组装件200包括芯片205，诸如集成电路芯片。芯片205设置在装置载体110的空洞130中。 
半导体组装件200还包括互连结构，该互连结构设置在空洞130中用以将芯片205电性连接到装置载体110。优选地，电性连接到其它元件的螺柱118b与芯片205之间的信号传输可通过互连结构240实现。 
互连结构240包括一个或多个电性通路。每个电性通路具有至少一个互连层。优选地，电性通路具有两个互连层，一个互连层优选由诸如铜的导电材料形成，另一互连层优选由诸如铅或锡的焊料材料形成。电性通路的实例为柱状凸起(pillar bump)或焊料凸起(solder bump)。 
此外，如图4a(b)所示，半导体组装件200优选与填充结构结合以形成半导体封装件300。用于填充半导体封装件300内的间隔的填充结构具有至少第一填充材料250a和第二填充材料250b。第一填充材料250a填充装置载体110与芯片205之间的间隙。位于第一填充材料250a之上的第二填充材料250b填充芯片205与加强结构120之间的间隙。第一填充材料250a和第二填充材料250b可以是相同或不同的材料，并且优选为绝缘材料或者是介电材料。 
由加强结构120所定义的空洞130促进填充结构的沉积，并且容易控制半导体封装件300内的填充结构的范围和体积。此外，加强结构120和填充结构加厚装置载体110，其降低装置载体110上的弯曲和断裂的可能性并对半导体封装件300提供附加的支撑。 
半导体封装件300还包括密封盖帽310，其设置在芯片205之上并组装到加强结构120，用于包封和保护芯片205和填充结构。密封盖帽310和加强结构120通过粘接层或焊料层315结合。密封盖帽310优选由金属形成并 且用于诸如静电放电保护、散热以及防潮的应用。另外，在应用于散热时，热传导层320优选设置在密封盖帽310与芯片205之间，以将芯片205的产生的热传导到外部空间。 
参考图5a、图5b和图5c，图5a示出半导体封装件的载体阵列，图5b和图5c示出图5a的半导体封装件沿线C-C’的截面视图。载体阵列500包括多个载体单元。以载体单元500a和载体单元500b为例。载体单元500a和载体单元500b的装置载体510具有形成多个迹线布局单元的多个电性隔离的封装迹线518a、螺柱518b以及衬垫518c。加强结构520沿着迹线布局单元的外围519b设置并连接到锁定元件570以增加对装置载体510的附着。 
优选地，如图5b所示，多个引导元件540对应载体单元500a和载体单元500b之间的间隔区域502设置在装置载体510上。此外，如图5c所示，每个加强结构520连接到两个锁定元件570a和570b。锁定元件570b延伸到装置载体510的底表面，用于辅助将装置载体510分成载体单元。锁定元件570b和引导元件540的示范性形状揭露于图6中。锁定元件570b和引导元件540的形状可以是规则的或不规则的，诸如锯齿(sawteeth)(a)、断开区段(disconnecting sections)(b)-(d)，或引导元件540可被平行设置(e)。锁定元件570b和引导元件540的设计被用以增强用于工艺处理的装置载体510内的不同材料的界面粘接。 
图7示出引导元件540的不同结构。每个引导元件540具有单层结构(a)，其埋置于装置载体510中且其上表面从装置载体510暴露。引导元件540也可具有多层结构(b)，其至少由第一引导层540a和第二引导层540b构成。第二引导层540b为连接到第一引导层540a的不连续层，且第二引导层540b延伸到装置载体510的底表面。优选地，第一引导层540a的宽度大于第二引导层540b的宽度。 
尽管在本公开中引导元件540埋置于装置载体510中，但是本发明并不限于此。引导元件540也可从装置载体510的上表面突出并部分地埋置于装置载体510中。 
公开一种半导体封装件的制造方法，制造方法包括步骤：提供基底层；在基底层上形成图案化迹线布局；在基底层上形成绝缘层并覆盖图案化迹线布局，以形成半导体基板；在绝缘层上形成多个加强结构，以与绝缘层形成多个空洞；以及，使半导体基板沿着加强结构之间的多个间隔区域断开以形 成多个装置载体。图5a和图5b的载体阵列500被用以阐释制造方法的详细过程，但并不限制本发明的范围。 
图8a至图8h示出半导体封装件的制造方法的过程。如图8a所示，提供基底层700。基底层700优选为导电结构，其材料为诸如铜或钢的金属。 
接着，在基底层700上形成图案化迹线布局。如图8b所示，例如通过电镀在基底层700上形成第一导电层710。第一导电层710包括封装迹线518a、衬垫518c、锁定元件570以及引导元件540的第一引导层540a(如图5b所示)。对应加强结构520的预定位置(如图5b所示)形成锁定元件570。对应加强结构520之间的间隔区域502的预定位置(如图5b所示)形成第一引导层540a。 
然后，如图8c所示，例如通过电镀在基底层700上形成第二导电层720。第二导电层720包括螺柱518b以及引导元件540的第二引导层540b(如图5b所示)。至此，初步完成了图案化迹线布局的制造过程。 
接着，在图案化迹线布局上形成绝缘层，以形成载体阵列的半导体基板。优选地，绝缘层采用模塑材料形成，优选地，模塑材料具有脆裂特性。如图8d所示，模塑材料725首先设置在图案化迹线布局(第一导电层710和第二导电层720)上并且覆盖图案化迹线布局。之后，模塑材料725通过研磨被减薄以形成绝缘层727，绝缘层727被用作图5b的装置载体510的半导体基板，绝缘层727暴露第二导电层720的底表面，如图8e所示。 
然后，在绝缘层727上形成多个加强结构。如图8e所示，基底层700被图案化以形成加强结构520，加强结构520与锁定元件570相应结合并且与绝缘层727形成多个空洞730。基底层700优选采用蚀刻剂和掩模被图案化，这意味着基底层700被部分地移除以形成加强结构520。可选择地，基底层700被完全移除，且加强结构520附加地形成在绝缘层727上。这里，第一导电层710的上表面暴露于绝缘层727之外。 
如果每个加强结构520具有多层结构，则通过图案化基底层700可形成加强结构520的一层，加强结构520的另一层可对应前层附加地形成。 
由此完成载体阵列500的制造。在分割载体阵列500以形成多个载体单元(诸如图5b的载体单元500a和500b)的步骤之前，可预先进行半导体封装件的制造。如第8f所示，多个芯片805设置在空洞730中并电性连接到图案化迹线布局的第一导电层710的衬垫518c和/或封装迹线518a。 
在空洞730中设置填充结构，在此步骤中，如图8g所示，提供第一填充材料815a以填充半导体基板与芯片805之间的间隙，以及提供第二填充材料815b以填充芯片805与加强结构520之间的间隙。之后，可提供多个密封盖帽(诸如图3b的密封盖帽310)以设置于空洞730之上并且组装到加强结构520，从而包封和保护芯片805以及填充结构。 
当形成单个载体单元时，图5a的载体阵列500沿着加强结构520之间的间隔区域502被分割。由于引导元件540与加强结构520之间的绝缘层727的脆性界面，半导体基板通过适当的制造工艺沿着断裂线BL1和BL2被容易地分割，从而制造了如图8h所示的载体单元500a和500b。 
图9和图10示出使载体阵列分开的不同制造工艺。如图9所示，首先固定并定位载体单元500b及其加强结构520，以及引导元件540。然后对载体单元500b及其加强结构520施加力，以在半导体基板上产生弯曲结构，从而分离了载体单元500b。可选择地，如图10所示，在半导体基板上产生剪切机制(shear mechanism)，使得载体单元500b被分离。通过重复以上工艺，载体阵列500的所有载体单元可被分开。并且完成了多个单独的半导体封装件的制造。 
根据本发明实施例中所披露的半导体封装件及其制造方法，加强结构设置在装置载体上，以在后续工艺中预定填充结构的位置并控制填充结构的体积。此外，位于芯片与装置载体之间的加强结构和填充结构对芯片和半导体封装件提供附加的支撑，增强了半导体封装件的结构强度并防止封装件弯曲，其大幅提升了制造工艺的产率。此外，当制造半导体封装件时，半导体基板沿着预定的间隔区域经由弯曲或剪切机制被分割，引导元件位于预定的间隔区域中。因此，不采用刀片制造单独的装置载体，与伴随有刀片磨损问题的传统制造方法大不相同。 
虽然本发明以示例方式并根据优选实施例被描述，但应理解本发明并不限于此。相反，旨在覆盖各种变更以及类似的布置和程序，所附权利要求的范围因此应该被给予最宽的解释，从而包括所有这样的变更以及类似的布置和程序。 

Claims (29)

1.一种半导体封装件，包括：
装置载体，具有相对的第一表面和第二表面，其中所述装置载体包括至少一个迹线布局单元，所述迹线布局单元连接所述装置载体的所述第一表面和所述第二表面；
加强结构，设置在所述装置载体的所述第一表面上，其中所述加强结构与所述迹线布局单元的外围间隔开并与所述装置载体形成空洞；以及
锁定元件，设置在所述加强结构下方并埋置于所述装置载体中，其中所述锁定元件从所述加强结构向所述装置载体的所述第二表面延伸。
2.如权利要求1所述的半导体封装件，还包括：
芯片，设置在所述空洞中并电性连接所述迹线布局单元；以及
填充结构，设置在所述空洞中并包覆所述芯片。
3.如权利要求2所述的半导体封装件，其中所述填充结构包括第一填充材料和第二填充材料，所述第一填充材料设置在所述装置载体与所述芯片之间，所述第二填充材料设置在所述芯片与所述加强结构之间。
4.如权利要求2所述的半导体封装件，还包括：
密封盖帽，设置在所述空洞之上并组装到所述加强结构，其中所述密封盖帽包封所述芯片。
5.如权利要求1所述的半导体封装件，其中所述迹线布局单元包括至少一个导电层连接所述装置载体的所述第一表面和所述第二表面。
6.如权利要求5所述的半导体封装件，其中所述迹线布局单元包括多个所述导电层，设置在所述装置载体的不同深度。
7.如权利要求6所述的半导体封装件，其中所述导电层包括：
第一导电层，包括多个电性隔离的封装迹线，所述多个封装迹线埋设于所述装置载体的所述第一表面；以及
第二导电层，包括多个螺柱，所述多个螺柱埋设于所述装置载体的所述第二表面并连接所述多个封装迹线；
其中所述多个封装迹线和所述多个螺柱构成所述迹线布局单元。
8.如权利要求5所述的半导体封装件，其中所述至少一个导电层电性连接所述加强结构。
9.如权利要求1所述的半导体封装件，其中所述加强结构包括金属材料和聚合物中的至少一种。
10.如权利要求1所述的半导体封装件，其中所述加强结构包括第一层和第二层，所述第一层的材料不同于所述第二层的材料。
11.如权利要求4所述的半导体封装件，还包括：
粘接层或焊料层，其中所述粘接层或所述焊料层设置在所述加强结构与所述密封盖帽之间。
12.如权利要求1所述的半导体封装件，其中所述加强结构为连续环状结构。
13.如权利要求1所述的半导体封装件，其中所述加强结构为具有多个断开区段的非连续环状结构。
14.如权利要求1所述的半导体封装件，其中所述装置载体包括多个所述迹线布局单元，所述加强结构围绕多个所述迹线布局单元设置。
15.如权利要求14所述的半导体封装件，还包括：
多个芯片，设置在所述空洞中并分别电性连接多个所述迹线布局单元。
16.如权利要求15所述的半导体封装件，还包括：
密封盖帽，设置在所述空洞之上并组装到所述加强结构，其中所述密封盖帽包封所述多个芯片。
17.如权利要求14所述的半导体封装件，其中所述加强结构设置在所述装置载体的边缘。
18.如权利要求14所述的半导体封装件，其中多个所述迹线布局单元电性连接所述加强结构。
19.如权利要求14所述的半导体封装件，其中所述装置载体包括多个所述加强结构，分别对应多个所述迹线布局单元设置并与所述装置载体形成多个所述空洞。
20.一种半导体封装件的制造方法，包括：
提供基底层；
在所述基底层上形成多个迹线布局单元；
在所述基底层上形成多个锁定元件；
在所述基底层上形成绝缘层，覆盖所述多个迹线布局单元及所述多个锁定元件；
移除所述基底层，形成装置载体；
在所述绝缘层上形成多个加强结构并与所述装置载体形成多个空洞，其中，所述多个锁定元件对应所述多个加强结构；以及
沿着所述多个加强结构之间的间隔区域分开所述装置载体，形成多个半导体封装件。
21.如权利要求20所述的制造方法，还包括：
在所述空洞中分别设置至少一个芯片并电性连接所述迹线布局单元；以及
在所述空洞中形成填充结构并包覆所述芯片。
22.如权利要求21所述的制造方法，其中所述形成所述填充结构的步骤包括：
提供第一填充材料，填充所述装置载体与所述芯片之间的间隙；以及
提供第二填充材料，填充所述加强结构与所述芯片之间的间隙。
23.如权利要求21所述的制造方法，还包括：
在所述空洞之上分别设置密封盖帽并组装到所述加强结构，所述密封盖帽包封所述芯片。
24.如权利要求20所述的制造方法，其中所述形成所述多个迹线布局单元的步骤包括：
在所述基底层上电镀至少一个导电层。
25.如权利要求20所述的制造方法，其中所述形成所述多个迹线布局单元的步骤包括：
在所述基底层上电镀第一导电层，所述第一导电层包括多个封装迹线；以及
在所述第一导电层上电镀第二导电层，所述第二导电层包括多个螺柱，其中所述多个螺柱设置在所述多个封装迹线上。
26.如权利要求23所述的制造方法，其中所述设置所述密封盖帽的步骤包括：
在所述加强结构上形成粘接层或焊料层，其中所述密封盖帽通过所述粘接层或所述焊料层组装到所述加强结构。
27.如权利要求20所述的制造方法，其中所述形成所述绝缘层的步骤包括：
提供绝缘材料，包覆所述迹线布局单元及所述锁定元件；以及
减薄所述绝缘材料，暴露出所述迹线布局单元。
28.如权利要求20所述的制造方法，其中所述形成所述多个锁定元件的步骤包括：
在形成所述迹线布局单元时，对应所述加强结构的预定位置，在所述基底层上同时形成所述锁定元件。
29.如权利要求20所述的制造方法，其中所述形成所述多个加强结构的步骤包括：
在形成所述装置载体时，对应所述加强结构的预定位置，选择性移除部分所述基底层并同时形成所述加强结构。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI525760B (zh) 2011-12-19 2016-03-11 先進封裝技術私人有限公司 基板結構、半導體封裝件及半導體封裝件之製造方法
WO2013147706A1 (en) * 2012-03-26 2013-10-03 Advanpack Solutions Pte Ltd Multi-layer substrate for semiconductor packaging
US9245833B2 (en) * 2012-08-30 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Metal pads with openings in integrated circuits
SG10201708630YA (en) * 2013-02-21 2017-12-28 Advanpack Solutions Pte Ltd Semiconductor structure and method of fabricating the same
US20150179555A1 (en) * 2013-12-20 2015-06-25 Sung Soo Kim Integrated circuit packaging system with vialess substrate and method of manufacture thereof
US10186468B2 (en) 2016-03-31 2019-01-22 Infineon Technologies Ag System and method for a transducer in an eWLB package
TWI691041B (zh) * 2019-01-29 2020-04-11 矽品精密工業股份有限公司 電子封裝件及其封裝基板與製法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1222253A (zh) * 1996-06-14 1999-07-07 西门子公司 半导体芯片载体元件制作方法
CN101060088A (zh) * 2006-04-20 2007-10-24 台湾积体电路制造股份有限公司 半导体封装结构及其制造方法

Family Cites Families (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3623419A1 (de) * 1986-07-11 1988-01-21 Junghans Uhren Gmbh Verfahren zum bestuecken eines leiterbahnen-netzwerkes fuer den schaltungstraeger eines elektromechanischen uhrwerks und teilbestuecktes leiterbahnen-netzwerk eines uhrwerks-schaltungstraegers
US5278446A (en) * 1992-07-06 1994-01-11 Motorola, Inc. Reduced stress plastic package
KR100192760B1 (ko) * 1996-02-29 1999-06-15 황인길 메탈 캐리어 프레임을 이용한 bag반도체 패키지의 제조방법 및 그반도체 패키지
JP3437369B2 (ja) * 1996-03-19 2003-08-18 松下電器産業株式会社 チップキャリアおよびこれを用いた半導体装置
JP2828055B2 (ja) * 1996-08-19 1998-11-25 日本電気株式会社 フリップチップの製造方法
DE19640304C2 (de) * 1996-09-30 2000-10-12 Siemens Ag Chipmodul insbesondere zur Implantation in einen Chipkartenkörper
US5909056A (en) * 1997-06-03 1999-06-01 Lsi Logic Corporation High performance heat spreader for flip chip packages
US6008536A (en) * 1997-06-23 1999-12-28 Lsi Logic Corporation Grid array device package including advanced heat transfer mechanisms
US5919329A (en) * 1997-10-14 1999-07-06 Gore Enterprise Holdings, Inc. Method for assembling an integrated circuit chip package having at least one semiconductor device
JP3219043B2 (ja) * 1998-01-07 2001-10-15 日本電気株式会社 半導体装置のパッケージ方法および半導体装置
US6049094A (en) * 1998-05-21 2000-04-11 National Semiconductor Corporation Low stress package assembly for silicon-backed light valves
MY133357A (en) * 1999-06-30 2007-11-30 Hitachi Ltd A semiconductor device and a method of manufacturing the same
US6282096B1 (en) * 2000-04-28 2001-08-28 Siliconware Precision Industries Co., Ltd. Integration of heat conducting apparatus and chip carrier in IC package
DE10024336A1 (de) * 2000-05-17 2001-11-22 Heidenhain Gmbh Dr Johannes Bauelementanordnung und Verfahren zur Herstellung einer Bauelementanordnung
TW478119B (en) * 2000-06-26 2002-03-01 Siliconware Precision Industries Co Ltd Semiconductor package having heat sink which can be anchored on the substrate
JP2002118222A (ja) * 2000-10-10 2002-04-19 Rohm Co Ltd 半導体装置
WO2002084733A1 (fr) * 2001-04-09 2002-10-24 Sumitomo Metal (Smi) Electronics Devices Inc. Boitier bga de type a rayonnement et son prodede de production
FR2825515B1 (fr) * 2001-05-31 2003-12-12 St Microelectronics Sa Boitier semi-conducteur a grille evidee et grille evidee
US7061102B2 (en) * 2001-06-11 2006-06-13 Xilinx, Inc. High performance flipchip package that incorporates heat removal with minimal thermal mismatch
US6822867B2 (en) * 2001-06-29 2004-11-23 Intel Corporation Electronic assembly with solderable heat sink and methods of manufacture
US6573592B2 (en) * 2001-08-21 2003-06-03 Micron Technology, Inc. Semiconductor die packages with standard ball grid array footprint and method for assembling the same
CN2508392Y (zh) * 2001-10-12 2002-08-28 台湾沛晶股份有限公司 低应力的晶片构装
US6576073B2 (en) * 2001-12-11 2003-06-10 Celerity Research Pte. Ltd. Adhesive control during stiffener attachment to provide co-planarity in flip chip packages
US6762509B2 (en) * 2001-12-11 2004-07-13 Celerity Research Pte. Ltd. Flip-chip packaging method that treats an interconnect substrate to control stress created at edges of fill material
JP3893301B2 (ja) * 2002-03-25 2007-03-14 沖電気工業株式会社 半導体装置の製造方法および半導体モジュールの製造方法
DE10245945A1 (de) * 2002-09-30 2004-04-08 Osram Opto Semiconductors Gmbh Lichtquellenmodul sowie Verfahren zu dessen Herstellung
TWI239080B (en) 2002-12-31 2005-09-01 Advanced Semiconductor Eng Semiconductor chip package and method for the same
US6943436B2 (en) * 2003-01-15 2005-09-13 Sun Microsystems, Inc. EMI heatspreader/lid for integrated circuit packages
JP3782406B2 (ja) * 2003-07-01 2006-06-07 松下電器産業株式会社 固体撮像装置およびその製造方法
JP3764450B2 (ja) * 2003-07-28 2006-04-05 Ｔｄｋ株式会社 表面弾性波素子、表面弾性波装置、表面弾性波デュプレクサ、及び表面弾性波素子の製造方法
US7109570B2 (en) * 2003-09-08 2006-09-19 United Test And Assembly Test Center Ltd. Integrated circuit package with leadframe enhancement and method of manufacturing the same
JP4152855B2 (ja) * 2003-10-01 2008-09-17 リンテック株式会社 樹脂封止型の電子デバイスの製造方法。
DE10352002A1 (de) * 2003-11-07 2005-06-09 Robert Bosch Gmbh Sensormodul
TWI317991B (en) * 2003-12-19 2009-12-01 Advanced Semiconductor Eng Semiconductor package with flip chip on leadframe
TWI234884B (en) 2003-12-31 2005-06-21 Advanced Semiconductor Eng Image sensor package and method for manufacturing the same
US7501585B2 (en) * 2004-04-29 2009-03-10 Infineon Technologies Ag Semiconductor device support element with fluid-tight boundary
US7084494B2 (en) * 2004-06-18 2006-08-01 Texas Instruments Incorporated Semiconductor package having integrated metal parts for thermal enhancement
US7443015B2 (en) * 2005-05-05 2008-10-28 Stats Chippac Ltd. Integrated circuit package system with downset lead
DE102005026098B3 (de) * 2005-06-01 2007-01-04 Infineon Technologies Ag Nutzen und Halbleiterbauteil aus einer Verbundplatte mit Halbleiterchips und Kunststoffgehäusemasse sowie Verfahren zur Herstellung derselben
US7566591B2 (en) * 2005-08-22 2009-07-28 Broadcom Corporation Method and system for secure heat sink attachment on semiconductor devices with macroscopic uneven surface features
US20100044100A1 (en) * 2005-08-30 2010-02-25 Matsushita Electric Industrial Co., Ltd. Board structure and electronic device
US7327029B2 (en) * 2005-09-27 2008-02-05 Agere Systems, Inc. Integrated circuit device incorporating metallurigical bond to enhance thermal conduction to a heat sink
US7399658B2 (en) * 2005-10-21 2008-07-15 Stats Chippac Ltd. Pre-molded leadframe and method therefor
CN100454505C (zh) * 2006-01-25 2009-01-21 矽品精密工业股份有限公司 半导体装置及其制法
JP4828261B2 (ja) * 2006-03-07 2011-11-30 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
CN101090077A (zh) 2006-06-12 2007-12-19 矽品精密工业股份有限公司 半导体封装件及其制法
US8008756B2 (en) * 2006-06-14 2011-08-30 Panasonic Corporation Heat dissipating wiring board and method for manufacturing same
CN100552927C (zh) * 2006-12-08 2009-10-21 日月光半导体制造股份有限公司 具有加固件的覆晶封装结构及其封装方法
CN101231959A (zh) * 2007-01-24 2008-07-30 矽品精密工业股份有限公司 感测式封装件及其制法
CN101663750B (zh) * 2007-03-23 2011-06-29 富士通株式会社 Rfid标签及其制造方法
KR101107943B1 (ko) * 2007-03-23 2012-01-25 후지쯔 가부시끼가이샤 전자 장치, 전자 장치가 실장된 전자 기기, 전자 장치가 장착된 물품, 및 전자 장치의 제조 방법
CN101295650A (zh) * 2007-04-25 2008-10-29 矽品精密工业股份有限公司 半导体装置及其制法
CN101290890B (zh) * 2008-06-20 2011-07-27 日月光半导体制造股份有限公司 具有内埋式导电线路的电路板及其制造方法
CN102299083B (zh) * 2010-06-23 2015-11-25 飞思卡尔半导体公司 薄半导体封装及其制造方法
US8698291B2 (en) * 2011-12-15 2014-04-15 Freescale Semiconductor, Inc. Packaged leadless semiconductor device
US8637974B2 (en) * 2012-06-14 2014-01-28 Stats Chippac Ltd. Integrated circuit packaging system with tiebar-less design and method of manufacture thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1222253A (zh) * 1996-06-14 1999-07-07 西门子公司 半导体芯片载体元件制作方法
CN101060088A (zh) * 2006-04-20 2007-10-24 台湾积体电路制造股份有限公司 半导体封装结构及其制造方法

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