CN101295650A - 半导体装置及其制法 - Google Patents

Abstract

本发明公开了一种半导体装置及其制法，提供一表面设有多个导电线路的承载板及多个于主动面焊垫上设有导电凸块的芯片，以将良好的芯片接置于该承载板上并覆盖该导电线路的一端，且使该导电线路显露于该些芯片间隙，并于该些芯片间隙中填充一介电层，且对应各芯片周围的介电层形成多个开口，以外露出该导电线路部分，接着于该介电层开口及该芯片主动面边缘形成金属层，以供各该芯片导电凸块通过该金属层电性连接至该导电线路，之后沿该些芯片间的介电层进行切割及移除该承载板，藉以分离各该芯片，并使该导电线路外露于该芯片非主动面，以通过低成本及简易程序制得本发明的半导体装置。

Description

半导体装置及其制法

技术领域

本发明涉及一种半导体装置及其制法，特别是涉及一种可供垂直堆叠的半导体装置及其制法。

背景技术

由于通讯、网络、及电脑等各式可携式(Portable)电子产品及其周边产品轻薄短小趋势的日益重要，且所述电子产品朝多功能及高性能的方向发展，以满足半导体封装件高积集度(Integration)及微型化(Miniaturization)的封装需求，且为求提升单一半导体封装件的性能(ability)与容量(capacity)以符合电子产品小型化、大容量与高速化的趋势，现有技术是以半导体封装件多芯片模块化(Multichip Module；MCM)的形式呈现，以在单一封装件的基板(如基板或导线架)上接置至少二个以上的芯片。

请参阅图1，即显示一现有技术以水平间隔方式排列的多芯片半导体封装件。如图所示，此半导体封装件包含有一基板100；一第一芯片110，具有相对的主动面110a和非主动面110b，且其非主动面110b黏接至该基板100上，并以第一导线120将该第一芯片110的主动面110a电性连接至该基板100；以及一第二芯片140，具有相对的主动面140a和非主动面140b，其非主动面140b黏接至该基板100并与该第一芯片间隔一定的距离，再以第二导线150将该第二芯片140的主动面140a电性连接至该基板100。

上述现有技术的多芯片半导体封装件的主要缺点在于为避免芯片间的导线误触，须以一定的间隔来黏接各该芯片，故若需黏接多个的芯片则需于基板上布设大面积的芯片接置区域(Die Attachment Area)以容设所需数量的芯片，此举将造成成本的增加及无法满足轻薄短小的需求。

请参阅图2，是显示现有技术如美国专利第6,538,331号所揭露以叠晶方式(Stacked)将第一芯片210及第二芯片240叠接于基板200上，同时各该叠接芯片相对下层芯片偏位(off-set)一段距离，以方便该第一及第二芯片210、240分别打设焊线220、250至该基板200。

此方法虽可较前述以水平间隔方式排列多芯片的技术节省基板空间，但是其仍须利用焊线技术电性连接芯片及基板，使芯片与基板间电性连接质量易受焊线的线长影响而导致电性不佳，同时由于该些芯片于堆叠时须偏移一段距离，且加上焊线设置空间的影响，依旧可能造成芯片堆叠面积过大而无法容纳更多芯片。

为此，美国专利US6,642,081、5,270,261及6,809,421揭露一种利用硅贯通电极(Through Silicon Via，TSV)技术以供多个半导体芯片得以垂直堆叠且相互电性连接。但是其制造过程过于复杂且成本过高，因此欠缺产业实用价值。

另外，美国专利第5,716,759、6,040,235、5,455,455、6,646,289、6,777,767等则揭露一种相对上、下表面设有导电线路的芯片，其是自包含有多个芯片的晶圆非主动面形成切割槽口，并利用测镀(sputtering)技术以线路重配置层(Redistribution Layer，RDL)方式形成芯片主动面焊垫至非主动面的电性导通，但是其由于是自该晶圆非主动面(背面)形成切割槽口关系，故不易对正至正确位置，造成后续线路位置偏差无法正确及有效电性连接芯片主动面及非主动面，甚至毁损到芯片；此外，因该制造过程中多次使用线路重配置层(Redistribution Layer，RDL)技术，导致制造过程成本增加及复杂度提高；再者，因该制造过程是直接在一晶圆上进行，因此并未考虑到芯片的不良品问题，如此将导致即便该晶圆中具有不良品芯片，仍须持续进行制造过程，造成材料浪费及成本增加问题。

是以，如何解决上述现有技术半导体装置问题，并开发一种不增加面积而可有效在封装件中整合更多芯片以提升电性功能，同时避免使用焊线技术所导致电性不佳，与因使用硅贯通电极(TSV)及多次使用溅镀技术所导致制造过程过于复杂且成本过高，以及直接于晶圆上进行制造所未考虑芯片良品等问题，实为目前亟欲解决的问题。

发明内容

鉴于以上所述背景技术的缺点，本发明的一目的是提供一种半导体装置及其制法，得以在不增加面积的情况下，在半导体封装件中整合更多的芯片。

本发明的另一目的是提供一种半导体装置及其制法，从而可以较简便的方式进行制造，避免多次使用溅镀作业所导致制造过程过于复杂且成本过高问题。

本发明的再一目的是提供一种半导体装置及其制法，从而可供多个半导体芯片垂直堆叠且电性连接，避免使用焊线技术所导致电性不佳问题，及使用硅贯通电极(TSV)导致制造过程过于复杂且成本过高问题。

本发明的又一目的是提供一种半导体装置及其制法，可确保所使用的芯片为良品芯片。

本发明的复一目的是提供一种低成本且制造过程简易的半导体装置及其制法。

本发明的次一目的是提供一种半导体装置及其制法，避免于晶圆背面形成切割槽口所易造成毁损芯片问题。

为达到上述及其它目的，本发明揭露一种半导体装置的制法，包括：提供一表面设有多个导电线路的承载板，及多个于主动面焊垫上设有导电凸块的芯片，以将该些芯片以相互间留有间隙方式接置于该承载板上并覆盖该导电线路的一端，且使该导电线路显露于该些芯片间隙；于该些芯片间的间隙填充一介电层，并对应各芯片周围的介电层形成多个开口，以外露出该导电线路部分；于该些芯片及介电层表面覆盖一阻层，并使该阻层形成有开口以外露出各该芯片导电凸块至介电层开口部分；于该介电层开口及该阻层开口中形成金属层，以供各该芯片导电凸块通过该金属层电性连接至该导电线路；移除该阻层，并沿该些芯片间的介电层进行切割与移除该承载板，以分离各该芯片，且使该导电线路外露于该芯片非主动面，藉以构成本发明的半导体装置。

该些接置于承载板上的芯片制造过程包括：提供一具多个芯片的晶圆，各该芯片及晶圆具有相对的主动面及非主动面，且该芯片主动面上设有多个焊垫；经测试(Chip Probing，CP)确认各该芯片的良窳后，于良好芯片(Good Die)的焊垫上接置导电凸块；薄化该晶圆非主动面；将该晶圆通过其非主动面接置于胶片上；进行切单，以将良好芯片接置于该承载板上。

该承载板为金属板，其上具有如金/镍/金的导电线路，从而得通过电镀方式于该介电层开口及该阻层开口中形成电性连接各该芯片导电凸块与导电线路的金属层，该金属层包括铜/镍/焊锡材料。后续即可将一半导体装置利用其芯片非主动面上外露的导电线路堆叠并电性连接至另一半导体装置中芯片主动面上的金属层，藉以构成多芯片的堆叠结构。

另外复可于形成金属层并移去阻层后，于该些芯片主动面及该金属层上覆盖一绝缘层，再将该承载板移除及分离各该芯片，以形成一薄型的芯片尺寸半导体装置(Chip Scale Package，CSP)。再者，可于该芯片非主动面上的导电线路植设导电元件，以供后续利用该导电元件电性连接至外部装置或直接进行半导体装置间的堆叠。

通过前述制法，本发明还提供一种半导体装置，包括：芯片，该芯片具有相对的主动面及非主动面，且该主动面上设有多个焊垫，于该焊垫上设有导电凸块；导电线路，形成于该芯片非主动面；介电层，形成该芯片侧边，且该介电层中形成有开口以显露出该导电线路部分；以及金属层，形成于该介电层开口及芯片主动面边缘，以电性连接该芯片导电凸块及导电线路。另外，该芯片非主动面与该导电线路间复形成有接着层，且该导电线路相对设于该接着层边缘。

该半导体装置复包括有覆盖于该芯片主动面及该金属层上的绝缘层；以及植设于该导电线路外表面的导电元件，以形成一薄型的芯片尺寸半导体装置(CSP)。

亦即，本发明的半导体装置及其制法，主要是提供一表面设有多个导电线路的承载板及多个于主动面焊垫上设有导电凸块的芯片，以将该些芯片接置于该承载板上并覆盖该导电线路的一端，且使该导电线路相对显露于该些芯片间，其中该些芯片已确认为良好芯片，避免现有技术直接于晶圆上进行制造而未考虑芯片不良品问题所造成材料浪费及成本增加问题，接着于该些芯片的间隙中填充一介电层，并对应各芯片周围的介电层形成多个开口，以外露出该导电线路部分，接着于该些芯片及介电层表面覆盖一阻层，并使该阻层形成有开口以外露出各该芯片导电凸块至介电层开口部分，再利用电镀方式于该介电层开口及该阻层开口中形成金属层，以供各该芯片导电凸块通过该金属层电性连接至该导电线路，避免现有技术大量使用溅镀制程所导致制造过程过于复杂且成本过高问题，之后移除该阻层，并沿该些芯片间的介电层进行切割及移除该承载板，藉以分离各该芯片，而使该导电线路外露于该芯片非主动面，以通过低成本及简易程序制得本发明的半导体装置。

后续，即可将其中一该半导体装置以外露于芯片非主动面上的导电线路接置并电性连接至芯片承载件上，并将另一半导体装置利用外露于芯片非主动面上的导电线路接置并电性连接至先前的该半导体装置中芯片主动面上的金属层，藉以构成多芯片的堆叠结构，从而可在不增加堆叠面积情况下进行垂直堆叠，以有效整合更多芯片、提升电性功能，同时避免使用焊线技术所导致电性不佳及使用硅贯通电极(TSV)所造成制造过程复杂及成本高等问题。

附图说明

图1为现有技术以水平间隔方式排列的多芯片半导体封装件剖面示意图；

图2为美国专利第6,538,331号所揭示的以叠晶(Stacked)方式进行多芯片堆叠的半导体封装件剖面示意图；

图3A至图3G为本发明的半导体装置及其制法第一实施例的剖面示意图；

图3D’为对应图3D局部放大图；

图4为本发明第一实施例的半导体装置堆叠示意图；

图5A及图5B为本发明的半导体装置及其制法第二实施例的剖面示意图；以及

图6为本发明第二实施例的半导体装置堆叠示意图。

元件符号说明

100基板

110第一芯片

110a主动面

110b非主动面

120焊线

140第二芯片

140a主动面

140b非主动面

150焊线

200基板

210第一芯片

220焊线

240第二芯片

250焊线

30芯片

31承载板

310导电线路

30a主动面

30b非主动面

301焊垫

302导电凸块

303间隙

32胶片

33夹取装置

34接着层

35介电层

350介电层开口

36阻层

360阻层开口

37金属层

371铜

372镍

373焊锡

38绝缘层

380绝缘层开口

39导电元件

具体实施方式

以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。

第一实施例

请参阅图3A至图3G，为本发明的半导体装置及其制法第一实施例的示意图。

如图3A所示，提供一表面设有多个导电线路310的承载板31。该承载板31例如为铜材料的金属板，以通过电镀方式于其表面形成多个导电线路310，该导电线路310例如为金/镍/金(Au/Ni/Au)，其厚度约0.5-3μm。

如图3B所示，另提供一具多个芯片30的晶圆，该芯片30具有相对的主动面30a及非主动面30b，且该芯片主动面30a上设有多个焊垫301，并经测试(Chip Probing，CP)确认各该芯片的良窳后，以于该些良好芯片(Good Die)的焊垫301上接置如金凸块(Au Stud)的导电凸块302，并薄化该晶圆非主动面，以将该晶圆通过其非主动面接置于胶片32上，再进行切单，从而利用夹取装置33而将良好的芯片30(Good Die)取出。

如图3C所示，将良好的芯片30以其非主动面并间隔一接着层34而与该承载板31相接合，其中该些芯片30相互间留有间隙303，以覆盖该导电线路310的一端，且使该导电线路310相对显露于该些芯片间隙303。该接着层34的材料例如为B阶段(B-stage)的环氧树脂(epoxy)。

如图3D及图3D’所示，其中该图3D’为对应图3D的局部放大图，于该些芯片30的间隙303中填充一如环氧树脂(Epoxy)或聚亚酰胺(Polyimide)的介电层35，并对应各芯片30周围的介电层35利用雷射或蚀刻等方式形成多个开口350，以外露出该导电线路310部分。该介电层开口350与芯片30侧边保持一间隔，以使介电层35覆盖于该芯片30侧边，其中该覆盖于芯片侧边的介电层35主要使供后续形成的金属层绝缘之用。

如图3E所示，于该些芯片30及介电层35表面覆盖一如干膜(Dry-film)的阻层36，并使该阻层36形成有开口360以外露出各该芯片导电凸块302至介电层开口350部分。

如图3F所示，利用该金属材料的承载板31及其上的导电线路310，以通过电镀方式而于该介电层开口350及该阻层开口360中沉积金属层37，以供各该芯片导电凸块302通过该金属层37电性连接至该导电线路310。该金属层37包含铜(Cu)371/镍(Ni)372/焊锡(Solder)373，其为先沉积铜371于该介电层开口350中，并覆盖该芯片30主动面边缘至该芯片导电凸块302后，再持续于该铜371上沉积镍372及焊锡373。

如图3G所示，移除该阻层36，并沿该些芯片30间的介电层35进行切割及利用如蚀刻方式移除该金属材料的承载板31，藉以分离各该芯片30，并使该导电线路310外露于该芯片30非主动面，以构成本发明的半导体装置。

通过前述制法，本发明还提供一种半导体装置，包括有：芯片30，该芯片具有相对的主动面及非主动面，且该主动面上设有多个焊垫301，于该焊垫301上设有导电凸块302；导电线路310，形成于该芯片30非主动面上；介电层35，形成该芯片30侧边，且该介电层35中形成有开口350以显露出该导电线路310部分；以及金属层37，形成于该介电层开口350及芯片30主动面边缘，以电性连接该芯片导电凸块302及导电线路310。该芯片30非主动面与该导电线路310间复形成有接着层34，且该导电线路310相对设于该接着层34边缘。

请参阅图4，后续即可将前述至少二半导体装置进行垂直堆叠，以利用热压合(thermal compression)方式，而令一半导体装置中芯片30主动面的金属层37中的焊锡材料热熔于另一半导体装置中芯片30非主动面上导电线路310，藉以构成多芯片的堆叠结构。另外，亦可于该堆叠结构中两半导体装置间隙填充覆晶底部填胶(underfill)材料(未图示)以强化该彼此的接合性。

第二实施例

请参阅图5A及图5B，为本发明的半导体装置及其制法第二实施例的示意图。同时为简化本图示，本实施例中对应前述相同或相似的元件采用相同标号表示。

如图5A所示，本实施例的半导体装置及其制法与前述实施例大致相同，主要差异在于形成金属层37，并移去阻层后，于该些芯片30主动面及该金属层37上覆盖一绝缘层38，该绝缘层38的材料是如环氧树脂等。接着再通过蚀刻方式将承载板移除，及沿该些芯片间隙的介电层35进行切割以分离各该芯片，以形成薄型的芯片尺寸半导体装置(CSP)。

如图5B所示，另可于该芯片30非主动面上的导电线路310植设如焊球的导电元件39，以供后续利用该导电元件39电性连接至外部装置。

复请参阅图6，亦或可将前述的一半导体装置上的绝缘层38形成有外露该金属层37的开口380，且利用另一半导体装置中植设于导电线路310上的导电元件39电性连接至外露于绝缘层开口380的金属层37上，以形成半导体装置的堆叠结构(package on package)。

因此，本发明的半导体装置及其制法，主要是提供一表面设有多个导电线路的承载板及多个于主动面焊垫上设有导电凸块的芯片，以将该些芯片接置于该承载板上并覆盖该导电线路的一端，且使该导电线路相对显露于该些芯片间，其中该些芯片已确认为良好芯片，避免现有技术直接于晶圆上进行制造而未考虑芯片不良品问题所造成材料浪费及成本增加问题，接着于该些芯片的间隙中填充一介电层，并对应各芯片周围的介电层形成多个开口，以外露出该导电线路部分，接着于该些芯片及介电层表面覆盖一阻层，并使该阻层形成有开口以外露出各该芯片导电凸块至介电层开口部分，再利用电镀方式于该介电层开口及该阻层开口中形成金属层，以供各该芯片导电凸块通过该金属层电性连接至该导电线路，避免现有技术大量使用溅镀制程所导致制造过程过于复杂且成本过高问题，之后移除该阻层，并沿该些芯片间的介电层进行切割及移除该承载板，藉以分离各该芯片，而使该导电线路外露于该芯片非主动面，以通过低成本及简易程序制得本发明的半导体装置。后续，即可将其中一该半导体装置以外露于芯片非主动面上的导电线路接置并电性连接至芯片承载件上，并将另一半导体装置利用外露于芯片非主动面上的导电线路接置并电性连接至先前的该半导体装置中芯片主动面上的金属层，藉以构成多芯片的堆叠结构，从而可在不增加堆叠面积情况下进行垂直堆叠，以有效整合更多芯片、提升电性功能，同时避免使用焊线技术所导致电性不佳及使用硅贯通电极(TSV)所造成制造过程复杂及成本高等问题。

以上所述的具体实施例，仅用以例释本发明的特点及功效，而非用以限定本发明的可实施范畴，在未脱离本发明上述的精神与技术范畴下，任何运用本发明所揭示内容而完成的等效改变及修饰，均仍应为权利要求书的范围所涵盖。

Claims (20)

1.一种半导体装置的制法，包括：

提供一表面设有多个导电线路的承载板，及多个于主动面焊垫上设有导电凸块的芯片，以将该些芯片以相互间留有间隙方式接置于该承载板上并覆盖该导电线路的一端，且使该导电线路显露于该些芯片间隙；

于该些芯片间的间隙填充一介电层，并对应各芯片周围的介电层形成多个开口，以外露出该导电线路部分；

于该些芯片及介电层表面覆盖一阻层，并使该阻层形成有开口以外露出各该芯片导电凸块至介电层开口部分；

于该介电层开口及该阻层开口中形成金属层，以供各该芯片导电凸块通过该金属层电性连接至该导电线路；以及

移除该阻层，并沿该些芯片间的介电层进行切割与移除该承载板，以分离各该芯片，且使该导电线路外露于该芯片非主动面，藉以构成本发明的半导体装置。

2.根据权利要求1所述的半导体装置的制法，其中，该承载板为金属板，以通过电镀方式于其表面形成多个导电线路，该导电线路为金/镍/金。

3.根据权利要求1所述的半导体装置的制法，其中，该些主动面焊垫上设有导电凸块的芯片制法包括：

提供一具多个芯片的晶圆，该芯片具有相对的主动面及非主动面，且该芯片主动面上设有多个焊垫，经测试确认各该芯片的良窳后，以于该些良好芯片的焊垫上接置导电凸块；

薄化该晶圆非主动面，以将该晶圆通过其非主动面接置于胶片上；以及

进行切单，以将良好的芯片取出，并间隔一接着层而与该承载板相接合。

4.根据权利要求1所述的半导体装置的制法，其中，该介电层为环氧树脂及聚亚酰胺的其中一者，该阻层为干膜。

5.根据权利要求1所述的半导体装置的制法，其中，该芯片周围的介电层是利用雷射及蚀刻的其中一方式形成多个开口，以外露出该导电线路部分，且该介电层开口与芯片侧边保持一间隔，以使介电层覆盖于该芯片侧边。

6.根据权利要求1所述的半导体装置的制法，其中，该金属层包含铜/镍/焊锡，是利用金属材料的承载板，以通过电镀方式而先沉积铜于该介电层开口中，并覆盖该芯片主动面边缘至该芯片导电凸块后，再持续于该铜上沉积镍及焊锡。

7.根据权利要求1所述的半导体装置的制法，其中，通过热压合方式，以使一半导体装置中芯片主动面的金属层电性连接于另一半导体装置中芯片非主动面上导电线路，藉以构成多芯片的堆叠结构。

8.根据权利要求7所述的半导体装置的制法，其中，该堆叠结构中两半导体装置间隙复填充有覆晶底部填胶材料。

9.根据权利要求1所述的半导体装置的制法，其中，于形成金属层并移去阻层后，复于该些芯片主动面及该金属层上覆盖一绝缘层，再移除该承载板及沿该些芯片间隙的介电层进行切割，以分离各该芯片。

10.根据权利要求9所述的半导体装置的制法，其中，该芯片非主动面上的导电线路外表面植设有导电元件。

11.根据权利要求10所述的半导体装置的制法，其中，该绝缘层形成有外露该金属层的开口，以供另一半导体装置中植设于导电线路上的导电元件电性连接至外露于该绝缘层开口的金属层上。

12.一种半导体装置，包括：

芯片，具有相对的主动面及非主动面，且该主动面上设有多个焊垫，于该焊垫上设有导电凸块；

导电线路，形成于该芯片非主动面上；

介电层，形成该芯片侧边，且该介电层中形成有开口以显露出该导电线路部分；以及

金属层，形成于该介电层开口及芯片主动面边缘，以电性连接该芯片导电凸块及导电线路。

13.根据权利要求12所述的半导体装置，其中，该芯片非主动面与该导电线路间复形成有接着层，且该导电线路相对设于该接着层边缘。

14.根据权利要求12所述的半导体装置，其中，该导电线路为金/镍/金，该介电层为环氧树脂及聚亚酰胺的其中一者，该金属层包含铜/镍/焊锡。

15.根据权利要求12所述的半导体装置，其中，该介电层开口与芯片侧边保持一间隔，以使介电层覆盖于该芯片侧边。

16.根据权利要求12所述的半导体装置，其中，该半导体装置中芯片主动面的金属层通过热压合方式而电性连接于另一半导体装置中芯片非主动面上导电线路，藉以构成多芯片的堆叠结构。

17.根据权利要求16所述的半导体装置，其中，该堆叠结构中两半导体装置间隙复填充有覆晶底部填胶材料。

18.根据权利要求12所述的半导体装置，复包括有绝缘层，形成于该芯片主动面及该金属层上。

19.根据权利要求18所述的半导体装置，复包括有导电元件，植设于该芯片非主动面上的导电线路外表面。

20.根据权利要求19所述的半导体装置，其中，该绝缘层形成有外露该金属层的开口，以供另一半导体装置中植设于导电线路上的导电元件电性连接至外露于该绝缘层开口的金属层上。

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