CN101290896A - 可供堆叠的半导体装置及其制法 - Google Patents

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Abstract

一种可供堆叠的半导体装置及其制法，提供一具有多个芯片的晶圆，该芯片及晶圆具有相对的主动面及非主动面，且于每一芯片主动面上设有多个焊垫，以于相邻两芯片的焊垫间形成沟槽，并于该焊垫至该沟槽的区域及该沟槽内覆盖一绝缘层，接着于该绝缘层上形成电性连接至芯片焊垫的金属层，及于该金属层上形成一连接层，该连接层的宽度小于该金属层的宽度，再沿该沟槽进行切割，以阻断相邻芯片间电性导接关系，复薄化该晶圆非主动面至该沟槽处，以使该金属层外露于该晶圆非主动面；以及分离所述芯片，形成多个可供堆叠的半导体装置；后续即可利用形成于该些半导体装置主动面及非主动面上的连接层及金属层进行相互堆叠及电性连接，以构成多芯片的堆叠结构。

Description

可供堆叠的半导体装置及其制法
技术领域
本发明涉及一种半导体装置及其制法，特别是涉及一种可供垂直堆叠的半导体装置及其制法。
背景技术
由于通讯、网络、及电脑等各式可携式(Portable)电子产品及其周边产品轻薄短小的趋势的日益重要，且所述电子产品朝多功能及高性能的方向发展，以满足半导体封装件高积集度(Integration)及微型化(Miniaturization)的封装需求，且为求提升单一半导体封装件的性能(ability)与容量(capacity)以符合电子产品小型化、大容量与高速化的趋势，现有技术是以半导体封装件多芯片模块化(MultichipModule；MCM)的形式呈现，以在单一封装件的基板(如基板或导线架)上接置至少二个以上的芯片。
请参阅图1，即显示一现有技术以水平间隔方式排列的多芯片半导体封装件。如图所示，此半导体封装件包含有一基板100；一第一芯片110，具有相对的主动面110a和非主动面110b，且其非主动面110b黏接至该基板100上，并以第一导线120将该第一芯片110的主动面110a电性连接至该基板100；以及一第二芯片140，具有相对的主动面140a和非主动面140b，其非主动面140b黏接至该基板100并与该第一芯片间隔一定的距离，再以第二导线150将该第二芯片140的主动面140a电性连接至该基板100。
上述现有技术多芯片半导体封装件的主要缺点在于为避免芯片间的导线误触，须以一定的间隔来黏接各该芯片，故若需黏接多个的芯片则需于基板上布设大面积的芯片接置区域(Die Attachment Area)以容设所需数量的芯片，此举将造成成本的增加及无法满足轻薄短小的需求。
请参阅图2，是显示现有技术如美国专利第6,538,331号所揭露以叠晶方式(Stacked)将第一芯片210及第二芯片240叠接于基板200上，同时各该叠接芯片相对下层芯片偏位(off-set)一段距离，以方便该第一及第二芯片210，240分别打设焊线220，250至该基板200。
此方法虽可较前述以水平间隔方式排列多芯片的技术节省基板空间，但是其仍须利用焊线技术电性连接芯片及基板，使芯片与基板间电性连接质量易受焊线的线长影响而导致电性不佳，同时由于该些芯片于堆叠时须偏移一段距离，且加上焊线设置空间的影响，依旧可能造成芯片堆叠面积过大而无法容纳更多芯片。
为此，美国专利US6,642,081、5,270,261及6,809,421揭露一种利用硅贯通电极(Through Silicon Via，TSV)技术以供多个半导体芯片得以垂直堆叠且相互电性连接。但是其制造过程过于复杂且成本过高，因此欠缺产业实用价值。
是以，如何解决上述现有技术多芯片堆叠问题，并开发一种不致增加面积而可有效在封装件中整合更多芯片以提升电性功能，同时避免使用焊线技术所导致电性不佳及因使用硅贯通电极(TSV)所导致制造过程过于复杂且成本过高的多芯片堆叠结构及制法，实为目前亟欲解决的问题。
发明内容
鉴于以上所述背景技术的缺点，本发明的主要目的是提供一种可供堆叠的半导体装置及其制法，得以在不增加面积的情况下，于半导体封装件中整合更多的芯片。
本发明的另一目的是提供一种可供堆叠的半导体装置及其制法，从而可以较简便的方式制造，避免使用硅贯通电极(TSV)所导致制造过程过于复杂且成本过高问题。
本发明的再一目的是提供一种可供堆叠的半导体装置及其制法，可供多个半导体芯片直接电性连接，避免使用焊线技术所导致电性不佳问题。
本发明的又一目的是提供一种可供堆叠的半导体装置及其制法，可供多个半导体芯片直接垂直堆叠。
为达到上述目的以及其它目的，本发明揭露一种可供堆叠的半导体装置的制法，包括：提供一具有多个芯片的晶圆，该芯片及晶圆具有相对的主动面及非主动面，且于每一芯片主动面上设有多个焊垫；于相邻两芯片的焊垫间形成沟槽；于该焊垫至该沟槽的区域及该沟槽内覆盖一绝缘层；于该绝缘层上形成电性连接至芯片焊垫的金属层；于该金属层上形成一连接层，该连接层的宽度小于该金属层的宽度；对应该沟槽位置进行切割，该切割深度大于沟槽的深度，以切断相邻芯片间的电性导通；薄化该晶圆非主动面至该沟槽处，以使该金属层外露于该晶圆非主动面；以及分离所述芯片，以形成多个可供堆叠的半导体装置。该金属层例如为铜/镍层，连接层例如为焊锡材料。
后续即可将一半导体装置利用其非主动面上外露的金属层堆叠并电性连接至另一半导体装置主动面上的连接层，藉以构成多芯片的堆叠结构。
通过前述制法，本发明复揭露一种可供堆叠的半导体装置，包括芯片，该芯片具有相对的主动面及非主动面，且该主动面上设有多个焊垫；绝缘层，设置于该芯片主动面焊垫至边缘的区域及侧边；金属层，设置于该绝缘层上，且外露于该芯片非主动面及电性连接至该芯片主动面的焊垫；以及连接层，设于该芯片主动面边缘的金属层上。
亦即，本发明的可供堆叠的半导体装置及其制法，主要是提供一具有多个芯片的晶圆，该芯片及晶圆具有相对的主动面及非主动面，且于每一芯片主动面上设有多个焊垫并于相邻两芯片的焊垫间形成沟槽，以于该焊垫至该沟槽的区域及该沟槽内覆盖一绝缘层，及于该绝缘层上形成一金属层，并令该金属层电性连接至芯片焊垫，接着于该金属层上形成一如焊锡的连接层，该连接层的宽度小于该金属层的宽度，然后对应该沟槽位置进行切割，该切割深度大于沟槽的深度，以切断相邻芯片间的电性导通，并薄化该晶圆非主动面至该沟槽处，使该金属层外露于该晶圆非主动面，最后分离所述芯片，以形成多个可供堆叠的半导体装置。如此，即可将一该半导体装置以外露于芯片非主动面上的金属层接置并电性连接至芯片承载件上，并将另一半导体装置利用外露于芯片非主动面上的金属层接置并电性连接至先前的该半导体装置中芯片主动面上的连接层，藉以构成多芯片的堆叠结构，由此，将可在不致增加堆叠面积情况下进行垂直堆叠，以有效整合更多芯片、提升电性功能，同时避免使用焊线技术所导致电性不佳及因使用硅贯通电极(TSV)所导致制造过程过于复杂且成本过高等问题。
附图说明
图1为现有技术以水平间隔方式排列的多芯片半导体封装件剖面示意图；
图2为美国专利第6,538,331号所揭示的以叠晶(Stacked)方式进行多芯片堆叠的半导体封装件剖面示意图；
图3A至图3I为本发明的可供堆叠的半导体装置及其制法第一实施例的剖面示意图；
图4为将本发明第一实施例的半导体装置进行堆叠的剖面示意图；以及
图5A至图5C为本发明的可供堆叠的半导体装置的制法第二实施例的剖面示意图。
元件符号说明
100  基板
110  第一芯片
110a 主动面
110b 非主动面
120  焊线
140  第二芯片
140a 主动面
140b 非主动面
150  焊线
200  基板
210  第一芯片
220  焊线
240  第二芯片
250  焊线
30   芯片
300  晶圆
301        主动面
302        非主动面
303        焊垫
304        沟槽
31         导电层
32，32a    阻层
320，320a  阻层开口
33         连接层
33a        焊球
34         金属层
341        厚铜
342        镍
36         承载件
37         紫外线胶片
39         绝缘层
具体实施方式
以下是通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。
第一实施例
请参阅图3A至图3I，为本发明的可供堆叠的半导体装置及其制法第一实施例的示意图。
如图3A所示，提供一具有多个芯片30的晶圆300，该芯片30及晶圆300具有相对的主动面301及非主动面302，且于各该芯片主动面301上设有多个焊垫303，以于相邻芯片焊垫303间形成沟槽304，该沟槽304宽度约80~120μm。
如图3B所示，于该晶圆主动面301上铺设一绝缘层39，并图案化该绝缘层39，以使该绝缘层39覆盖于相邻两芯片的焊垫303至该沟槽304的区域及该沟槽304内，该绝缘层39例如为苯环丁烯(Benzo-Cyclo-Butene；BCB)或聚亚酰胺(Polyimide)，且其厚度约为1~3μm。
如图3C所示，于该晶圆300的主动面301及绝缘层39上利用如溅镀等方式形成一材料为钛/铜(Ti/Cu)、钛化钨/铜(TiW/Cu)、或铝(Al)/镍钒(NiV)/铜(Cu)的导电层31，再覆盖一第一阻层32，并使该第一阻层32形成有第一开口320以外露出相邻两芯片间的焊垫303及绝缘层39上的导电层31。
如图3D所示，接着进行电镀制程，以于该第一阻层的第一开口320中依序形成如厚铜341、镍层342的金属层34，并令金属层34电性连接至芯片焊垫303。该厚铜341的厚度约10~40μm，该镍层342的厚度约2~5μm。
如图3E所示，于该第一阻层32上再铺设第二阻层32a，并使该第二阻层32a形成有第二开口320a，该第二开口320a对应于沟槽304位置并小于该第一阻层的第一开口320尺寸，以外露出部分金属层34。
接着于该第二开口320a中的金属层34上电镀形成一金属材料的连接层33，该连接层33的厚度约为10~30μm，且可为含铅焊锡材料，或无铅焊锡材料(lead-free solder)，如锡-银合金(Sn-Ag)或锡-铜合金(Sn-Cu)等。
如图3F所示，之后即可移除该第一、第二阻层32、32a及其所覆盖的导电层31。
如图3G所示，对应该相邻芯片30间的沟槽304位置进行切割，该切割深度大于沟槽304的深度，以切断相邻芯片30间的电性导通，亦即使相邻芯片30间的连接层33、金属层34及导电层31互不连通。
如图3H所示，将晶圆300以其主动面301黏贴于一如紫外线胶片(UV Tape)的承载件36上，从而薄化该晶圆300非主动面302至该沟槽304处，以使金属层34相对外露于该晶圆非主动面302。
如图3I所示，后续即可将该些芯片30以其非主动面而转贴于另一紫外线胶片37，并移除该承载件36，以供进行置晶或叠晶作业。
通过前述制法，本发明复揭露一种可供堆叠的半导体装置，包括有：芯片30，该芯片30具有相对的主动面301及非主动面302，且主动面301上设有多个焊垫303；绝缘层39，设置于芯片30主动面的焊垫303至边缘的区域及侧边；金属层34，具有一铜层341及一镍层342，设置于该绝缘层39上，且外露于该芯片非主动面302及电性连接至该芯片主动面301的焊垫303；以及如焊锡的连接层33，设置于该芯片主动面301边缘的金属层34上。
请参阅图4，后续即可将前述至少二半导体装置进行垂直堆叠，以利用热压合(thermal compression)方式，而令一半导体装置中芯片30主动面301的金属层34上的焊锡连接层33与另一半导体装置中芯片非主动面302上金属层34(铜/镍)形成焊锡接(solder joint)，藉以构成多芯片的堆叠结构。另外，亦可将前述一半导体装置利用外露于芯片30主动面301上的连接层，通过回焊作业而堆叠并电性连接至另一半导体装置芯片30非主动面301的金属层34，藉以构成多芯片的堆叠结构。另外，复可于该堆叠的芯片间填充如覆晶底部填胶(underfill)材料(未图示)或以非流动的覆晶底部填胶(no-flow underfill)材料预置于芯片间，以充填其间的间隙。
第二实施例
请参阅图5A图至图5C，为本发明的可供堆叠的半导体装置的制法第二实施例的示意图。本实施例的半导体装置的制法与前述实施例大致相同，其主要差异是在形成于半导体装置的连接层方式不同。
如图5A所示，首先同第一实施例的制法，进行芯片主动面及侧边上的金属层34电镀制程，并于第一阻层32及金属层34上形成第二阻层32a，且令该第二阻层32a形成有外露出该部分金属层34的第二开口320a，该第二开口320a对应于沟槽304位置且小于第一开口320尺寸，接着再于该第二开口320a中的金属层34上植设焊球33a。
如图5B所示，进行回焊作业，以将该焊球33a焊结于该金属层34上，而形成连接层33。
如图5C所示，接着移除该第一，第二阻层32、32a及导电层，而外露出该金属层34及连接层33。其后续的步骤即如第一实施例所述，于此不再赘述。
因此，本发明的可供堆叠的半导体装置及其制法，主要是提供一具有多个芯片的晶圆，该芯片及晶圆具有相对的主动面及非主动面，且于每一芯片主动面上设有多个焊垫并于相邻两芯片的焊垫间形成沟槽，以于该焊垫至该沟槽的区域及该沟槽内覆盖一绝缘层，及于该绝缘层上形成一金属层，并令该金属层电性连接至芯片焊垫，接着于该金属层上形成一如焊锡的连接层，该连接层的宽度小于该金属层的宽度，然后再薄化该晶圆非主动面至该沟槽处，使该金属层外露于该晶圆非主动面，最后分离所述芯片，以形成多个可供堆叠的半导体装置。如此，后续即可将一该半导体装置以外露于非主动面上的金属层接置并电性连接至芯片承载件上，并将另一半导体装置利用外露于非主动面上的金属层接置并电性连接至先前的该半导体装置主动面上的连接层，藉以构成多芯片的堆叠结构，由此，将可在不致增加堆叠面积情况下进行垂直堆叠，以有效整合更多芯片、提升电性功能，同时避免使用焊线技术所导致电性不佳及因使用硅贯通电极(TSV)所导致制造过程过于复杂且成本过高等问题。
以上所述的具体实施例，仅用以例释本发明的特点及功效，而非用以限定本发明的可实施范畴，在未脱离本发明上述的精神与技术范畴下，任何运用本发明所揭示内容而完成的等效改变及修饰，均仍应为本发明权利要求书的范围所涵盖。

Claims (21)

1.一种可供堆叠的半导体装置的制法，包括：
提供一具有多个芯片的晶圆，该芯片及晶圆具有相对的主动面及非主动面，且于每一芯片主动面上设有多个焊垫；
于相邻两芯片的焊垫间形成沟槽；
于相邻两芯片的焊垫至该沟槽的区域及该沟槽内覆盖一绝缘层；
于该绝缘层上形成一金属层，并令该金属层电性连接至芯片焊垫；
于该金属层上形成一连接层；
于相邻芯片间对应该沟槽位置进行切割，该切割深度大于沟槽的深度，以切断相邻芯片间的电性导通；
薄化该晶圆非主动面至该沟槽处，以使该金属层外露于该晶圆非主动面；以及
分离所述芯片，形成多个可供堆叠的半导体装置。
2.根据权利要求1所述的可供堆叠的半导体装置的制法，其中，该绝缘层是先铺设于该晶圆主动面上，再图案化制程，以使该绝缘层覆盖于该相邻芯片主动面上两焊垫之间及沟槽处，该绝缘层为苯环丁烯及聚亚酰胺的其中一者。
3.根据权利要求1所述的可供堆叠的半导体装置的制法，其中，该金属层的制法包括：
于该晶圆主动面及绝缘层上形成一导电层；
于该导电层上覆盖一第一阻层，并使该第一阻层形成有第一开口以外露出相邻两芯片间的焊垫及绝缘层上的导电层；以及
进行电镀制程，以于该第一阻层的第一开口中形成该金属层，并令该金属层电性连接至芯片焊垫。
4.根据权利要求3所述的可供堆叠的半导体装置的制法，其中，该导电层为钛/铜、钛化钨/铜、及铝/镍钒/铜的其中一者。
5.根据权利要求3所述的可供堆叠的半导体装置的制法，其中，该金属层包括厚铜层及镍层。
6.根据权利要求3所述的可供堆叠的半导体装置的制法，复包括于该金属层上形成连接层，该连接层的制法包括：
于该第一阻层上铺设第二阻层，并使该第二阻层形成有第二开口，该第二开口是对应于沟槽位置并小于第一开口尺寸，以外露出部分金属层；
于该第二开口中的金属层上电镀形成一金属材料的连接层；以及
移除该第一、第二阻层及其所覆盖的导电层。
7.根据权利要求6所述的可供堆叠的半导体装置的制法，其中，该连接层为含铅焊锡材料及无铅焊锡材料的其中一者。
8.根据权利要求3所述的可供堆叠的半导体装置的制法，复包括于该金属层上形成连接层，该连接层的制法包括：
于该第一阻层上铺设第二阻层，并使该第二阻层形成有第二开口，该第二开口是对应于沟槽位置并小于第一开口尺寸，以外露出部分金属层；
于该第二开口中的金属层上植设焊球；
进行回焊作业，以将该焊球焊结于该金属层上，而形成连接层；以及
移除该第一、第二阻层及其所覆盖的导电层。
9.根据权利要求1所述的可供堆叠的半导体装置的制法，其中，该晶圆非主动面于薄化前，是将其主动面黏着于一承载件上，以供薄化该晶圆非主动面至该沟槽处。
10.根据权利要求1所述的可供堆叠的半导体装置的制法，复包括将其中一半导体装置利用外露于芯片非主动面的金属层堆叠并电性连接至另一半导体装置的芯片主动面上的连接层，藉以构成多芯片的堆叠结构。
11.根据权利要求10所述的可供堆叠的半导体装置的制法，其中，该连接层为焊锡材料，以通过热压合及回焊的其中一方式而于半导体装置间形成焊锡接，从而供半导体装置相互电性连接。
12.根据权利要求10所述的可供堆叠的半导体装置的制法，其中，该堆叠结构的芯片间隙之间填充有填充材料。
13.一种可供堆叠的半导体装置，包括：
芯片，该芯片具有相对的主动面及非主动面，且该主动面上设有多个焊垫；
绝缘层，置于该芯片主动面焊垫至边缘的区域及侧边；
金属层，设置于该绝缘层上，且外露于该芯片非主动面及电性连接至该芯片主动面的焊垫；以及
连接层，置于该芯片主动面边缘的金属层上。
14.根据权利要求13所述的可供堆叠的半导体装置，复包括有一导电层，形成于该金属层与芯片间。
15.根据权利要求14所述的可供堆叠的半导体装置，其中，该导电层为钛/铜、钛化钨/铜、及铝/镍钒/铜的其中一者。
16.根据权利要求13所述的可供堆叠的半导体装置，其中，该金属层包括厚铜层及镍层。
17.根据权利要求13所述的可供堆叠的半导体装置，其中，该连接层为含铅焊锡材料及无铅焊锡材料的其中一者。
18.根据权利要求13所述的可供堆叠的半导体装置，复包括有另一半导体装置，是利用外露于其芯片非主动面的金属层堆叠并电性连接至另一半导体装置的芯片主动面上的连接层，藉以构成多芯片的堆叠结构。
19.根据权利要求18所述的可供堆叠的半导体装置，其中，该连接层为焊锡材料，以通过回焊方式而于半导体装置间形成焊锡接，而使半导体装置相互电性连接。
20.根据权利要求18所述的可供堆叠的半导体装置，其中，该连接层为焊锡材料，以通过热压合及回焊的其中一方式而于半导体装置间形成焊锡接，从而供半导体装置相互电性连接。
21.根据权利要求18所述的可供堆叠的半导体装置，其中，该堆叠结构的芯片间隙之间填充有填充材料。
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