CN103915397B - 多裸晶、高电流晶圆级封装 - Google Patents

多裸晶、高电流晶圆级封装 Download PDF

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Abstract

描述了用于高电流应用的晶圆级封装半导体装置，其具有用于提供电互连的支柱。在实施方式中，晶圆级封装装置包括集成电路芯片，所述集成电路芯片具有至少一个附在所述集成电路芯片上形成的支柱。支柱构造成提供与集成电路芯片的电互连。晶圆级封装装置还包括被构造以支承所述支柱的封装结构。晶圆级封装装置还包括构造在集成电路芯片（例如大的裸晶）上的集成电路芯片装置（例如小的裸晶）。在晶圆级封装装置中，集成电路芯片装置的高度小于支柱的高度和/或小于支柱和一个或多个焊接触点的组合高度。

Description

多裸晶、高电流晶圆级封装
背景技术
扁平无引脚封装技术、例如四侧扁平无引脚（QFN）封装技术将集成电路芯片物理连接和电连接到印刷电路板上。扁平无引脚封装技术通常使用引脚框架，引脚框架包括安装在其上的集成电路芯片（裸晶）。裸晶可以通过打线结合技术或倒装芯片技术与引脚框架电互连。然后，封装结构形成在引脚框架之上以封装集成电路芯片。
发明内容
描述了用于高电流应用的晶圆级封装半导体装置的制造技术。在一个或多个实施方式中，晶圆级封装装置包括集成电路芯片（例如，裸晶），所述集成电路芯片具有至少一个附在集成电路芯片上形成的支柱（例如，铜支柱）。该支柱构造成给集成电路芯片提供电互连。构造成支承支柱的封装结构附在集成电路芯片表面上形成。在一个或多个实施方式中，集成电路芯片装置（例如倒装芯片裸晶）可以安装到集成电路芯片上，从而该集成电路芯片装置与该集成电路芯片电通信。该集成电路芯片装置至少部分地被封装结构封装。进一步地，在铜支柱的顶面（例如暴露端部）上形成一个或多个焊接触点，用于晶圆级封装装置和印刷电路板的对应焊盘之间的连接，从而促使该装置和该印刷电路板连接。在该晶圆级封装装置中，集成电路芯片装置的高度小于支柱的高度和/或小于支柱与该一个或多个焊接触点的组合高度。
提供该概述是为了以简化的形式介绍构思的选择，所述构思下面将会进一步详细进行说明。该概述既不是为了指出请求保护主题的关键技术特征或必要技术特征，也不是为了帮助确定请求保护主题的范围。
根据本发明的一个方面，提供了一种方法，其包括：在半导体晶圆上形成支柱，所述支柱从所述半导体晶圆延伸至所述半导体晶圆上方的第一高度处；将集成电路芯片装置连接至所述半导体晶圆，所述集成电路芯片装置从所述半导体晶圆延伸至所述半导体晶圆上方的第二高度处；附在所述半导体晶圆上形成封装结构，所述封装结构至少大体上封装所述支柱；以及将至少一个焊接触点施加至所述支柱，所述至少一个焊接触点位于所述半导体晶圆上方的第三高度处，其中所述第二高度小于所述第一高度和所述第三高度中的至少一个。
优选地，在所述半导体晶圆上形成所述支柱的步骤包括：将覆盖籽晶层沉积在所述半导体晶圆上；以及将第一光阻层施加附在所述半导体晶圆上。
优选地，形成所述支柱还包括：对所述第一光阻层图样化并蚀刻以形成蚀刻区域。
优选地，形成所述支柱还包括：将导电材料沉积在所述蚀刻区域中以形成所述支柱的第一层。
优选地，形成所述支柱还包括：至少大体上去除所述第一光阻层；将第二光阻层施加附在所述半导体晶圆上；对所述第二光阻层图样化并蚀刻以形成所述第二光阻层的蚀刻区域；将导电材料沉积在所述第二光阻层的蚀刻区域中以形成所述支柱的第二层；至少大体上去除所述第二光阻层；以及对所述覆盖籽晶层蚀刻。
优选地，形成封装结构还包括将环氧树脂材料沉积附在所述半导体晶圆上，所述封装结构至少部分地封装所述支柱和所述集成电路芯片装置。
优选地，将集成电路芯片装置连接至所述半导体晶圆的步骤还包括：对所述集成电路芯片装置施加底部填料。
优选地，所述方法还包括：在将所述至少一个焊接触点施加至所述支柱之前，对所述封装结构研磨以使所述支柱暴露。
根据本发明的另一个方面，提供了一种晶圆级封装装置，其包括：具有表面的集成电路芯片；从所述集成电路芯片的所述表面延伸的支柱，所述支柱具有远离所述集成电路芯片的所述表面的远端，所述支柱的远端位于所述集成电路芯片的所述表面上方的第一高度处，所述支柱构造成提供与所述集成电路芯片的电互连；集成电路芯片装置，所述集成电路芯片装置构造在所述集成电路芯片的所述表面上，所述集成电路芯片装置具有远离所述集成电路芯片的所述表面的远端表面，集成电路芯片装置的该远端表面位于集成电路芯片的所述表面上方的第二高度处；至少一个焊接触点，其位于所述支柱的远端上，所述至少一个焊接触点位于集成电路芯片的所述表面上方的第三高度处；以及附于所述集成电路芯片的所述表面上设置的封装结构，所述封装结构至少部分地围绕所述支柱，其中所述第二高度小于所述第一高度和所述第三高度中的至少一个。
优选地，所述支柱包括铜支柱。
优选地，包括在所述至少一个焊接触点中的第一焊接触点于形成在支柱远端上的第一焊接区域上设置，并且包括在所述至少一个焊接触点中的第二焊接触点于形成在支柱远端上的第二焊接区域上设置，所述第二焊接区域与所述第一焊接区域分开。
优选地，底部填料涂层构造在所述集成电路芯片装置和所述集成电路芯片之间。
优选地，所述封装结构至少部分地围绕所述集成电路芯片装置。
根据本发明的又一个方面，提供了一种晶圆级封装装置，其包括：具有表面的集成电路芯片；从所述集成电路芯片的所述表面延伸的支柱，所述支柱具有远离所述表面的远端，所述支柱构造成提供与所述集成电路芯片的电互连；至少一个焊接触点，其于支柱的远端上设置；集成电路芯片装置，所述集成电路芯片装置构造在所述集成电路芯片的所述表面上，所述集成电路芯片装置具有远离所述集成电路芯片的所述表面的远端表面；以及附于所述集成电路芯片的所述表面上设置的封装结构，所述封装结构至少部分地围绕所述支柱。
优选地，所述支柱的远端位于所述集成电路芯片的所述表面上方的第一距离处，而所述集成电路芯片装置的远端表面位于所述集成电路芯片的所述表面上方的第二距离处，所述第一距离比所述第二距离大。
优选地，所述至少一个焊接触点位于所述集成电路芯片的所述表面上方的第一距离处，而所述集成电路芯片装置的远端表面位于所述集成电路芯片的所述表面上方的第二距离处，所述第一距离比所述第二距离大。
优选地，所述支柱包括铜支柱。
优选地，所述封装结构包括环氧树脂材料。
优选地，底部填料涂层构造在所述集成电路芯片装置和所述集成电路芯片之间。
优选地，所述封装结构至少部分地围绕所述集成电路芯片装置。
附图说明
结合附图给出具体描述。说明书和附图中不同实例中使用的相同的附图标记可以表明为相似或相同的部件。
附图1为根据本发明示例性实施方式的晶圆级封装装置的示意性透视正视图。
附图2为根据本发明示例性实施方式的晶圆级封装装置的一段的示意性部分截面侧视图。
附图3为附图2所示晶圆级封装装置的一部分的俯视平面图。
附图4为附图1所示晶圆级封装装置的一段的示意性部分截面侧视图。
附图5为附图4所示晶圆级封装装置的一部分的俯视平面图。
附图6为构造成与附图1所示晶圆级封装装置连接的印刷电路板的示意性透视正视图。
附图7为附图6中所示的与附图1中所示的晶圆级封装装置连接的印刷电路板的纵截面图。
附图8A至8J为根据附图9A和9B所示的工艺制造如附图1、4和7中所示的晶圆级封装装置的示意性部分截面侧视图。
附图9A和9B描述了一流程图，所述流程图示出了用于制造如附图1至5和附图7所示的晶圆级封装装置的示例性实施方式的工艺。
具体实施方式
概述
采用扁平无引脚封装技术、例如四侧扁平无引脚封装技术的装置，通过将集成电路芯片完全封装在封装件内给容纳在装置内的集成电路芯片（裸晶）提供了良好的机械保护。然而，扁平无引脚（例如，QFN）封装装置制造成本昂贵并且通常只能提供较少的引脚数（例如，QFN的引脚通常位于裸晶边缘）。
晶圆级封装为包括了多种技术的芯片尺度封装技术，藉此集成电路芯片在分段之前以晶圆级封装。晶圆级封装将晶圆制造工艺扩展到包括装置互连和装置保护工艺。因此，晶圆级封装通过允许以晶圆级整合晶圆制造、封装、测试和老化工艺将制造工艺流水线化。与扁平无引脚（QFN）封装技术相比，晶圆级封装大体上制造成本较低，这是因为晶圆级封装在晶圆级实现封装，而扁平无引脚封装则是在带级别（strip level）实现封装。另外，相比较的晶圆级封装装置的覆盖率大体上比QFN封装装置的覆盖率小，因为晶圆级封装能几乎与集成电路芯片的大小相同。
相应地，描述了如下技术，其采用晶圆级封装技术制造如下半导体装置，所述半导体装置具有类似于采用四侧扁平无引脚（QFN）封装技术的那些半导体装置的形成要素。晶圆级封装装置因而可以为容纳在装置内的集成电路芯片（裸晶）提供与四侧扁平无引脚封装装置提供的相似的机械保护，同时保持晶圆级封装所固有的优点（如，更低的成本、更小的封装尺寸、高引脚数等）。该晶圆级封装装置包括集成电路芯片（例如，裸晶），所述集成电路芯片具有为该装置提供电互连的支柱。在特定实施方式中，支柱可以是铜支柱，所述铜支柱具有在支柱的暴露端部上形成的焊层。构造成支承支柱的封装结构以晶圆级形成在集成电路芯片表面之上。在实施例中，该封装结构可由环氧树脂或类似物质制成。在一个或多个实施方式中，集成电路芯片装置可以安装到集成电路芯片上从而该集成电路芯片装置与该集成电路芯片电通信。该集成电路芯片装置至少部分地被封装结构封装。一旦从晶圆上分离，该装置可以安装到印刷电路板上，并且支柱通过与印刷电路板的焊盘相接的装置的后侧提供电互连。
示例性实施方式
附图1至5示出了根据本发明示例性实施方式的晶圆级封装装置100。如图所示，每个装置100包括集成电路芯片102，所述集成电路芯片包含半导体基体104（例如，晶圆），在所述半导体基体中形成有一个或多个集成电路106。在实施例中，该半导体基体104由硅形成。进一步地，该集成电路芯片102包括所有制程前端（FEOL）和必要互连线路。在各种实施方式中，集成电路106可以包括数字集成电路、模拟集成电路、混合信号集成电路以及它们之间的组合等。集成电路106可以通过合适的FEOL制造技术形成。
装置100进一步包括支柱108，所述支柱从半导体基体104的表面111延伸（例如，在其上形成）。在实施例中，支柱108包括多个叠层，如第一（如，底部）支柱层（P1）和形成在第一支柱层之上的第二（如，顶部）支柱层（P2）（如附图7所示）。在一个实施方式中，支柱108是铜支柱。在其他实施例中，支柱108可以由其他金属（例如，金或锡）或金属合金制成。该支柱108可以通过合适的制造工艺、例如这里描述的层压工艺/沉积工艺制造。在实施例中，适于小铜厚度值（例如，最高为约20微米（20μm））的光感液态绝缘材料或适于大铜厚度值的干膜被用于镀覆该铜质材料。支柱108可以具有范围从一比一（1：1）到约二十比一（20：1）的宽高比（支柱的宽度与支柱的高度之比）。支柱108用于提供集成电路芯片102与构造成接收所述装置100的印刷电路板600（在附图6中示出）之间的电互连。在实施例中，如附图2和3所示，每个支柱108能够包括位于支柱108的暴露端部112（例如，远离基体104的端部）之上的单个焊接触点110。在实施例中，该单个焊接触点110能够覆盖支柱108的暴露端部112的大部分（例如，几乎所有）。在例如附图3所示的替代实施例中，利用光感绝缘材料（例如，聚酰亚胺（PI）、聚苯噁唑（PBO）、苯并环丁烯（BCB））在支柱108的暴露端部112之上限定了焊接掩模口113以形成用于各个焊接区域的焊盘（例如，焊接盘），从而所述单个焊接触电110可穿过焊接掩模口113设置。在进一步的实施例中，例如附图4和5所示，每个支柱108能包括多个位于支柱108的暴露端部112之上的焊接触点110。如附图5所示，所述多个焊接触点110可以穿过多个（例如，形成多个焊接区域的）焊接掩模口113设置。在实施例中，通过限制支柱表面的可焊接区域，可以在支柱108上形成一个或多个焊接触点（例如，焊接凸点）110，所述一个或多个焊接触点具有比附图2所示的焊接触点110大体上更高的高度。该增加的高度可以显著提升焊接节点的疲劳寿命。在实施例中，由焊接掩模口113形成的焊盘（例如，焊接盘、焊接区域）可以是长方形（用于最大化利用支柱表面区域），带有圆角（用于减少应力）。在实施例中，焊接触点110用作装置100（例如，支柱108）与于印刷电路板600（在附图6中示出）之上设置的（例如，由焊接掩模口606形成的）对应的焊盘之间的连接。在实施方式中，焊接触点110可以由例如锡-银-铜（Sn-Ag-Cu）合金焊料（即，SAC）、锡-银（Sn-Ag）合金焊料、锡-铜（Sn-Cu）合金焊料等的无铅焊料组分制造。在实施例中，如附图2和3所示，装置100可以优化为用户所需的QFN式封装或平面阵列（LGA）式封装。在其他实施例中，如附图4和5所示，装置100可以针对想要晶圆级封装（WLP）式封装的用户被优化。
在一些实施方式中，装置100可以包括集成电路芯片装置114，所述集成电路芯片装置位于集成电路芯片102（例如裸晶）的表面111之上并连接（例如，安装）至该表面。在实施例中，集成电路芯片装置114可以与集成电路芯片102的集成电路106电通信。例如，如附图2和4所示，集成电路芯片装置114包括焊接凸点116，所述焊接凸点容许装置114与装置100电接触。焊接凸点116例如可以定位在晶圆级芯片尺度装置100的再分配结构（例如再分配层（RDL）118）之上（例如，连接到、位于其上）以使得集成电路芯片装置114和装置100（例如，集成电路106等）之间电通信。RDL118可以由例如多晶硅、铝、铜等的导电材料形成。因而，集成电路芯片装置114通过启动了系统化封装能力给装置100拓展了额外的功能。在实施方式中,集成电路芯片装置114可以是数字集成电路装置、模拟集成电路装置、混合信号集成电路装置等。与上述焊接触点110相同，焊接凸点116可以由例如锡-银-铜（Sn-Ag-Cu）合金焊料（即，SAC）、锡-银（Sn-Ag）合金焊料、锡-铜（Sn-Cu）合金焊料等的无铅焊料组分制造。然而，可以预见的是也可以使用锡-铅（PbSn）焊料组分。在实施例中，将底层填料（例如，毛细管底层填料）施加至集成电路芯片装置114。在实施例中，在集成装置100中，支柱108从集成电路芯片102延伸一第一距离（例如，支柱108的远端112位于集成电路芯片102的表面111上方第一距离（例如第一高度）处），同时集成电路芯片装置114具有远离表面111的一端，该集成电路芯片装置114的远端自集成电路芯片102的表面111（例如之上）延伸（被置于）一第二距离（例如第二高度）。进一步地，焊接触点110位于集成电路芯片102的表面111上方的第三距离（例如，第三高度）处。在实施例中，第二距离/高度可以小于第一距离/高度和/或小于第三距离/高度（例如，集成电路芯片装置114的高度小于支柱108的高度和/或小于支柱108和焊接触点110的组合高度）。于是，支柱108具有合适的高度以容纳集成电路芯片装置114（例如，倒装芯片（FC）裸晶）并且承载高电流。
装置100还包括位于集成电路芯片102表面111之上的封装结构120。如附图2和4所示，该封装结构120至少大体上封装支柱108。因而，封装结构120为支柱108（和当装置100采用集成电路芯片装置114时为集成电路芯片装置114）提供支承和隔离。支柱108的长度为至少大体上延伸至封装结构120的深度。如附图2和4所示，焊接触点110延伸超过由封装结构120的表面122所限定的平面从而容许焊接触点110连接到印刷电路板600（附图6所示）的对应焊盘（例如，由焊接掩模口606形成）。在实施方式中，封装结构120可以为沉积在晶圆级芯片尺度封装装置100的表面111之上的聚合物材料、例如环氧树脂或类似材料。
参照附图6和7，在实施例中，装置100可以构造成与印刷电路板600连接。在实施例中，印刷电路板600包括第一线路/第一迹线608（例如，第一铜线路/第一铜迹线）和第二线路/第二迹线610（例如，第二铜线路/第二铜迹线）。进一步，该印刷电路板600包括：第一表面612、与第一表面612相反设置的第二表面614、第一侧602和第二侧604，其中所述第二侧604与第一侧602相反设置。附图7描述了与印刷电路板600连接的装置100并进一步描述了装置100中的电流流动。例如，如附图7所示，电流自印刷电路板600的第一铜线路608引入装置100的焊接触点110。然后，该电流经由焊接触点110流入装置100，并在装置100内沿着远离装置100的第一侧115并朝向装置100的第二侧117的方向流动，并且电流在装置100内穿过装置100内形成的过孔119形成流动路径。在实施例中，印刷电路板600可以在装置100上排列，以使得靠近装置100的第一侧115的第一铜线路608在支柱108之上定位，同时靠近装置100的第二侧117的第二铜线路610在支柱108之上定位。在实施例中，装置100的焊接掩模口113的尺寸与印刷电路板600的焊接掩模口606的尺寸可以选定为使得装置100（例如，裸晶）上整体焊接高度一致，避免当裸晶连接到（例如，将裸晶安装到）印刷电路板600时任何的裸晶倾斜。
示例性制造工艺
附图9A和9B示出了采用晶圆级封装工艺制造带有支柱的半导体装置、例如附图1至5和附图7所示的装置100的示例性工艺/方法900。在示出的工艺900中，首先，一个或多个支柱最初形成在半导体晶圆之上。如本文所述，可以采用层压/沉积工艺形成支柱。相应地，覆盖籽晶层（blanket seed layer）沉积在半导体晶圆300上（方框901）。例如，覆盖籽晶层可以为掺杂硅或类似材料。在实施例中，在将晶圆分段为各个电路芯片（裸晶）之前，在半导体晶圆（例如，半导体晶圆的籽晶层）之上形成（例如，形成在其上）第一光阻层（方框902）。附图8A示出了当利用合适的FEOL制造技术处理时晶圆300的一部分，该部分包括具有集成电路芯片304的半导体基体302。集成电路芯片304包括一个或多个形成在其内的集成电路306。基体302可以包括形成在基体302的表面310之上的再分配结构，例如再分配层（RDL）308。如图所示，绝缘层312也可以形成在基体302的表面310之上。绝缘层312可以是苯并环丁烯聚合物（BCB）、二氧化硅（SiO2）或类似材料。层压步骤包括在晶圆300之上（例如，在RDL308和绝缘层312之上）施加第一光阻层314。第一光阻层314可以是感光聚合物和聚酯膜的组合物，该组合物可通过一个或多个合适的干膜层压工艺被形成图样并被蚀刻。
然后，第一光阻层314被形成图样并被蚀刻从而形成蚀刻区域（方框904）。附图8B示出了被形成图样并被蚀刻从而形成蚀刻区域316的第一光阻层314。蚀刻区域316至少穿过光阻层314延伸至RDL层308的焊盘。
然后在蚀刻区域中沉积导电材料以形成支柱（方框906）。附图8C示出了导电材料318沉积到蚀刻区域316中形成支柱324的第一层（P1）。在一个或多个实施方式中，可以利用合适的电镀工艺将导电材料318沉积到第一光阻层314的蚀刻区域316中。导电材料318可以包括铜、铝或类似导电金属或其他导电材料。
在支柱（例如，支柱324的第一层（P1））形成后，去除光阻层（方框908）。附图8D示出了通过合适的脱模工艺去除光阻层314。在实施例中，在半导体晶圆之上（例如，并且在支柱324的第一层（P1）之上）形成第二光阻层（方框909）。附图8E示出了被置于晶圆300之上的第二光阻层315。在实施例中，接下来第二光阻层315被形成图样并被蚀刻以形成蚀刻区域（方框910）。附图8F示出了所示的第二光阻层315被形成图样并被蚀刻以形成蚀刻区域317。在实施例中，蚀刻区域317延伸到支柱324的第一层（P1）。然后，导电材料318沉积到蚀刻区域317中以形成支柱（例如，支柱324的第二层（P2））（方框911）。附图8G示出了被沉积到蚀刻区域317中以在支柱324第一层（P1）顶部上形成第二（例如，上）层（P2）的导电材料318。在一个或多个实施方式中，可以利用合适的电镀工艺将导电材料318（例如，铜）沉积到第二光阻层315的蚀刻区域317中。在实施例中，在支柱（例如，支柱324的第二层（P2））已形成后，就去除第二光阻层315（方框912）。附图8H示出了通过合适的脱模工艺去除第二光阻层315。在实施例中，覆盖籽晶层被蚀刻（方框913）。另外，支柱324可以经合适的籽晶蚀刻工艺加工。如上所述，在实施例中，集成电路芯片装置114（如附图2和4所示）可以附于基体302上并与其连接（方框914）。例如，集成电路芯片装置114可以经由倒装芯片工艺连接到基体302上。集成电路芯片装置114可以给集成电路芯片304拓展了系统化封装的能力。
在支柱324形成后，封装结构（例如，绝缘组合物）形成在晶圆之上以至少大体上封装支柱（方框916）。附图8I示出了形成在晶圆300的表面310之上从而为集成电路306和支柱324提供支承和绝缘的封装结构326。在实施例中，多种聚合物层（例如，环氧树脂等）可以沉积在表面310之上以形成封装结构326。在实施例中，封装结构326的顶表面可以形成在或延伸超过支柱324的暴露端部332的顶表面。可以预见的是，环氧树脂材料也可以沉积在晶圆300的背面（例如表面329之上）。在封装结构326的顶表面延伸经过/超过支柱324的暴露端部332的实施例中，封装结构326可以经研磨工艺以将支柱324暴露（例如，使支柱324远离基体302的端部332暴露）（方框917）。例如，封装结构326和支柱324的暴露端部332（例如，支柱324的层（P2）的顶表面）可以经面研磨工艺加工使得表面平整。如图所示，封装结构326至少大体上延伸支柱324的长度（例如，深度）。在实施例中，在应用封装结构之前（方框916），作为倒装芯片工艺步骤（方框914）的一部分，可以对集成电路芯片装置114施加底层填料（例如，毛细管底层填料）来提升可靠性，尤其是温度循环测试的可靠性（方框915）。在并非将底层填料施加至集成电路芯片装置114的替代实施例中，封装结构（例如外模）326可被选择成以不会产生加工问题、尤其是带有过多晶片翘曲的方式提供可靠的封装方案（例如机械的和环境的保护）。
接下来，将一个或多个焊接触点施加至支柱（方框918）。例如，焊接触点328可以形成在（施加至）支柱324的暴露端部332（例如，支柱324远离晶圆300的端部）之上。在实施例中，可以利用焊料球下落、焊料电镀或焊料印刷等手段将焊接触点328形成在支柱324之上。在完成了在支柱324上形成焊接触点328的步骤后，可以使用合适的工艺将各个集成电路芯片304分割成各个封装。
在其他实施例中，将焊接触点施加至支柱的步骤（方框918）可以在施加封装结构的步骤（方框916）之前执行。在这样的实施例中，将集成电路芯片装置连接到基体的步骤（方框914）可以在焊接触点施加至支柱（方框918）之前或之后执行，但都是在施加封装结构（方框916）之前执行。
本文描述了一种容纳多个裸晶的封装结构，该封装结构构造成用于承载高电流。进一步地，本文描述了如下一种低成本、高可靠性的方法，该方法用于两个或多个裸晶的芯片至晶圆（例如晶圆级）的封装以提供被构造成用于高电流应用的结构。由于有更高的焊点高度和/或更高的印刷电路板高度，本文描述的装置100促进了改善的可靠性性能（例如，板级可靠性）。进一步地，通过使用比一些现有实施的装置更少量的铜，本文描述的装置100可以促进改善的可靠性性能、减小通常由厚铜片和硅裸晶之间感热失谐引起的翘曲以及减少支持给定晶圆量的所需铜焊接工具的性能。进一步地，本文描述的装置100促进了改善的工艺性（例如，减小电镀时间并减小晶圆翘曲）并降低了成本开销。进一步地，本文描述的方法容许设计者：a.）以对功率优化的制造技术（FAB）设计功率场效应晶体管（power FET）；b.）设计单独的，更小的控制器裸晶。然后，两个裸晶可以结合到低成本、能够承载功率场效应晶体管的高电流的晶圆级封装内。
结论
虽然技术主题已通过针对结构性特征和/或工艺操作的语言描述，可以理解的是所附的权利要求中限定的技术主题不需局限于上述描述的具体的特征或行为。而是，上述描述的具体特征和行为作为实施权利要求的示例形式被公开。

Claims (4)

1.一种方法，其包括：
在半导体晶圆上形成支柱，所述支柱从所述半导体晶圆延伸至所述半导体晶圆上方的第一高度处；
将集成电路芯片装置连接至所述半导体晶圆，所述集成电路芯片装置从所述半导体晶圆延伸至所述半导体晶圆上方的第二高度处；
附在所述半导体晶圆上形成封装结构，所述封装结构至少大体上封装所述支柱；以及
将至少一个焊接触点施加至所述支柱，所述至少一个焊接触点位于所述半导体晶圆上方的第三高度处，
其中所述第二高度小于所述第一高度和所述第三高度中的至少一个，
其中在所述半导体晶圆上形成所述支柱的步骤包括：
将覆盖籽晶层沉积在所述半导体晶圆上；
将第一光阻层施加附在所述半导体晶圆上；
对所述第一光阻层图样化并蚀刻以形成蚀刻区域；
将导电材料沉积在所述蚀刻区域中以形成所述支柱的第一层；
至少大体上去除所述第一光阻层；
将第二光阻层施加附在所述半导体晶圆上；
对所述第二光阻层图样化并蚀刻以形成所述第二光阻层的蚀刻区域；
将导电材料沉积在所述第二光阻层的蚀刻区域中以形成所述支柱的第二层；
至少大体上去除所述第二光阻层；以及
对所述覆盖籽晶层蚀刻。
2.根据权利要求1所述的方法，其特征在于，形成所述封装结构还包括将环氧树脂材料沉积附在所述半导体晶圆上，所述封装结构至少部分地封装所述支柱和所述集成电路芯片装置。
3.根据权利要求1所述的方法，其特征在于，将集成电路芯片装置连接至所述半导体晶圆的步骤还包括：
对所述集成电路芯片装置施加底部填料。
4.根据权利要求1所述的方法，还包括：
在将所述至少一个焊接触点施加至所述支柱之前，对所述封装结构研磨以使所述支柱暴露。
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