CN105489564A - 电子单体及其制法 - Google Patents

电子单体及其制法 Download PDF

Info

Publication number
CN105489564A
CN105489564A CN201410473571.7A CN201410473571A CN105489564A CN 105489564 A CN105489564 A CN 105489564A CN 201410473571 A CN201410473571 A CN 201410473571A CN 105489564 A CN105489564 A CN 105489564A
Authority
CN
China
Prior art keywords
electronic component
electron donating
donating monomer
making
acting surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410473571.7A
Other languages
English (en)
Other versions
CN105489564B (zh
Inventor
程吕义
吕长伦
陈仕卿
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siliconware Precision Industries Co Ltd
Original Assignee
Siliconware Precision Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siliconware Precision Industries Co Ltd filed Critical Siliconware Precision Industries Co Ltd
Publication of CN105489564A publication Critical patent/CN105489564A/zh
Application granted granted Critical
Publication of CN105489564B publication Critical patent/CN105489564B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49169—Assembling electrical component directly to terminal or elongated conductor

Abstract

一种电子单体及其制法，该电子单体包括：电子元件以及强化层，该强化层覆盖该电子元件的侧面而未覆盖该电子元件的作用面，藉以提升该电子单体的结构强度，所以于取放该电子单体时，能避免该电子元件劣损的问题。

Description

电子单体及其制法
技术领域
本发明有关一种单体制作，尤指一种提高良率的电子单体及其制法。
背景技术
随着电子产业的发达，现今的电子产品已趋向轻薄短小与功能多样化的方向设计，半导体封装技术也随之开发出不同的封装型态。为满足半导体装置的高积集度(Integration)、微型化(Miniaturization)以及高电路效能等需求，遂而发展出覆晶(Flipchip)接合封装技术。
覆晶接合封装技术为一种以晶片(或其他半导体结构)的作用面上形成多个金属凸块，以藉由该些金属凸块使该晶片的作用面得电性连接至外部电子装置或封装基板，此种设计不但可大幅缩减整体封装件的体积，同时，也省去现有焊线(Wire)的设计，进而降低阻抗并提升电性品质，避免讯号于传输过程中产生扭曲，因此已渐渐成为目前晶片与封装基板之间的常用接合技术。
如图1所示，于现有覆晶式封装件1中，该晶片11具有相对的作用面11a与非作用面11b，且于该作用面11a形成有多个电极垫12，并对应该些电极垫12结合多个焊球13，以藉由该些焊球对应结合至一封装基板9的电性接触垫90上，俾构成现有覆晶式封装件1。
惟，现有晶片11的非作用面11b及侧面11c裸露于外界，使该晶片11的结构强度较低，所以于取放覆晶式封装件1至适合位置以进行表面贴焊技术(SurfaceMountTechnology,简称SMT)时，易使该晶片11产生裂损(Crack)，进而降低产品的良率。
因此，如何克服上述现有技术的问题，实已成为目前业界亟待克服的难题。
发明内容
鉴于上述现有技术的种种缺失，本发明提供一种电子单体及其制法，能避免该电子元件劣损的问题。
本发明的电子单体，包括：电子元件，其具有相对的作用面与非作用面、连结该作用面与非作用面的侧面，且该作用面具有多个电极垫；以及强化层，其形成于该电子元件的侧面上而未形成于该作用面上。
前述的电子单体中，还包括间隔部，其形成于对应该电子元件的侧面的该强化层上，使该电子元件的侧面与该间隔部之间夹设有该强化层。
前述的电子单体中，该间隔部的宽度小于1㎜。
本发明还提供一种电子单体的制法，包括：提供一整版面基板，该整版面基板包含多个电子元件与间隔部，该间隔部形成于任二相邻的该电子元件间，且该电子元件具有相对的作用面与非作用面，该作用面并具有多个电极垫；形成至少一沟道于该间隔部中，使各该电子元件形成出连结该作用面与非作用面的侧面；形成强化层于该沟道中与该电子元件的侧面上；以及沿该间隔部分离各该电子元件。
前述的制法中，该间隔部的宽度为10μm至4㎜。
前述的制法中，沿该间隔部分离各该电子元件的路径的宽度小于该间隔部的宽度。
前述的制法中，当形成多个该沟道于单一该间隔部上时，沿该间隔部分离各该电子元件的路径位于各该沟道之间。
前述的电子单体及其制法中，该强化层环设于该电子元件的侧面。
前述的电子单体及其制法中，形成该强化层的材质为绝缘材。
前述的电子单体及其制法中，该强化层还形成于该电子元件的非作用面上。
前述的电子单体及其制法中，还包括于分离各该电子元件之后，形成线路重布结构于该强化层、间隔部与该电子元件的作用面上且电性连接该些电极垫。
前述的电子单体及其制法中，还包括于分离各该电子元件之后，形成线路重布结构于该强化层与该电子元件的作用面上且电性连接该些电极垫。
前述的电子单体及其制法中，还包括形成多个导电元件于该电子元件的作用面上且电性连接该些电极垫。
前述的电子单体及其制法中，还包括于分离各该电子元件之后，该电子元件以其作用面结合至一封装基板上。
由上可知，本发明的电子单体及其制法，主要藉由该强化层包覆该电子元件的非作用面与侧面，以提升该电子元件的结构强度，所以相较于现有技术，于后续进行表面贴焊技术或运送该电子单体时，能避免该电子元件产生裂损，因而提升产品的良率。
附图说明
图1为现有覆晶式封装件的分解剖视示意图；
图2A至图2G为本发明的电子单体的制法的剖视示意图；其中，图2C’与图2G’为图2C与图2G的另一方法；以及
图3A及图3B为本发明的电子单体的不同实施例的剖视示意图；其中，图3A’及图3B’为图3A及图3B的上视图。
符号说明
1覆晶式封装件
11晶片
11a,20a作用面
11b,20b非作用面
11c,20c侧面
12,200电极垫
13焊球
2,2’电子单体
20整版面基板
20’电子元件
201钝化层
21,21’间隔部
23承载板
231离型层
24,24’沟道
25强化层
26切割路径
27线路重布结构
271线路层
273保护保护层
28导电元件
8,9封装基板
80,90电性接触垫
L,L’,S,t宽度。
具体实施方式
以下藉由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。
须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用于配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用于限定本发明可实施的限定条件，所以不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“第一”、“第二”、及“一”等的用语，也仅为便于叙述的明了，而非用于限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
图2A至图2G为本发明的电子单体2的制法的剖视示意图。
如图2A所示，提供一整版面基板20，该整版面基板20包含多个电子元件20’与间隔部21，且该间隔部21结合于各该电子元件20’之间。
于本实施例中，该电子元件20’具有作用面20a与相对该作用面20a的非作用面20b，该作用面20a上具有多个电极垫200，并形成一钝化层201于该作用面20a与该些电极垫200上，且该钝化层201外露该些电极垫200。
此外，该电子元件20’为主动元件、被动元件或其组合者，且该主动元件例如半导体晶片，而该被动元件例如电阻、电容及电感。于此，该整版面基板20为硅晶圆，且该电子元件20’为主动元件。
如图2B所示，结合一承载板23于该钝化层201上。于本实施例中，该钝化层201与该承载板23之间可形成有离型层231，以利于后续剥离该承载板23制程时避免造成损害，而能提升产品良率。
如图2C所示，以切割方式形成一沟道24于单一该间隔部21上，使各该电子元件20’形成有侧面20c，且该侧面20c相邻该作用面20a与非作用面20b。
于本实施例中，移除全部该间隔部21，以形成该沟道24，且该沟道24的宽度L(或该间隔部21的宽度)为10μm至3㎜，且可选择性执行研磨该电子元件20’的非作用面20b的薄化制程。
此外，于另一实施例中，如图2C’所示，于执行切割制程时，可形成多个沟道24’于单一该间隔部21上，也就是移除部分该间隔部21，而保留部分该间隔部21’。其中，该沟道24’与保留之间隔部21’的总和宽度(或该间隔部21的宽度L’)为15μm至4㎜。
如图2D所示，形成一强化层25于该沟道24中与各该电子元件20’上，以覆盖该电子元件20’的侧面20c与非作用面20b。
于本实施例中，该强化层25填满该沟道24，使该强化层25环设于该电子元件20’的侧面20c，且该强化层25为绝缘材，例如，模封材(moldingcompound)、干膜材(dryfilm)、光阻材(photoresist)或防焊层(soldermask)。
如图2E所示，移除该承载板23与该离型层231，以外露该些电极垫200、该钝化层201及该强化层25。
如图2F所示，进行线路重布层(Redistributionlayer，简称RDL)制程，以形成一线路重布结构27于该钝化层201上，且该线路重布结构27电性连接该些电极垫200。接着，形成多个导电元件28于该线路重布结构27上。
于本实施例中，该线路重布结构27包括形成于该钝化层201上且电性连接该些电极垫200的线路层271、及覆盖该线路层271且外露部分该线路层271的绝缘保护层273，以供该些导电元件28形成于该线路层271的外露表面上而电性连接该线路层271。
此外，该些导电元件28为焊球、金属凸块或其结合的实施例。
另外，可依需求设计该线路重布结构27的实施例，并不以上述为限。
如图2G所示，进行切单制程，沿切割路径26(即沿该间隔部21的路径)切割该整版面基板20，以分离各该电子元件20’，以获取多个电子单体2。
于本实施例中，该切割路径26的宽度S小于该沟道24的宽度L。
此外，若接续图2C’所示的制程，该切割路径26将位于各该沟道24’之间，如图2G’所示，以获取多个电子单体2’，且该强化层25的侧面埋设有部分该间隔部21’，也就是该沟道24’位于该间隔部21’与该电子元件20’之间，而该间隔部21’的表面齐平该强化层25的侧面，又该线路重布结构27形成于该强化层25、间隔部21’与该电子元件20’的作用面20a上方且电性连接该些电极垫210。
另外，可藉由移除部分该强化层25，使该电子元件20’的非作用面20b外露于该强化层25的表面，例如，该电子元件20’的非作用面20b齐平该强化层25的顶面，如图3B所示。
本发明的制法中，藉由该强化层25包覆该电子元件20’的设计，以提升该电子单体2,2’的强度，所以于后续进行表面贴焊技术或运送该电子单体2,2’时，能避免该电子元件20’产生裂损，因而提升产品的良率。
如图3A及图3B所示，本发明还提供一种电子单体2,2’，其包括：一电子元件20’、一强化层25、一线路重布结构27及多个导电元件28。
所述的电子元件20具有相对的作用面20a与非作用面20b、及相邻该作用面20a与非作用面20b的侧面20c，且该作用面20a设有多个电极垫200。
所述的强化层25覆盖该电子元件20’的侧面20c而未覆盖该作用面20a，且形成该强化层25的材质为绝缘材。
所述的线路重布结构27设于该强化层25与该电子元件20’的作用面20a上且电性连接该些电极垫200。
所述的导电元件28设于该电子元件20’的作用面20a上(或该线路重布结构27上)且电性连接该些电极垫200。
于一实施例中，该强化层25环设于该电子元件20’的侧面20c，如图3A’及图3B’所示。
于一实施例中，该强化层25还形成于该电子元件20’的非作用面20b上，如图3A所示；或者，该电子元件20’的非作用面20b外露于该强化层25的表面，如图3B所示。
于一实施例中，所述的电子单体2’还包括间隔部21’，其设于该强化层25上且对应该电子元件20’的侧面20c，使该电子元件20’的侧面20c与该间隔部21’之间为沟道24’，且该沟道24’中充满该强化层25的材质，又该线路重布结构27亦可还形成于该间隔部21’上。此外，该间隔部21’的宽度t小于1㎜。
于一实施例中，该电子元件20’以其作用面20a结合至一封装基板8上(即覆晶式结合)，且该导电元件28结合至该封装基板8的电性接触垫80上。
综上所述，本发明的电子单体，藉由该强化层的设计，以提升该电子单体的结构强度，而能避免该电子元件产生裂损，因而提升该电子单体的良率。
上述实施例仅用于例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。

Claims (21)

1.一种电子单体，包括：
电子元件，其具有相对的作用面与非作用面、连结该作用面与非作用面的侧面，且该作用面具有多个电极垫；以及
强化层，其形成于该电子元件的侧面上而未形成于该作用面上。
2.如权利要求1所述的电子单体，其特征为，该电子元件以其作用面结合至一封装基板上。
3.如权利要求1所述的电子单体，其特征为，该强化层还形成于该电子元件的非作用面上。
4.如权利要求1所述的电子单体，其特征为，该强化层环设于该电子元件的侧面。
5.如权利要求1所述的电子单体，其特征为，形成该强化层的材质为绝缘材。
6.如权利要求1所述的电子单体，其特征为，该电子单体还包括间隔部，其形成于对应该电子元件的侧面的该强化层上，使该电子元件的侧面与该间隔部之间夹设有该强化层。
7.如权利要求6所述的电子单体，其特征为，该间隔部的宽度小于1㎜。
8.如权利要求6所述的电子单体，其特征为，该电子单体还包括线路重布结构，其设于该强化层、间隔部与该电子元件的作用面上且电性连接该些电极垫。
9.如权利要求1所述的电子单体，其特征为，该电子单体还包括线路重布结构，其设于该强化层与该电子元件的作用面上且电性连接该些电极垫。
10.如权利要求1所述的电子单体，其特征为，该电子单体还包括多个导电元件，其设于该电子元件的作用面上且电性连接该些电极垫。
11.一种电子单体的制法，包括：
提供一整版面基板，该整版面基板包含多个电子元件与间隔部，该间隔部形成于任二相邻的该电子元件间，且该电子元件具有相对的作用面与非作用面，该作用面并具有多个电极垫；
形成至少一沟道于该间隔部中，使各该电子元件形成出连结该作用面与非作用面的侧面；
形成强化层于该沟道中与该电子元件的侧面上；以及
沿该间隔部分离各该电子元件。
12.如权利要求11所述的电子单体的制法，其特征为，该间隔部的宽度为10μm至4㎜。
13.如权利要求11所述的电子单体的制法，其特征为，该强化层环设于该电子元件的侧面。
14.如权利要求11所述的电子单体的制法，其特征为，形成该强化层的材质为绝缘材。
15.如权利要求11所述的电子单体的制法，其特征为，沿该间隔部分离各该电子元件的路径的宽度小于该间隔部的宽度。
16.如权利要求11所述的电子单体的制法，其特征为，当形成多个该沟道于单一该间隔部上时，沿该间隔部分离各该电子元件的路径位于各该沟道之间。
17.如权利要求11所述的电子单体的制法，其特征为，该强化层还形成于该电子元件的非作用面上。
18.如权利要求11所述的电子单体的制法，其特征为，该制法还包括于分离各该电子元件之后，形成线路重布结构于该强化层、间隔部与该电子元件的作用面上且电性连接该些电极垫。
19.如权利要求11所述的电子单体的制法，其特征为，该制法还包括于分离各该电子元件之后，形成线路重布结构于该强化层与该电子元件的作用面上且电性连接该些电极垫。
20.如权利要求11所述的电子单体的制法，其特征为，该制法还包括形成多个导电元件于该电子元件的作用面上且电性连接该些电极垫。
21.如权利要求11所述的电子单体的制法，其特征为，该制法还包括于分离各该电子元件之后，该电子元件以其作用面结合至一封装基板上。
CN201410473571.7A 2014-09-03 2014-09-17 电子单体及其制法 Active CN105489564B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW103130349A TWI599007B (zh) 2014-09-03 2014-09-03 電子單體及其製法
TW103130349 2014-09-03

Publications (2)

Publication Number Publication Date
CN105489564A true CN105489564A (zh) 2016-04-13
CN105489564B CN105489564B (zh) 2018-05-15

Family

ID=55404244

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410473571.7A Active CN105489564B (zh) 2014-09-03 2014-09-17 电子单体及其制法

Country Status (3)

Country Link
US (2) US9735075B2 (zh)
CN (1) CN105489564B (zh)
TW (1) TWI599007B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11272618B2 (en) 2016-04-26 2022-03-08 Analog Devices International Unlimited Company Mechanically-compliant and electrically and thermally conductive leadframes for component-on-package circuits
US10497635B2 (en) 2018-03-27 2019-12-03 Linear Technology Holding Llc Stacked circuit package with molded base having laser drilled openings for upper package
US11410977B2 (en) 2018-11-13 2022-08-09 Analog Devices International Unlimited Company Electronic module for high power applications
US11844178B2 (en) 2020-06-02 2023-12-12 Analog Devices International Unlimited Company Electronic component

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050023704A1 (en) * 2003-07-28 2005-02-03 Siliconware Precision Industries Co., Ltd Ground pad structure for preventing solder extrusion and semiconductor package having the ground pad structure
CN101477956A (zh) * 2008-01-04 2009-07-08 南茂科技股份有限公司 小片重新配置的封装结构及封装方法
CN102456584A (zh) * 2010-11-02 2012-05-16 新科金朋有限公司 在半导体小片和互连结构周围形成可穿透膜包封料的半导体器件和方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9704824B2 (en) * 2013-01-03 2017-07-11 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming embedded wafer level chip scale packages

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050023704A1 (en) * 2003-07-28 2005-02-03 Siliconware Precision Industries Co., Ltd Ground pad structure for preventing solder extrusion and semiconductor package having the ground pad structure
CN101477956A (zh) * 2008-01-04 2009-07-08 南茂科技股份有限公司 小片重新配置的封装结构及封装方法
CN102456584A (zh) * 2010-11-02 2012-05-16 新科金朋有限公司 在半导体小片和互连结构周围形成可穿透膜包封料的半导体器件和方法

Also Published As

Publication number Publication date
TWI599007B (zh) 2017-09-11
TW201611212A (zh) 2016-03-16
CN105489564B (zh) 2018-05-15
US9735075B2 (en) 2017-08-15
US20170309534A1 (en) 2017-10-26
US20160066406A1 (en) 2016-03-03
US10461002B2 (en) 2019-10-29

Similar Documents

Publication Publication Date Title
KR102467030B1 (ko) 반도체 패키지 및 그 패키지를 포함한 반도체 장치
KR101655897B1 (ko) 마이크로전자 조립체 및 적층형 마이크로전자 조립체의 제조 방법
CN103681397B (zh) 在载体上形成累积式互连结构用于在中间阶段的测试的半导体装置及方法
CN105374693A (zh) 半导体封装件及其形成方法
CN109390306A (zh) 电子封装件
JP2008311599A (ja) モールド再構成ウェハー、これを利用したスタックパッケージ及びその製造方法
US8222080B2 (en) Fabrication method of package structure
CN110098169A (zh) 电子封装件及其制法
US9293433B2 (en) Intermetallic compound layer on a pillar between a chip and substrate
CN105470235A (zh) 中介板及其制法
US20150021791A1 (en) Semiconductor device
EP2733736A2 (en) Method for electrically connecting wafers using butting contact struture and semiconductor device fabricated through the same
CN105489564A (zh) 电子单体及其制法
CN105575919A (zh) 电子封装件及其制法
US9355974B2 (en) Semiconductor device and manufacturing method therefor
KR102041373B1 (ko) 반도체 소자 및 제조 방법
TWI524487B (zh) 結合基板通孔與金屬凸塊之半導體晶片之製程方法
TWI621241B (zh) 半導體晶片及具有半導體晶片之半導體裝置
US20080251937A1 (en) Stackable semiconductor device and manufacturing method thereof
CN105575917A (zh) 封装结构及其制法
US10930615B2 (en) Semiconductor device and method of manufacturing semiconductor device
US9437457B2 (en) Chip package having a patterned conducting plate and method for forming the same
CN105720007A (zh) 电子封装结构及其制法
KR101332865B1 (ko) 팬-인 타입 반도체 장치
US9048241B2 (en) Semiconductor device utilzing redistribution layers to couple stacked die

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant