CN105720007A - 电子封装结构及其制法 - Google Patents

电子封装结构及其制法 Download PDF

Info

Publication number
CN105720007A
CN105720007A CN201410724720.2A CN201410724720A CN105720007A CN 105720007 A CN105720007 A CN 105720007A CN 201410724720 A CN201410724720 A CN 201410724720A CN 105720007 A CN105720007 A CN 105720007A
Authority
CN
China
Prior art keywords
building brick
package structure
electronic building
electron package
making
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410724720.2A
Other languages
English (en)
Other versions
CN105720007B (zh
Inventor
陈培领
江连成
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siliconware Precision Industries Co Ltd
Original Assignee
Siliconware Precision Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siliconware Precision Industries Co Ltd filed Critical Siliconware Precision Industries Co Ltd
Publication of CN105720007A publication Critical patent/CN105720007A/zh
Application granted granted Critical
Publication of CN105720007B publication Critical patent/CN105720007B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561Batch processing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157Partial encapsulation or coating
    • H01L23/3185Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation

Abstract

一种电子封装结构及其制法,该制法,其提供一基板,该基板包含有多个电子组件与布设于各该电子组件间的间隔部,且该电子组件具有相对的作用面与非作用面,该作用面具有多个电极垫;接着,于对应该电子组件的非作用面的一侧,形成至少一沟槽于各该间隔部中,其中该沟槽未贯穿该间隔部;接着,形成封装材于该沟槽中;之后于对应该电子组件的作用面的一侧,沿该沟槽切割分离各该电子组件,使该电子组件的侧面及非作用面覆盖有封装材,藉以提供保护机制。

Description

电子封装结构及其制法
技术领域
本发明涉及一种封装制程,尤指一种芯片尺寸封装件及其制法。
背景技术
随着电子产品向轻薄短小的发展,电子产品核心组件的半导体封装件也朝小型化(Miniaturization)方向发展。本领域遂发展出一种芯片尺寸封装件(ChipScalePackage,CSP),其特征为此种芯片尺寸封装件的大小为等于或大约芯片尺寸的1.2倍。
半导体封装件除尺寸上小型化外,也须提高集成度以及与电路板等外界装置电性连接用的输入/输出端(I/OContact)的数量,才能符合电子产品在高性能与高处理速度上的需求。而增加输入/输出端数量的方式,一般是在芯片的作用面上布设尽量多的电极垫,但芯片的作用面上布设的电极垫数量必会受限于作用面的面积及电极垫间的间距(Pitch);而为进一步在有限面积上布设更多数量的输入/输出端,进一步发展出晶圆级芯片尺寸封装件(WaferLevelCSP)。
晶圆级芯片尺寸封装件为使用一种线路重布层制程(RedistributionLayer,RDL),通过在一包括有多个芯片的晶圆作用面上布设多个导线,并使该导线的一端电性连接至芯片的电极垫,而另一端则形成电性接点供植设焊球,最后进行切单作业,以对该晶圆进行切割形成多个在作表面植设有多个焊球的芯片。
然而在前述切单作业中,一般是使用钻石割刀对该晶圆作用面进行切割,惟在切割过程中易因应力作用或割刀细微的左右晃动碰撞,造成芯片侧面及作用面发生崩缺问题;同时由于该切割后的芯片侧面及背面裸露于外界,易因取放而发生裂损问题。
因此,如何克服上述现有技术的问题,实已成为目前业界亟待克服的难题。
发明内容
鉴于上述现有技术的种种缺失,本发明提供一种电子封装结构及其制法,藉以提供保护机制。
本发明的电子封装结构的制法,包括:提供一基板,该基板包含有多个电子组件与布设于各该电子组件间的间隔部,且该电子组件具有相对的作用面与非作用面,该作用面具有多个电极垫;于对应该电子组件的非作用面的一侧,形成至少一沟槽于各该间隔部中,且该沟槽未贯穿该间隔部;形成封装材于该沟槽中;以及于对应该电子组件的作用面的一侧,沿该沟槽切割分离各该电子组件,使该电子组件形成有邻接该作用面与非作用面的侧面,且该封装材覆盖该电子组件的侧面。
前述的制法中,该切割的制程先利用激光切割该间隔部原保留的厚度,再以钻石割刀切割该沟槽内所填充的封装材部分。
前述的制法中,该切割路径的宽度小于该间隔部的宽度。
前述的制法中,当形成多个该沟槽于各该间隔部上时,该切割路径位于该些沟槽之间。
前述的制法中,当形成单一沟槽于各该间隔部上时,该切割路径相对于该沟槽上。
前述的制法中,该电子封装结构的覆盖该封装材的部分的厚度至少为20微米。
本发明还提供一种电子封装结构,包括:电子组件,其具有相对的作用面与非作用面、及邻接该作用面与非作用面的侧面,该作用面具有多个电极垫;以及封装材,其覆盖该电子组件的侧面,且该电子封装结构的覆盖该封装材的部分的厚度至少为20微米。
前述的电子封装结构及其制法中,该电子封装结构的厚度为45至787微米。
前述的电子封装结构及其制法中,该封装材还形成于该电子组件的非作用面上。
前述的电子封装结构及其制法中,还包括形成线路重布结构于该电子组件的作用面上且电性连接该些电极垫。
前述的电子封装结构及其制法中,还包括形成多个导电组件于该电子组件的作用面上且电性连接该些电极垫。
前述的电子封装结构及其制法中,还包括于分离各该电子组件之后,该电子组件以其作用面结合至一封装基板上。
因此,本发明的电子封装结构及其制法,主要藉由先于对应该电子组件的非作用面的一侧形成多个沟槽,再于对应该电子组件的作用面的一侧,沿该沟槽切割分离各该电子组件,使该电子组件的侧面及非作用面覆盖有封装材,藉以提供保护机制,避免后续切单制程及取放作业中造成电子组件损伤,进而提升产品的良率。
附图说明
图1A至图1H为本发明的电子封装结构的制法的剖面示意图;其中,图1B’、图1C’、图1D’与图1H’为对应图1B、图1C、图1D与图1H的另一实施方式示意图;以及
图2A至图2C为本发明的电子封装结构的不同实施例的剖面示意图。
主要组件符号说明
2,2’,2”电子封装结构
10基板
20电子组件
20a作用面
20b非作用面
20c侧面
200电极垫
201钝化层
202缺口
21,21’间隔部
23承载板
231离型层
24,24’沟槽
25,25’封装材
27线路重布结构
271线路层
273保护保护层
28导电组件
8封装基板
80电性接触垫
B,C,D,d厚度
S切割路径
L,L’,w宽度。
具体实施方式
以下藉由特定的具体实施例说明本发明的实施方式,本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点及功效。
须知,本说明书所附图式所绘示的结构、比例、大小等,均仅用以配合说明书所揭示的内容,以供本领域技术人员的了解与阅读,并非用以限定本发明可实施的限定条件,所以不具技术上的实质意义,任何结构的修饰、比例关系的改变或大小的调整,在不影响本发明所能产生的功效及所能达成的目的下,均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时,本说明书中所引用的如“上”及“一”等用语,也仅为便于叙述的明了,而非用以限定本发明可实施的范围,其相对关系的改变或调整,在无实质变更技术内容下,当也视为本发明可实施的范畴。
图1A至图1H为本发明的电子封装结构2的制法的剖面示意图。
如图1A所示,提供一基板10,该基板10包含多个电子组件20与间隔部21,该间隔部21布设于各该电子组件20之间,用以连接各该电子组件20。
于本实施例中,该电子组件20具有作用面20a与相对该作用面20a的非作用面20b,该作用面20a上具有多个电极垫200,并于该作用面20a与该些电极垫200上形成有一外露该些电极垫200的钝化层201。
此外,该电子组件20可为主动组件或被动组件,该主动组件例如为半导体芯片,而该被动组件例如为电阻、电容及电感。于本实施例中,该基板10为硅晶圆,且该电子组件20为芯片。
如图1B所示,结合一承载板23于该钝化层201上。于本实施例中,该钝化层201与该承载板23之间可形成有离型层231,以利于后续剥离该承载板23制程时避免对电子组件20造成损害。
如图1C所示,进行切割制程,对应该电子组件20的非作用面20b的一侧,以例如钻石割刀对各该间隔部21进行切割以形成沟槽24,其中该沟槽24并未贯穿该间隔部21。
于本实施例中,移除部分该间隔部21,使该间隔部21的保留厚度d约为20μm,以形成该沟槽24,且该沟槽24的宽度L(或该间隔部21的宽度)为10μm至3㎜。另外可选择性执行研磨该电子组件20的非作用面20b的薄化制程。
此外,于另一实施例中,如图1C’所示,于执行切割制程时,可于各该间隔部21上形成多个沟槽24’;其中,该沟槽24’与保留的间隔部21’的总和宽度(或该间隔部21的宽度L’)为15μm至4㎜。
如图1D所示,接续图1C的制程,于该沟槽24中与各该电子组件20的非作用面20b上形成一封装材25,以使该封装材25包覆该电子组件20的侧边及非作用面20b。
于本实施例中,该封装材25填满该沟槽24,使该封装材25环设于该电子组件20的周围,且该封装材25为绝缘材,例如,模封材(moldingcompound)、干膜材(dryfilm)、光阻材(photoresist)或防焊层(soldermask)。
另外,于一实施例中也可仅在该沟槽24中填充封装材25’,而未使该封装材25’覆盖电子组件20的非作用面20b,如图1D’所示。
如图1E所示,接续图1D的制程,移除该承载板23与该离型层231,以外露该些电子组件20的电极垫200与钝化层201。
如图1F所示,由于该些电子组件20为芯片,后续可透过线路重布层(Redistributionlayer,简称RDL)制程,以形成一线路重布结构27于该钝化层201上,且使该线路重布结构27电性连接该些电极垫200。接着,形成多个导电组件28于该线路重布结构27上。
于本实施例中,该线路重布结构27包括形成于该钝化层201上且电性连接该些电极垫200的线路层271、及覆盖该线路层271且外露部分该线路层271的绝缘保护层273,以供该些导电组件28形成于该线路层271的外露表面上而电性连接该线路层271。
此外,该些导电组件28为焊球、金属凸块或其结合的实施例。
又,可依需求设计该线路重布结构27的实施例,并不以上述为限。
另外,也可于结合该承载板23前,形成多个导电组件28于该些电极垫200上,如图1B’所示,再将该些导电组件28嵌埋于该离型层231(或黏着层)中,所以不需形成该线路重布结构27。
如图1G及图1H所示,进行切单制程,于对应该电子组件20的作用面20a的一侧,沿该沟槽24的路径切割该基板10,以分离各该电子组件20,以获取多个电子封装结构2,其中,该电子组件20形成有侧面20c,且该侧面20c邻接该作用面20a与非作用面20b。
于本实施例中,先利用激光切割该间隔部21原保留的厚度,再以钻石刀切割该沟槽24内所填充的封装材25部分。
此外,该钻石刀的切割路径S对应该沟槽24位置,且该钻石刀的切割路径S的宽度w小于该沟槽24的宽度L,使该封装材25覆盖该电子组件20的侧面20c。或者,该切单制程也可以钻石刀沿该沟槽24的路径切割该间隔部21原保留的厚度及该沟槽24内所填充的封装材25部分。
又,如图1H’所示,为接续图1C’所示的制程,切割路径位于该些沟槽24’之间,以获取多个电子封装结构2。
于后续制程中,该电子封装结构2以该些导电组件28结合至一封装基板8的电性接触垫80上,如图2A所示;或者,如图2B所示,为接续图1B’所示的制程所获取的电子封装结构2’;也可如图2C所示,为接续图1D’所示的制程所获取的电子封装结构2”。
另外,该电子封装结构2”的厚度C(不含导电组件28)约为45至787微米(um),且该电子封装结构2”的至少一侧面具有外露部分(未覆盖该封装材25)与覆盖部分(覆盖有该封装材25),该外露部分的厚度D至少为25微米(um),而该覆盖部分的厚度B至少为20微米(um),如图2C所示。
本发明还提供一种电子封装结构2,2’,2”,包括:一电子组件20、封装材25,25’、一线路重布结构27、以及多个导电组件28。
所述的电子组件20具有相对的作用面20a与非作用面20b、及邻接该作用面20a与非作用面20b的侧面20c,该作用面20a具有多个电极垫200。
所述的封装材25,25’覆盖该电子组件20的侧面20c,且该封装材25,25’于该电子组件20的侧面20c上的覆盖面积B占该侧面20c的总面积A的10%至99%,较佳为68%至97%。
所述的线路重布结构27形成于该电子组件20的作用面20a上且电性连接该些电极垫200。
所述的导电组件28形成于该电子组件20的作用面20a上且电性连接该些电极垫200。
于一实施例中,该封装材25还形成于该电子组件20的非作用面20b上。
于一实施例中,该电子组件20以其作用面20a结合至一封装基板8上。
综前所述,发明的电子封装结构及其制法,藉由先于对应该电子组件的非作用面的一侧形成多个沟槽,再于对应该电子组件的作用面的一侧,沿该沟槽切割分离各该电子组件,使该电子组件的侧面及非作用面覆盖有封装材,藉以提供保护机制,避免后续切单制程及取放作业中造成电子组件损伤,进而提升产品的良率。
上述实施例仅用以例示性说明本发明的原理及其功效,而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下,对上述实施例进行修改。因此本发明的权利保护范围,应如权利要求书所列。

Claims (17)

1.一种电子封装结构的制法,其特征在于,该制法包括:
提供一基板,该基板包含有多个电子组件与布设于各该电子组件间的间隔部,且该电子组件具有相对的作用面与非作用面,该作用面具有多个电极垫;
于对应该电子组件的非作用面的一侧,形成至少一沟槽于各该间隔部中,且该沟槽未贯穿该间隔部;
形成封装材于该沟槽中;以及
于对应该电子组件的作用面的一侧,沿该沟槽切割分离各该电子组件,使该电子组件形成有邻接该作用面与非作用面的侧面,且该封装材覆盖该电子组件的侧面。
2.如权利要求1所述的电子封装结构的制法,其特征在于,该切割的制程先利用激光切割该间隔部原保留的厚度,再以钻石割刀切割该沟槽内所填充的封装材部分。
3.如权利要求1所述的电子封装结构的制法,其特征在于,该切割路径的宽度小于该间隔部的宽度。
4.如权利要求1所述的电子封装结构的制法,其特征在于,当形成多个该沟槽于各该间隔部上时,该切割路径位于该些沟槽之间。
5.如权利要求1所述的电子封装结构的制法,其特征在于,当形成单一沟槽于各该间隔部上时,该切割路径相对于该沟槽上。
6.如权利要求1所述的电子封装结构的制法,其特征在于,该封装材还形成于该电子组件的非作用面上。
7.如权利要求1所述的电子封装结构的制法,其特征在于,该电子封装结构的覆盖该封装材的部分的厚度至少为20微米。
8.如权利要求1所述的电子封装结构的制法,其特征在于,该电子封装结构的厚度为45至787微米。
9.如权利要求1所述的电子封装结构的制法,其特征在于,该制法还包括形成线路重布结构于该电子组件的作用面上且电性连接该些电极垫。
10.如权利要求1所述的电子封装结构的制法,其特征在于,该制法还包括形成多个导电组件于该电子组件的作用面上且电性连接该些电极垫。
11.如权利要求1所述的电子封装结构的制法,其特征在于,该制法还包括于分离各该电子组件之后,该电子组件以其作用面结合至一封装基板上。
12.一种电子封装结构,其特征在于,该结构包括:
电子组件,其具有相对的作用面与非作用面、及邻接该作用面与非作用面的侧面,该作用面具有多个电极垫;以及
封装材,其覆盖该电子组件的侧面,该电子封装结构的覆盖该封装材的部分的厚度至少为20微米。
13.如权利要求12所述的电子封装结构,其特征在于,该电子封装结构的厚度为45至787微米。
14.如权利要求12所述的电子封装结构,其特征在于,该封装材还形成于该电子组件的非作用面上。
15.如权利要求12所述的电子封装结构,其特征在于,该结构还包括线路重布结构,其形成于该电子组件的作用面上且电性连接该些电极垫。
16.如权利要求12所述的电子封装结构,其特征在于,该结构还包括多个导电组件,其形成于该电子组件的作用面上且电性连接该些电极垫。
17.如权利要求12所述的电子封装结构,其特征在于,该电子组件以其作用面结合至一封装基板上。
CN201410724720.2A 2014-11-17 2014-12-03 电子封装结构及其制法 Active CN105720007B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW103139709 2014-11-17
TW103139709A TWI575676B (zh) 2014-11-17 2014-11-17 電子封裝結構及其製法

Publications (2)

Publication Number Publication Date
CN105720007A true CN105720007A (zh) 2016-06-29
CN105720007B CN105720007B (zh) 2018-12-25

Family

ID=55962352

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410724720.2A Active CN105720007B (zh) 2014-11-17 2014-12-03 电子封装结构及其制法

Country Status (3)

Country Link
US (1) US20160141217A1 (zh)
CN (1) CN105720007B (zh)
TW (1) TWI575676B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7099838B2 (ja) * 2018-03-16 2022-07-12 ローム株式会社 チップ部品およびチップ部品の製造方法
US11855058B2 (en) * 2021-08-30 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of forming the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030203539A1 (en) * 2002-04-29 2003-10-30 Shafidul Islam Partially patterned lead frames and methods of making and using the same in semiconductor packaging
TW201015675A (en) * 2008-10-02 2010-04-16 Kuo-Ning Chiang An electronic packaging structure with enhanced design
US20140183761A1 (en) * 2013-01-03 2014-07-03 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Embedded Wafer Level Chip Scale Packages
US20140217597A1 (en) * 2013-02-05 2014-08-07 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Stress Relieving Vias for Improved Fan-Out WLCSP Package

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5847936A (en) * 1997-06-20 1998-12-08 Sun Microsystems, Inc. Optimized routing scheme for an integrated circuit/printed circuit board
JPWO2004066398A1 (ja) * 2003-01-20 2006-05-18 シャープ株式会社 光センサフィルタ用の透明樹脂組成物、光センサおよびその製造方法
WO2007000697A2 (en) * 2005-06-29 2007-01-04 Koninklijke Philips Electronics N.V. Method of manufacturing an assembly and assembly
US7838424B2 (en) * 2007-07-03 2010-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Enhanced reliability of wafer-level chip-scale packaging (WLCSP) die separation using dry etching
US8487435B2 (en) * 2008-09-09 2013-07-16 Triquint Semiconductor, Inc. Sheet-molded chip-scale package
KR101521260B1 (ko) * 2008-11-25 2015-05-18 삼성전자주식회사 발광 다이오드 패키지 및 이의 제조방법
US8084300B1 (en) * 2010-11-24 2011-12-27 Unisem (Mauritius) Holdings Limited RF shielding for a singulated laminate semiconductor device package
JP5365647B2 (ja) * 2011-02-09 2013-12-11 株式会社村田製作所 高周波モジュールの製造方法および高周波モジュール
US8642385B2 (en) * 2011-08-09 2014-02-04 Alpha & Omega Semiconductor, Inc. Wafer level package structure and the fabrication method thereof
US9620413B2 (en) * 2012-10-02 2017-04-11 STATS ChipPAC Pte. Ltd. Semiconductor device and method of using a standardized carrier in semiconductor packaging
US9184139B2 (en) * 2013-12-17 2015-11-10 Stats Chippac, Ltd. Semiconductor device and method of reducing warpage using a silicon to encapsulant ratio
US9704769B2 (en) * 2014-02-27 2017-07-11 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming encapsulated wafer level chip scale package (EWLCSP)
US9508623B2 (en) * 2014-06-08 2016-11-29 UTAC Headquarters Pte. Ltd. Semiconductor packages and methods of packaging semiconductor devices
US20160064299A1 (en) * 2014-08-29 2016-03-03 Nishant Lakhera Structure and method to minimize warpage of packaged semiconductor devices
JP2016092300A (ja) * 2014-11-07 2016-05-23 新光電気工業株式会社 半導体装置及び半導体装置の製造方法
TWI566339B (zh) * 2014-11-11 2017-01-11 矽品精密工業股份有限公司 電子封裝件及其製法
US9673150B2 (en) * 2014-12-16 2017-06-06 Nxp Usa, Inc. EMI/RFI shielding for semiconductor device packages
KR102345751B1 (ko) * 2015-01-05 2022-01-03 삼성전자주식회사 반도체 발광소자 패키지 및 그 제조 방법
KR102341732B1 (ko) * 2015-01-30 2021-12-23 삼성전자주식회사 반도체 패키지 및 이의 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030203539A1 (en) * 2002-04-29 2003-10-30 Shafidul Islam Partially patterned lead frames and methods of making and using the same in semiconductor packaging
TW201015675A (en) * 2008-10-02 2010-04-16 Kuo-Ning Chiang An electronic packaging structure with enhanced design
US20140183761A1 (en) * 2013-01-03 2014-07-03 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Embedded Wafer Level Chip Scale Packages
US20140217597A1 (en) * 2013-02-05 2014-08-07 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Stress Relieving Vias for Improved Fan-Out WLCSP Package

Also Published As

Publication number Publication date
TWI575676B (zh) 2017-03-21
US20160141217A1 (en) 2016-05-19
TW201620086A (zh) 2016-06-01
CN105720007B (zh) 2018-12-25

Similar Documents

Publication Publication Date Title
US8970047B2 (en) Method for creating a 3D stacked multichip module
CN103620762B (zh) 半导体装置
CN103208482B (zh) 通孔组件模块及其形成方法
CN102969305B (zh) 用于半导体结构的管芯对管芯间隙控制及其方法
JP2008311599A (ja) モールド再構成ウェハー、これを利用したスタックパッケージ及びその製造方法
TW201027706A (en) Die, stacked structures, and systems
TW201222721A (en) Method of manufacturing semiconductor device
CN103187380A (zh) 具有穿基板通路的半导体装置
CN103681607A (zh) 半导体器件及其制作方法
CN104377170A (zh) 半导体封装件及其制法
KR101936405B1 (ko) 적층 반도체 패키지 및 이의 제조방법
CN102956511A (zh) 半导体封装结构及其制作方法
CN105470235A (zh) 中介板及其制法
CN107424974A (zh) 具有埋入式噪声屏蔽墙的封装基板
CN105489565A (zh) 嵌埋元件的封装结构及其制法
CN102983112A (zh) 堆叠的晶片级封装器件
CN105575919A (zh) 电子封装件及其制法
KR101624855B1 (ko) 멀티칩 모듈 타입의 웨이퍼 레벨 팬아웃 패키지 및 이의 제조 방법
TWI599007B (zh) 電子單體及其製法
CN102790030B (zh) 具有偏置钝化以减少电迁移的半导体结构
CN105720007A (zh) 电子封装结构及其制法
CN101295650A (zh) 半导体装置及其制法
TW201247093A (en) Semiconductor packaging method to form double side electromagnetic shielding layers and device fabricated from the same
EP2672511B1 (en) 3d stacked multichip module and method of fabrication
CN218548408U (zh) 芯片封装结构

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant