CN101286459A - 可供堆叠的半导体装置及其制法 - Google Patents

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Abstract

本发明公开一种可供堆叠的半导体装置及制法，是提供一具有多个芯片的晶片，所述芯片及晶片具有相对的主动面及非主动面，各该芯片主动面上设有多个焊垫，以于相邻芯片焊垫间形成沟槽及于该沟槽处形成电性连接至芯片焊垫的第一金属层，接着薄化该晶片非主动面至该沟槽处而外露该第一金属层，并于该晶片非主动面形成电性连接至该第一金属层的第二金属层，之后分离各该芯片，以形成多个可供堆叠的半导体装置，后续可利用形成于半导体装置主动面及非主动面上的第一及第二金属层进行相互堆叠及电性连接，以构成多芯片的堆叠结构，从而可在不增加堆叠面积情况下整合更多芯片，并避免使用焊线所导致电性不佳及使用硅贯通电极所导致制造复杂及高成本问题。

Description

可供堆叠的半导体装置及其制法
技术领域
本发明涉及一种半导体装置及其制法，尤其涉及一种可供垂直堆叠的半导体装置及其制法。
背景技术
由于通讯、网络及电脑等各式可携式(Portable)电子产品及其周边产品轻薄短小的趋势的日益重要，且所述电子产品朝多功能及高性能的方向发展，以满足半导体封装件高集成度(Integration)及微型化(Miniaturization)的封装需求，且为求提升单一半导体封装件的性能(ability)与容量(capacity)以符合电子产品小型化、大容量与高速化的趋势，现有是以半导体封装件多芯片模块化(Multichip Module，MCM)的形式呈现，以在单一封装件的基板(如基板或导线架)上接置至少二个以上的芯片。
参阅图1，即显示一现有以水平间隔方式排列的多芯片半导体封装件。如图所示，此半导体封装件包含有一基板100；一第一芯片110，具有相对的主动面110a和非主动面110b，且其非主动面110b粘接至该基板100上，并以第一导线120将该第一芯片110的主动面110a电性连接至该基板100；以及一第二芯片140，具有相对的主动面140a和非主动面140b，其非主动面140b粘接至该基板100并与该第一芯片间隔一定的距离，再以第二导线150将该第二芯片140的主动面140a电性连接至该基板100。
上述现有多芯片半导体封装件的主要缺点在于为避免芯片间的导线误触，须以一定的间隔来粘接各该芯片，故若需粘接多个芯片则需于基板上布设大面积的芯片接置区域(Die Attachment Area)以容设所需数量的芯片，此举将造成成本的增加及无法满足轻薄短小的需求。
再参阅图2，显示现有如美国专利第6,538,331号案所揭示以堆叠方式(Stacked)将第一芯片210及第二芯片240叠接于基板200上，同时各该叠接芯片相对下层芯片偏位(off-set)一段距离，以方便该第一及第二芯片210、240分别打设焊线220、250至该基板200。
此方法虽可比前述以水平间隔方式排列多芯片的技术节省基板空间，但是其仍须利用焊线技术电性连接芯片及基板，使芯片与基板间电性连接品质易受焊线的线长影响而导致电性不佳。同时由于这些芯片于堆叠时须偏移一段距离，且加上焊线设置空间的影响，依旧可能造成芯片堆叠面积过大而无法容纳更多芯片。
为此，美国专利US6,642,081、5,270,261及6,809,421揭示一种利用硅贯通电极(Through Silicon Via，TSV)技术以供多个半导体芯片得以垂直堆叠且相互电性连接。但是其制造过程过于复杂且成本过高，因此欠缺产业实用价值。
因此，如何解决上述现有多芯片堆叠问题，并开发一种不致增加面积而可有效在封装件中整合更多芯片以提升电性功能，同时避免使用焊线技术所导致电性不佳及因使用硅贯通电极(TSV)所导致制造过程过于复杂且成本过高的多芯片堆叠结构及制法，实为目前亟欲解决的课题。
发明内容
鉴于以上所述背景技术的缺点，本发明的主要目的在于提供一种可供堆叠的半导体装置及其制法，得以在不增加面积下，在半导体封装件中整合更多的芯片。
本发明的另一目的在于提供一种可供堆叠的半导体装置及其制法，从而可以较简便的方式制造过程，避免使用硅贯通电极(TSV)所导致制造过程过于复杂且成本过高问题。
本发明的再一目的在于提供一种可供堆叠的半导体装置及其制法，可供多个半导体芯片直接电性连接，避免使用焊线技术所导致电性不佳问题。
本发明的又一目的在于提供一种可供堆叠的半导体装置及其制法，可供多个半导体芯片直接垂直堆叠。
为达上述目的以及其他目的，本发明揭示一种可供堆叠的半导体装置的制法，包括：提供一具有多个芯片的晶片，所述芯片及晶片具有相对的主动面及非主动面，且于各该芯片主动面上设有多个焊垫，以于相邻芯片焊垫间形成沟槽；于该沟槽处形成第一金属层，并令该第一金属层电性连接至芯片焊垫；薄化该晶片非主动面至该沟槽处，以使该第一金属层相对外露于该晶片非主动面；于该晶片非主动面上设置一绝缘层，并令该绝缘层形成有开口以外露出该第一金属层；于该绝缘层开口处形成第二金属层，并使该第二金属层电性连接至该第一金属层；以及分离各该芯片，以形成多个可供堆叠的半导体装置。
后续可将其中一半导体装置利用其非主动面上的第二金属层堆叠并电性连接至另一半导体装置主动面上的第一金属层，藉以构成多芯片的堆叠结构。
通过前述制法，本发明还揭示一种可供堆叠的半导体装置，包括：芯片，所述芯片具有相对的主动面及非主动面，且该主动面上设有多个焊垫；第一金属层，设于该芯片主动面边缘及侧边，以电性连接至该芯片焊垫；绝缘层，覆盖于该芯片非主动面，且该绝缘层对应该芯片非主动面边缘形成有外露出该第一金属层的开口；以及第二金属层，形成于该绝缘层开口，并电性连接至该第一金属层。
因此，本发明的可供堆叠的半导体装置及其制法，主要是提供一具有多个芯片的晶片，所述芯片及晶片具有相对的主动面及非主动面，且在各该芯片主动面上设有多个焊垫，以于相邻芯片焊垫间形成沟槽及于该沟槽处形成电性连接至芯片焊垫的第一金属层，接着薄化该晶片非主动面至该沟槽处而外露该第一金属层，并于该晶片非主动面形成电性连接至该第一金属层的第二金属层，最后再分离各该芯片，以形成多个可供堆叠的半导体装置。
后续即可将一该半导体装置以非主动面上的第二金属层接置并电性连接至芯片承载件上，并将另一半导体装置利用其非主动面上的第二金属层接置并电性连接至先前的该半导体装置主动面上的第一金属层，藉以构成多芯片的堆叠结构。如此，将可在不致增加堆叠面积情况下有效整合更多芯片以提升电性功能，同时避免使用焊线技术所导致电性不佳及因使用硅贯通电极(TSV)所导致制造过程过于复杂且成本过高等问题。
附图说明
图1为现有以水平间隔方式排列的多芯片半导体封装件剖面示意图；
图2为美国专利第6,538,331号案所揭示的以堆叠方式进行多芯片堆叠的半导体封装件剖面示意图；
图3A至3I为本发明的可供堆叠的半导体装置及其制法第一实施例的剖面示意图；
图4为将本发明的半导体装置进行堆叠的剖面示意图；
图5为本发明的可供堆叠的半导体装置第二实施例的剖面示意图；以及
图6A至6D为本发明的可供堆叠的半导体装置及其制法第三实施例的剖面示意图。
主要元件符号说明
100     基板
110     第一芯片
110a    主动面
110b    非主动面
120     焊线
140     第二芯片
140a    主动面
140b    非主动面
150     焊线
200     基板
210     第一芯片
220     焊线
240     第二芯片
250     焊线
30      芯片
300     晶片
301     主动面
302     非主动面
303        焊垫
304        沟槽
304’      凹槽
31、31’   导电层
310        聚合胶层
32、32’   抗蚀剂层
320、320’ 抗蚀剂层开口
34         第一金属层
341        厚铜
342        镍
343        焊锡
35         粘着层
36         承载件
37         绝缘层
370        绝缘层开口
38         第二金属层
381        镍或铜
382        焊锡
40         芯片
401        主动面
402        非主动面
41、41’   导电层
44         第一金属层
48         第二金属层
W          开口的宽度
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，所属技术领域的技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点与功效。
第一实施例
参阅图3A至3I，为本发明的可供堆叠的半导体装置及其制法示意图。
如图3A所示，提供一具有多个芯片30的晶片300，所述芯片30及晶片300具有相对的主动面301及非主动面302，且在各该芯片主动面301上设有多个焊垫303，以于相邻芯片焊垫303间形成沟槽304。
如图3B至3D所示，在该晶片主动面301上利用如溅镀等方式形成一如钛/铜(Ti/Cu)、钛化钨/铜(TiW/Cu)或钛化钨/金(TiW/Au)或铝/镍钒/铜(Al/NiV/Cu)或镍钒/铜(NiV/Cu)或钛/镍钒/铜(Ti/NiV/Cu)或钛化钨/镍钒/铜(TiW/NiV/Cu)的导电层31，再覆盖一抗蚀剂层32，并使该抗蚀剂层32形成有对应该沟槽304的开口320。
接着再进行电镀制造过程，以于该抗蚀剂层开口320的沟槽304位置依序形成如厚铜(约10～30μm)341、镍层(约2～5μm)342及焊锡343的第一金属层34，并令该第一金属层34电性连接至芯片焊垫303。
之后即可移除该抗蚀剂层32及其所覆盖的导电层31。
如图3E所示，将该晶片300以其主动面301间隔一粘着层35而粘着于一如玻璃的承载件36上，以供薄化该晶片300非主动面302至该沟槽304处，以使该第一金属层34相对外露于该晶片非主动面302，且该晶片300薄化后的厚度约为25～75μm。
如图3F所示，于该晶片非主动面302上设置一绝缘层37，并令该绝缘层37形成有开口370以外露出该第一金属层34；其中该绝缘层37例如为厚约5μm的苯环丁烯(Benzo-Cyclo-Butene，BCB)或聚酰亚胺(Polyimide，PI)，该开口370的宽度W以略小于该沟槽304的宽度为宜。
如图3G及3H所示，于该晶片300非主动面302及绝缘层37上利用如溅镀方式形成如Ti/Cu或TiW/Cu的导电层31’，并于该导电层31’上覆盖一抗蚀剂层32’，且令该抗蚀剂层32’形成有开口320’以外露出该导线层31’。
接着通过电镀方式，以于该抗蚀剂层开口320’中形成包括有例如镍或铜381及焊锡382的第二金属层38，并使该第二金属层38电性连接至该第一金属层34。之后再移除该抗蚀剂层32’及其所覆盖的导电层31’。
如图3I所示，移除该承载板36，并沿所述芯片30间进行切割，以分离各该芯片30，从而形成多个可供堆叠的半导体装置。
通过前述制法，本发明还揭示一种可供堆叠的半导体装置，包括：芯片30，所述芯片30具有相对的主动面301及非主动面302，且该主动面301上设有多个焊垫303；第一金属层34，设于该芯片主动面301边缘及侧边，以电性连接至该芯片焊垫303；绝缘层37，覆盖于该芯片非主动面302，且该绝缘层37对应该芯片非主动面302边缘形成有外露出该第一金属层34的开口；以及第二金属层38，形成于该绝缘层37开口，并电性连接至该第一金属层34。
再参阅图4，后续即可将其中一半导体装置利用其芯片非主动面302上第二金属层38的焊锡材料，并通过回焊作业而堆叠并电性连接至另一半导体装置的芯片主动面301上的第一金属层34的焊锡材料，藉以构成多芯片的堆叠结构。另外，亦可直接利用热压(thermalcompression)方式将前述制得的多个半导体装置，使其中一半导体装置第二金属层热压并电性连接至另一半导体装置的第一金属层，以形成多芯片的堆叠结构。
第二实施例
参阅图5，为本发明的可供堆叠的半导体装置第二实施例的剖面示意图。本实施例的半导体装置与前述实施例大致相同，其主要差异是形成于半导体装置的芯片40主动面401上的第一金属层44为金(Au)，其通过预先溅镀于该主动面的导电层41(例如为TiW/Au(钛化钨/金))电镀而成，且其厚度约为15～30μm；另外相对于该芯片非主动面402上的第二金属层48为锡(Sn)或金(Au)，其通过预先溅镀于该非主动面402的导电层41’(例如为Ti/Cu(钛/铜)或TiW/Cu(钛化钨/铜)或TiW/Au(钛化钨/金))电镀而成，且其厚度约为20～40μm。
如此，在进行堆叠时，即可直接利用热压方式，以将其中一半导体装置的第二金属层(例如为锡)热压至另一半导体装置的第一金属层(例如为金)，以形成共金结构，藉以简化制造过程。
因此，本发明的可供堆叠的半导体装置及其制法，主要是提供一具有多个芯片的晶片，所述芯片及晶片具有相对的主动面及非主动面，且于各该芯片主动面上设有多个焊垫，以于相邻芯片焊垫间形成沟槽及于该沟槽处形成电性连接至芯片焊垫的第一金属层，接着薄化该晶片非主动面至该沟槽处而外露该第一金属层，并于该晶片非主动面形成电性连接至该第一金属层的第二金属层，最后再分离各该芯片，以形成多个可供堆叠的半导体装置。后续即可将一该半导体装置以非主动面上的第二金属层接置并电性连接至芯片承载件上，并将另一半导体装置利用其非主动面上的第二金属层接置并电性连接至先前的该半导体装置主动面上的第一金属层，藉以构成多芯片的堆叠结构；如此，将可在不致增加堆叠面积情况下有效整合更多芯片以提升电性功能，同时避免使用焊线技术所导致电性不佳及因使用硅贯通电极(TSV)所导致制造过程过于复杂且成本过高等问题。
第三实施例
再参阅图6A至6D，为本发明的可供堆叠的半导体封装件及其制法第三实施例的示意图。同时为简化本附图，本实施例中对应上述第一实施例相同或相似的元件采用相同标号表示。
本实施例的可供堆叠的半导体封装件及其制法与该第一实施例大致相同，主要差异在于在相邻芯片焊垫303间形成沟槽304后，还可于该沟槽304内形成聚合胶层310的绝缘层，并令该聚合胶层310形成凹槽304’，再于该晶片主动面301及该凹槽304’上利用如溅镀等方式形成导电层31，以令该聚合胶层310形成于所述芯片30与该导电层31之间，该聚合胶层310的材质为例如聚酰亚胺或苯环丁烯的聚合胶，通过该聚合胶层310形成于所述芯片30与该导电层31之间以增加所述芯片30与该导电层31的绝缘性及附着性；接着，其后续的制法与该第一实施例相同，以形成多个可供堆叠的半导体封装件。
以上所述的具体实施例，仅用以例释本发明的特点及功效，而非用以限定本发明的可实施范围，在未脱离本发明的上述精神与技术范围下，任何运用本发明所揭示内容而完成的等效改变及修饰，均仍应为随附的权利要求所涵盖。

Claims (27)

1. 一种可供堆叠的半导体装置的制法，包括：
提供一具有多个芯片的晶片，所述芯片及晶片具有相对的主动面及非主动面，且于各该芯片主动面上设有多个焊垫，以于相邻芯片焊垫间形成沟槽；
于该沟槽处形成第一金属层，并令该第一金属层电性连接至芯片焊垫；
薄化该晶片非主动面至该沟槽处，以使该第一金属层相对外露于该晶片非主动面；
于该晶片非主动面上设置一绝缘层，并令该绝缘层形成有开口以外露出该第一金属层；
于该绝缘层开口处形成第二金属层，并使该第二金属层电性连接至该第一金属层；以及
分离各该芯片，以形成多个可供堆叠的半导体装置。
2. 根据权利要求1所述的可供堆叠的半导体装置的制法，其中，该第一金属层的制法包括：
于该晶片主动面上形成一导电层；
于该导电层上覆盖一抗蚀剂层，并使该抗蚀剂层形成有对应该沟槽的开口；
进行电镀制造过程，以于该抗蚀剂层开口的沟槽位置形成第一金属层，并令该第一金属层电性连接至芯片焊垫；以及
移除该抗蚀剂层及其所覆盖的导电层。
3. 根据权利要求2所述的可供堆叠的半导体装置的制法，其中，该导电层为钛/铜(Ti/Cu)、钛化钨/铜(TiW/Cu)、钛化钨/金(TiW/Au)、铝/镍钒/铜(Al/NiV/Cu)、镍钒/铜(NiV/Cu)、钛/镍钒/铜(Ti/NiV/Cu)以及钛化钨/镍钒/铜(TiW/NiV/Cu)的其中之一。
4. 根据权利要求2所述的可供堆叠的半导体装置的制法，其中，该第一金属层包括厚铜层、镍层及焊锡材料。
5. 根据权利要求2所述的可供堆叠的半导体装置的制法，其中，该第一金属层为金。
6. 根据权利要求1所述的可供堆叠的半导体装置的制法，其中，在薄化该晶片非主动面前，将该晶片以其主动面间隔一粘着层而粘着于一承载件上，以供薄化该晶片非主动面至该沟槽处。
7. 根据权利要求1所述的可供堆叠的半导体装置的制法，其中，该第二金属层的制法包括：
于该晶片非主动面及绝缘层上形成导电层；
于该导电层上覆盖一抗蚀剂层，且令该抗蚀剂层形成有开口以外露出该绝缘层开口；
接着通过电镀方式，以于该抗蚀剂层开口中形成第二金属层，并使该第二金属层电性连接至该第一金属层；以及
移除该抗蚀剂层及其所覆盖的导电层。
8. 根据权利要求7所述的可供堆叠的半导体装置的制法，其中，该导电层为钛/铜(Ti/Cu)、钛化钨/铜(TiW/Cu)、钛化钨/金(TiW/Au)、铝/镍钒/铜(Al/NiV/Cu)、镍钒/铜(NiV/Cu)、钛/镍钒/铜(Ti/NiV/Cu)以及钛化钨/镍钒/铜(TiW/NiV/Cu)的其中之一。
9. 根据权利要求7所述的可供堆叠的半导体装置的制法，其中，该第二金属层包括有镍、铜层及焊锡材料。
10. 根据权利要求7所述的可供堆叠的半导体装置的制法，其中，该第二金属层为锡层。
11. 根据权利要求1所述的可供堆叠的半导体装置的制法，还包括将其中一半导体装置利用其芯片非主动面上第二金属层堆叠并电性连接至另一半导体装置的芯片主动面上的第一金属层，藉以构成多芯片的堆叠结构。
12. 根据权利要求11所述的可供堆叠的半导体装置的制法，其中，该第二金属层及第一金属层的电性连接是通过回焊结合及热压形成共金结构的其中一方式完成。
13. 根据权利要求1所述的可供堆叠的半导体装置的制法，其中，相邻芯片焊垫间形成沟槽后，还可于该沟槽内形成聚合胶层的绝缘层，并令该聚合胶层形成凹槽，再于该晶片主动面及该凹槽上形成第一金属层。
14. 根据权利要求13所述的可供堆叠的半导体装置的制法，其中，该聚合胶层的材质为聚酰亚胺及苯环丁烯的其中之一。
15. 一种可供堆叠的半导体装置，包括：
芯片，所述芯片具有相对的主动面及非主动面，且该主动面上设有多个焊垫；
第一金属层，设于该芯片主动面边缘及侧边，以电性连接至该芯片焊垫；
绝缘层，覆盖于该芯片非主动面，且该绝缘层对应该芯片非主动面边缘形成有外露出该第一金属层的开口；以及
第二金属层，形成于该绝缘层开口，并电性连接至该第一金属层。
16. 根据权利要求15所述的可供堆叠的半导体装置，其中，该第一金属层与芯片间还包括一导电层。
17. 根据权利要求16所述的可供堆叠的半导体装置，其中，该导电层为钛/铜(Ti/Cu)、钛化钨/铜(TiW/Cu)、钛化钨/金(TiW/Au)、铝/镍钒/铜(Al/NiV/Cu)、镍钒/铜(NiV/Cu)或钛/镍钒/铜(Ti/NiV/Cu)、钛化钨/镍钒/铜(TiW/NiV/Cu)的其中之一。
18. 根据权利要求15所述的可供堆叠的半导体装置，其中，该第一金属层包括厚铜层、镍层及焊锡材料。
19. 根据权利要求15所述的可供堆叠的半导体装置，其中，该第一金属层为金。
20. 根据权利要求15所述的可供堆叠的半导体装置，其中，该第二金属层与芯片间还包括一导电层。
21. 根据权利要求20所述的可供堆叠的半导体装置，其中，该导电层为钛/铜(Ti/Cu)、钛化钨/铜(TiW/Cu)的其中之一。
22. 根据权利要求15所述的可供堆叠的半导体装置，其中，该第二金属层包括有镍、铜层及焊锡材料。
23. 根据权利要求15所述的可供堆叠的半导体装置，其中，该第二金属层为锡层。
24. 根据权利要求15所述的可供堆叠的半导体装置，还包括有另一半导体装置，通过其芯片非主动面上第二金属层堆叠并电性连接至该半导体装置的芯片主动面上的第一金属层，藉以构成多芯片的堆叠结构。
25. 根据权利要求24所述的可供堆叠的半导体装置，其中，该第二金属层及第一金属层的电性连接是通过回焊结合及热压形成共金结构的其中一方式完成。
26. 根据权利要求15所述的可供堆叠的半导体装置，其中，第一金属层与所述芯片之间还形成有聚合胶层的绝缘层。
27. 根据权利要求26所述的可供堆叠的半导体装置，其中，该聚合胶层的材质为聚酰亚胺及苯环丁烯的其中之一。
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