KR20090084645A - 스택 패키지의 제조방법 - Google Patents

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Abstract

본 발명은 수율 저하 및 열피로에 의한 반도체 칩의 열화를 방지할 수 있는 스택 패키지의 제조방법을 개시한다. 개시된 본 발명에 따른 스택 패키지의 제조방법은, 다수의 제1반도체 칩을 포함하는 웨이퍼의 후면을 백-그라인딩하는 단계; 상기 백-그라인딩된 웨이퍼의 후면에 지지대를 부착하는 단계; 상기 백-그라인딩된 웨이퍼의 제1반도체 칩들 상에 각각 적어도 하나 이상의 제2반도체 칩을 스택하는 단계; 상기 스택된 제1반도체 칩 및 제2반도체 칩간을 전기적으로 상호 연결시키는 제1관통전극을 형성하는 단계; 상기 스택된 제2반도체 칩들 중 최상부의 제2반도체 칩 상에 상기 제1관통전극과 전기적으로 연결되는 제2관통전극 및 상기 제2관통전극과 연결된 재배선을 구비한 제3반도체 칩을 부착하는 단계; 상기 제3반도체 칩의 재배선 상에 외부접속단자를 부착하는 단계; 및 상기 제2 및 제3 반도체 칩이 각각 스택된 웨이퍼 레벨의 제1반도체 칩들을 칩 레벨로 쏘잉하는 단계;를 포함한다.

Description

스택 패키지의 제조방법{Method for fabricating stack package}
본 발명은 스택 패키지의 제조방법에 관한 것으로, 보다 상세하게는, 수율 저하 및 열피로에 의한 반도체 칩의 열화를 방지할 수 있는 스택 패키지의 제조방법에 관한 것이다.
반도체 산업에서 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되어 왔다. 예컨대, 소형화에 대한 요구는 칩 크기에 근접한 패키지 개발을 가속화시켰으며, 실장 신뢰성에 대한 요구는 실장작업의 효율성 및 실장후의 기계적·전기적 신뢰성을 향상시킬 수 있는 기술 개발을 가속화시켰다.
또한, 전기·전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다. 이러한 고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다.
그러나, 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선폭을 요구하는 등, 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서, 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로서 스택 기술이 제안되었다.
상기 스택 기술 중, 최근 가장 많이 사용되고 있는 기술이 관통전극을 사용한 스택 패키지이다. 이러한 관통전극을 사용한 스택 패키지는 상기 관통전극에 의해 스택된 반도체 칩들간의 전기적 연결이 이루어지기 때문에 그 크기가 작고, 짧은 전송 경로를 제공하는 것을 통해 반도체 모듈의 다기능 및 고성능 요건을 만족시킬 수 있다.
한편, 이와 같은 관통전극을 이용한 스택 패키지는, 웨이퍼 상에서 모든 칩들에 대해 관통전극 형성 및 모든 스택 전의 공정들을 수행한 후에 쏘잉 공정을 거쳐 개개의 칩 레벨로 스택하는 방식과, 상기 관통전극 형성 및 모든 스택 전의 공정들이 수행된 웨이퍼들을 웨이퍼 레벨로 스택한 후에 쏘잉하는 방식에 의해 제조된다.
그러나, 자세하게 도시하고 설명하지는 않았지만, 전자의 방식은 테스트가 완료된 반도체 칩을 스택하기 때문에 제조 수율을 높일 수 있지만, 공정의 수가 많고, 특히, 반도체 칩들간의 스택을 위해 솔더링을 사용하는 경우에는 솔더 볼의 정렬 및 솔더링 온도에 의한 반도체 칩의 열화가 발생하는 문제가 있다. 반면, 후자의 방식은 공정 원가 절감 및 공정의 간소화는 가능하지만, 웨이퍼 레벨로 모든 공정이 진행되기 때문에 초기 웨이퍼의 수율 감소에 따라 최종 스택 패키지의 수율이 급격히 감소하게 되는 문제점이 있다.
그러므로, 상기 관통전극을 이용한 스택 패키지를 제조함에 있어서, 수율 저 하를 방지하면서 열에 의한 반도체 칩의 열화를 방지할 수 있는 새로운 기술이 절실히 필요한 실정이다.
본 발명의 실시예들은 수율 저하 및 열피로에 의한 반도체 칩의 열화를 방지할 수 있는 스택 패키지의 제조방법을 제공한다.
일 견지에서, 본 발명의 실시예에 따른 스택 패키지의 제조방법은, 다수의 제1반도체 칩을 포함하는 웨이퍼의 후면을 백-그라인딩하는 단계; 상기 백-그라인딩된 웨이퍼의 후면에 지지대를 부착하는 단계; 상기 백-그라인딩된 웨이퍼의 제1반도체 칩들 상에 각각 적어도 하나 이상의 제2반도체 칩을 스택하는 단계; 상기 스택된 제1반도체 칩 및 제2반도체 칩간을 전기적으로 상호 연결시키는 제1관통전극을 형성하는 단계; 상기 스택된 제2반도체 칩들 중 최상부의 제2반도체 칩 상에 상기 제1관통전극과 전기적으로 연결되는 제2관통전극 및 상기 제2관통전극과 연결된 재배선을 구비한 제3반도체 칩을 부착하는 단계; 상기 제3반도체 칩의 재배선 상에 외부접속단자를 부착하는 단계; 및 상기 제2 및 제3 반도체 칩이 각각 스택된 웨이퍼 레벨의 제1반도체 칩들을 칩 레벨로 쏘잉하는 단계;를 포함한다.
상기 지지대는 글래스 및 웨이퍼 케리어 중 어느 하나를 사용한다.
상기 제2반도체 칩의 스택은 상기 백-그라인딩된 웨이퍼의 제1반도체 칩들 중 굳-다이로 판명된 제1반도체 칩들 상에만 선택적으로 수행한다.
또한, 본 발명의 일 실시예에 따른 스택 패키지의 제조방법은, 상기 제1관통전극을 형성하는 단계 후, 그리고, 상기 제3반도체 칩을 부착하는 단계 전, 상기 지지대를 제거하는 단계를 더 포함한다.
게다가, 본 발명의 일 실시예에 따른 스택 패키지의 제조방법은, 상기 외부접속단자를 부착하는 단계 후, 그리고, 상기 제1반도체 칩들을 칩 레벨로 쏘잉하는 단계 전, 상기 지지대를 제거하는 단계를 더 포함한다.
상기 제2반도체 칩을 스택하는 단계는 접착제 또는 접착테이프를 사용하여 수행한다.
상기 제1관통전극을 형성하는 단계는, 상기 지지대가 노출되도록 상기 스택된 제2반도체 칩 및 제1반도체 칩을 식각하여 관통 홀을 형성하는 단계; 및 상기 관통 홀 내에 금속 물질을 매립하는 단계;를 포함한다.
상기 금속 물질을 매립하는 단계는 금속 핀을 삽입하는 방식 또는 도금 방식으로 수행한다.
상기 제1, 제2 및 제3 반도체 칩은 동일 기능을 갖는 동종 칩들로 구성한다.
상기 제1, 제2 및 제3 반도체 칩은 서로 다른 기능을 갖는 이종 칩들로 구성한다.
다른 견지에서, 본 발명의 다른 실시예에 따른 스택 패키지의 제조방법은, 다수의 제1반도체 칩을 포함하는 웨이퍼의 후면을 백-그라인딩하는 단계; 상기 백-그라인딩된 웨이퍼의 후면에 지지대를 부착하는 단계; 상기 백-그라인딩된 웨이퍼의 제1반도체 칩들 상에 각각 적어도 하나 이상의 제2반도체 칩을 스택하는 단계; 상기 스택된 제1반도체 칩 및 제2반도체 칩간을 전기적으로 상호 연결시키는 제1관통전극을 형성하는 단계; 상기 스택된 제2반도체 칩들 중 최상부의 제2반도체 칩 상에 제3반도체 칩을 부착하는 단계; 상기 제3반도체 칩에 상기 제1관통전극과 전기적으로 연결되는 제2관통전극 및 상기 제2관통전극과 연결된 재배선을 형성하는 단계; 상기 제3반도체 칩의 재배선 상에 외부접속단자를 부착하는 단계; 및 상기 제2 및 제3 반도체 칩이 각각 스택된 웨이퍼 레벨의 제1반도체 칩들을 칩 레벨로 쏘잉하는 단계;를 포함한다.
상기 지지대는 글래스 및 웨이퍼 케리어 중 어느 하나를 사용한다.
상기 제2반도체 칩의 스택은 상기 백-그라인딩된 웨이퍼의 제1반도체 칩들 중 굳-다이로 판명된 제1반도체 칩들 상에만 선택적으로 수행한다.
또한, 본 발명의 다른 실시예에 따른 스택 패키지의 제조방법은, 상기 제1관통전극을 형성하는 단계 후, 그리고, 상기 제3반도체 칩을 부착하는 단계 전, 상기 지지대를 제거하는 단계를 더 포함한다.
게다가, 본 발명의 다른 실시예에 따른 스택 패키지의 제조방법은, 상기 외부접속단자를 부착하는 단계 후, 그리고, 상기 제1반도체 칩들을 칩 레벨로 쏘잉하는 단계 전, 상기 지지대를 제거하는 단계를 더 포함한다.
상기 제2반도체 칩을 스택하는 단계는 접착제 또는 접착테이프를 사용하여 수행한다.
상기 제1관통전극을 형성하는 단계는, 상기 지지대가 노출되도록 상기 스택된 제2반도체 칩 및 제1반도체 칩을 식각하여 관통 홀을 형성하는 단계; 및 상기 관통 홀 내에 금속 물질을 매립하는 단계;를 포함한다.
상기 금속 물질을 매립하는 단계는 금속 핀을 삽입하는 방식 또는 도금 방식 으로 수행한다.
상기 제1, 제2 및 제3 반도체 칩은 동일 기능을 갖는 동종 칩들로 구성한다.
상기 제1, 제2 및 제3 반도체 칩은 서로 다른 기능을 갖는 이종 칩들로 구성한다.
본 발명은 웨이퍼의 각 반도체 칩 상에 테스트를 거쳐 굳-다이(Good-Die)로 판명된 또 다른 반도체 칩들을 스택한 후에 웨이퍼 레벨로 상기 스택된 반도체 칩들을 전기적으로 상호 연결하는 관통전극을 형성하고, 그리고 나서, 상기 웨이퍼를 칩 레벨로 쏘잉하여 다수의 스택 패키지를 제조한다.
이렇게 함에 따라, 본 발명은, 칩 레벨로 개개의 반도체 칩들을 스택한 후에 관통전극을 형성하는 종래의 방식과 비교해서, 공정 수를 감소시킬 수 있으며, 또한, 솔더링 온도에 따라 반도체 칩의 열화가 일어나는 문제를 해결할 수 있다. 아울러, 본 발명은 웨이퍼 레벨의 반도체 칩 상에 또 다른 굳-다이로 판명된 반도체 칩들을 스택하기 때문에 초기 웨이퍼의 수율 감소에 따라 최종 스택 패키지의 수율이 급격히 감소하는 문제를 해결할 수 있다. 특히, 웨이퍼에서의 굳-다이로 판명된 반도체 칩 상에만 굳-다이로 판명된 또 다른 반도체 칩들을 스택하는 경우 수율을 현저히 향상시킬 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 스택 패키지의 제조방법을 설명하기 위한 공정별 단면도이다.
도 1a를 참조하면, 테스트를 통해 굳-다이(good-die)로 판명된 다수의 제1반도체 칩(102)을 포함하는 수율이 높은 웨이퍼(100)를 마련한다. 상기 각 제1반도체 칩(102)은 제1본딩패드들(104)을 구비한다.
도 1b를 참조하면, 상기 웨이퍼의 후면을 일정 두께만큼 백-그라인딩 한다. 도면부호 100a는 백-그라인딩된 웨이퍼를 나타낸다. 상기 백-그라인딩된 웨이퍼(100a)의 후면에 글래스(Glass) 또는 웨이퍼 캐리어(Carrier)와 같은 지지대(110)를 부착한다.
도 1c를 참조하면, 상기 후면에 지지대(110)가 부착된 백-그라인딩된 웨이퍼(100a)에서의 제1반도체 칩들(102) 중 굳-다이로 판명된 제1반도체 칩들(102) 상에만 선택적으로 적어도 하나 이상의 제2반도체 칩(112)을 스택한다. 상기 제2반도체 칩(112)은 수율이 높지 않은 웨이퍼로부터 굳-다이로 판명되고, 쏘잉되어 얻어진 것으로 이해될 수 있다.
상기 제2반도체 칩들(112)은 각각 제2본딩패드들(114)을 구비하며, 대응하는 제1반도체 칩(102) 상에 접착제 또는 접착 테이프와 같은 접착 부재(120)에 의해 스택된다. 또한, 상기 제2반도체 칩들(112)은, 예컨대, 모두 페이스-업(face-up) 타입으로 스택되며, 아울러, 상기 제1반도체 칩(102)의 제1본딩패드(104)를 포함해서 대응하는 제2본딩패드들(114)이 서로 동일 수직 선상에 배치되도록 스택된다.
도 1d를 참조하면, 상기 제1반도체 칩(102) 및 상기 제1반도체 칩(102) 상에 스택된 적어도 하나 이상의 제2반도체 칩(112)을 상기 지지대(110)가 노출될 때까지 식각하여 관통홀을 형성한다. 예컨대, 상기 관통홀은 스택된 제1반도체 칩(102) 및 제2반도체 칩들(112)의 동일 수직 선상에 배치된 본딩 패드들(104, 114) 모두를 관통하도록 형성한다.
상기 관통홀 내에 금속 물질을 매립하여 스택된 제1반도체 칩(102) 및 제2반도체 칩(112)의 대응하는 본딩패드들(104, 114)을 상호 연결시키는 제1관통전극(130)을 형성한다. 예컨대, 상기 제1관통전극(130)은 도금 공정으로 형성하거나, 또는 금속핀을 삽입시키는 방식으로 형성한다.
도 1e를 참조하면, 상기 백-그라인딩된 웨이퍼(100a)의 후면에 부착된 지지대(106)를 제거한다. 상기 스택된 제2반도체 칩들(112) 중 최상부의 제2반도체 칩(112) 상에 캡(Cap) 다이의 역할을 하며 상기 제1관통전극(130)과 전기적으로 연결되는 제2관통전극(140) 및 상기 제2관통전극(140)과 연결된 재배선(146)을 구비한 제3반도체 칩(132)을 부착한다. 상기 제3반도체 칩(132)은 제2반도체 칩(112)의 부착 방식과 동일하게 접착제 또는 접착 테이프와 같은 접착 부재(120)를 이용해서 부착한다. 상기 제3반도체 칩(132)의 재배선(146)의 볼 랜드 부분에 외부 회로에의 실장수단으로서 솔더 볼과 같은 외부접속단자(150)를 부착한다.
도 1f를 참조하면, 상기 외부접속단자(150)가 부착된 제3반도체 칩(132) 및 적어도 하나 이상의 제2반도체 칩(112)이 스택된 백-그라인딩된 웨이퍼를 칩 레벨로 쏘잉하고, 이를 통해, 상기 제1반도체 칩(102), 적어도 하나 이상의 제2반도체 칩(112) 및 캡 다이 역할을 하는 제3반도체 칩(132)이 스택되고, 상기 제1 및 제2 관통전극(130, 140)에 의해 상호 전기적 연결이 이루어진 본 발명의 실시예에 따른 스택 패키지(200)의 제조를 완성한다.
전술한 바와 같이, 본 발명은, 많은 굳 다이들을 포함하는 수율이 높은 웨이퍼의 각 반도체 칩 상에 굳 다이로 판명된 개개의 반도체 칩들을 접착제 또는 접착 테이프와 같은 접착 부재를 이용해서 스택하고, 웨이퍼 레벨로 스택된 반도체 칩들간을 전기적으로 연결시키는 관통전극을 형성한 후에 칩 레벨로 쏘잉하여 스택 패키지를 제조한다.
따라서, 본 발명은 굳 다이만을 선별적으로 스택하기 때문에 종래와 비교해서 수율을 향상시킬 수 있다. 특히, 반도체 칩들의 스택을 웨이퍼에서의 굳-다이로 판명된 반도체 칩에 대해서만 선별적으로 수행하는 경우, 상기 수율을 더욱 향상시킬 수 있다.
또한, 본 발명은 복잡한 관통전극 형성 공정을 칩 레벨이 아닌 웨이퍼 레벨로 수행함으로써 공정 수 및 공정 원가를 절감할 수 있다.
게다가, 본 발명은 반도체 칩들의 스택을 열 공정이 필요치 않은 접착 부재를 이용하여 수행하기 때문에 열피로에 의한 반도체 칩의 열화 발생을 방지할 수 있다.
한편, 전술한 본 발명의 일 실시예에 따른 스택 패키지의 제조방법에 있어서, 스택되는 제1, 제2 및 제3 반도체 칩들은 서로 동종의 칩들로 구성함은 물론 목적으로 하는 바에 따라 서로 다른 이종의 칩들로 구성할 수 있다.
또한, 상기 백-그라인딩된 웨이퍼의 후면에 부착된 지지대는 제3반도체 칩의 부착 전에 제거하였지만, 상기 제3반도체 칩의 부착 및 재배선에의 외부접속단자의 부착 후에 제거하는 것도 가능하다.
게다가, 전술한 본 발명의 일 실시예에 따른 스택 패키지의 제조방법은 캡 다이의 역할을 하는 제3반도체 칩이 제2관통전극 및 재배선을 구비한 상태로 제2반도체 칩 상에 부착되었지만, 본 발명의 다른 실시예로서 상기 제3반도체 칩을 상기 제2관통전극 및 재배선을 구비하지 않은 채로 상기 제2반도체 칩 상에 부착한 후, 상기 부착된 제3반도체 칩에 상기 제2관통전극과 재배선을 형성하는 것도 가능하다.
이러한 본 발명의 다른 실시예에 따른 스택 패키지의 제조방법에 있어서, 상기 제3반도체 칩의 부착과 제2관통전극 및 재배선의 형성 순서 이외의 나머지 공정들은 이전 실시예의 그것들과 동일하다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 스택 패키지의 제조방법을 설명하기 위한 공정별 단면도이다.

Claims (20)

  1. 다수의 제1반도체 칩을 포함하는 웨이퍼의 후면을 백-그라인딩하는 단계;
    상기 백-그라인딩된 웨이퍼의 후면에 지지대를 부착하는 단계;
    상기 백-그라인딩된 웨이퍼의 제1반도체 칩들 상에 각각 적어도 하나 이상의 제2반도체 칩을 스택하는 단계;
    상기 스택된 제1반도체 칩 및 제2반도체 칩간을 전기적으로 상호 연결시키는 제1관통전극을 형성하는 단계;
    상기 스택된 제2반도체 칩들 중 최상부의 제2반도체 칩 상에 상기 제1관통전극과 전기적으로 연결되는 제2관통전극 및 상기 제2관통전극과 연결된 재배선을 구비한 제3반도체 칩을 부착하는 단계;
    상기 제3반도체 칩의 재배선 상에 외부접속단자를 부착하는 단계; 및
    상기 제2 및 제3 반도체 칩이 각각 스택된 웨이퍼 레벨의 제1반도체 칩들을 칩 레벨로 쏘잉하는 단계;
    를 포함하는 것을 특징으로 하는 웨이퍼 레벨 스택 패키지의 제조방법.
  2. 제 1 항에 있어서, 상기 지지대는 글래스 및 웨이퍼 케리어 중 어느 하나를 사용하는 것을 특징으로 하는 웨이퍼 레벨 스택 패키지의 제조방법.
  3. 제 1 항에 있어서, 상기 제2반도체 칩의 스택은 상기 백-그라인딩된 웨이퍼 의 제1반도체 칩들 중 굳-다이로 판명된 제1반도체 칩들 상에만 선택적으로 수행하는 것을 특징으로 하는 웨이퍼 레벨 스택 패키지의 제조방법.
  4. 제 1 항에 있어서, 상기 제1관통전극을 형성하는 단계 후, 그리고, 상기 제3반도체 칩을 부착하는 단계 전, 상기 지지대를 제거하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 스택 패키지의 제조방법.
  5. 제 1 항에 있어서, 상기 외부접속단자를 부착하는 단계 후, 그리고, 상기 제1반도체 칩들을 칩 레벨로 쏘잉하는 단계 전, 상기 지지대를 제거하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 스택 패키지의 제조방법.
  6. 제 1 항에 있어서, 상기 제2반도체 칩을 스택하는 단계는 접착제 또는 접착테이프를 사용하여 수행하는 것을 특징으로 하는 웨이퍼 레벨 스택 패키지의 제조방법.
  7. 제 1 항에 있어서, 상기 제1관통전극을 형성하는 단계는
    상기 지지대가 노출되도록 상기 스택된 제2반도체 칩 및 제1반도체 칩을 식각하여 관통 홀을 형성하는 단계; 및
    상기 관통 홀 내에 금속 물질을 매립하는 단계;
    를 포함하는 것을 특징으로 하는 웨이퍼 레벨 스택 패키지의 제조방법.
  8. 제 7 항에 있어서, 상기 금속 물질을 매립하는 단계는 금속 핀을 삽입하는 방식 또는 도금 방식으로 수행하는 것을 특징으로 하는 웨이퍼 레벨 스택 패키지의 제조방법.
  9. 제 1 항에 있어서, 상기 제1, 제2 및 제3 반도체 칩은 동일 기능을 갖는 동종 칩들로 구성하는 것을 특징으로 하는 웨이퍼 레벨 스택 패키지의 제조방법.
  10. 제 1 항에 있어서, 상기 제1, 제2 및 제3 반도체 칩은 서로 다른 기능을 갖는 이종 칩들로 구성하는 것을 특징으로 하는 웨이퍼 레벨 스택 패키지의 제조방법.
  11. 다수의 제1반도체 칩을 포함하는 웨이퍼의 후면을 백-그라인딩하는 단계;
    상기 백-그라인딩된 웨이퍼의 후면에 지지대를 부착하는 단계;
    상기 백-그라인딩된 웨이퍼의 제1반도체 칩들 상에 각각 적어도 하나 이상의 제2반도체 칩을 스택하는 단계;
    상기 스택된 제1반도체 칩 및 제2반도체 칩간을 전기적으로 상호 연결시키는 제1관통전극을 형성하는 단계;
    상기 스택된 제2반도체 칩들 중 최상부의 제2반도체 칩 상에 제3반도체 칩을 부착하는 단계;
    상기 제3반도체 칩에 상기 제1관통전극과 전기적으로 연결되는 제2관통전극 및 상기 제2관통전극과 연결된 재배선을 형성하는 단계;
    상기 제3반도체 칩의 재배선 상에 외부접속단자를 부착하는 단계; 및
    상기 제2 및 제3 반도체 칩이 각각 스택된 웨이퍼 레벨의 제1반도체 칩들을 칩 레벨로 쏘잉하는 단계;
    를 포함하는 것을 특징으로 하는 웨이퍼 레벨 스택 패키지의 제조방법.
  12. 제 11 항에 있어서, 상기 지지대는 글래스 및 웨이퍼 케리어 중 어느 하나를 사용하는 것을 특징으로 하는 웨이퍼 레벨 스택 패키지의 제조방법.
  13. 제 11 항에 있어서, 상기 제2반도체 칩의 스택은 상기 백-그라인딩된 웨이퍼의 제1반도체 칩들 중 굳-다이로 판명된 제1반도체 칩들 상에만 선택적으로 수행하는 것을 특징으로 하는 웨이퍼 레벨 스택 패키지의 제조방법.
  14. 제 11 항에 있어서, 상기 제1관통전극을 형성하는 단계 후, 그리고, 상기 제3반도체 칩을 부착하는 단계 전, 상기 지지대를 제거하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 스택 패키지의 제조방법.
  15. 제 11 항에 있어서, 상기 외부접속단자를 부착하는 단계 후, 그리고, 상기 제1반도체 칩들을 칩 레벨로 쏘잉하는 단계 전, 상기 지지대를 제거하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 스택 패키지의 제조방법.
  16. 제 11 항에 있어서, 상기 제2반도체 칩을 스택하는 단계는 접착제 또는 접착테이프를 사용하여 수행하는 것을 특징으로 하는 웨이퍼 레벨 스택 패키지의 제조방법.
  17. 제 11 항에 있어서, 상기 제1관통전극을 형성하는 단계는
    상기 지지대가 노출되도록 상기 스택된 제2반도체 칩 및 제1반도체 칩을 식각하여 관통 홀을 형성하는 단계; 및
    상기 관통 홀 내에 금속 물질을 매립하는 단계;
    를 포함하는 것을 특징으로 하는 웨이퍼 레벨 스택 패키지의 제조방법.
  18. 제 17 항에 있어서, 상기 금속 물질을 매립하는 단계는 금속 핀을 삽입하는 방식 또는 도금 방식으로 수행하는 것을 특징으로 하는 웨이퍼 레벨 스택 패키지의 제조방법.
  19. 제 11 항에 있어서, 상기 제1, 제2 및 제3 반도체 칩은 동일 기능을 갖는 동종 칩들로 구성하는 것을 특징으로 하는 웨이퍼 레벨 스택 패키지의 제조방법.
  20. 제 11 항에 있어서, 상기 제1, 제2 및 제3 반도체 칩은 서로 다른 기능을 갖 는 이종 칩들로 구성하는 것을 특징으로 하는 웨이퍼 레벨 스택 패키지의 제조방법.
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