KR20030050665A - 적층 칩 패키지와 그 제조 방법 - Google Patents

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Abstract

본 발명은 적층 칩 패키지와 그 제조 방법에 관한 것이다. 종래 기술의 적층 칩 패키지는 기판을 포함하고, 와이어를 이용하여 반도체 칩과 기판을 전기적으로 연결하므로, 적층 칩 패키지의 크기가 증가되는 문제를 갖는다.
본 발명에 따른 적층 칩 패키지는 적층된 반도체 칩에 솔더볼이 실장되어 외부 장치와 전기적으로 연결되므로, 적층 칩 패키지의 크기가 웨이퍼 레벨(wafer level)로 감소될 수 있다. 또한 와이어가 사용되지 않으므로, 와이어 루프 높이(wire loop height)에 의한 두께 증가 문제가 해결되며, 와이어 소모에 따른 제조 비용이 절감될 수 있다. 더불어 반도체 칩과 외부 장치와의 전기적 신호 전달 경로가 감소되어 전기 신호 전달 속도가 증가될 수 있고, 신호 전달 시 발생되는 신호 손실율이 감소될 수 있다.

Description

적층 칩 패키지와 그 제조 방법{Stack chip package and manufacturing method thereof}
본 발명은 반도체 칩 패키지에 관한 것으로, 좀 더 상세하게는 적층 칩 패키지와 그 제조 방법에 관한 것이다.
최근, 반도체 칩의 집적도가 증가함에 따라, 반도체 칩 패키지는 크기가 소형화되면서 용량은 증가되고 그 기능이 다양화되었다. 이와 같은 추세에 부합되기 위한 반도체 칩 패키지에는 적층 칩 패키지가 있으며, 이는 반도체 칩을 적층한 후 패키지 몸체를 형성하거나, 패키지 몸체 형성 공정까지 완료된 반도체 칩 패키지를 적층함으로써 구비된다.
이하, 도면을 참조하여 종래 기술에 따른 적층 칩 패키지를 설명하겠다.
도 1은 종래 기술에 따른 적층 칩 패키지의 단면도이다.
도 1과 같은 종래 기술의 적층 칩 패키지(100)는, 본딩 패드(103)가 구비된 활성면과 그와 반대되는 배면을 포함하는 복수개의 반도체 칩(101a, 101b)이 구비되며, 각각의 반도체 칩(101a, 101b)은 배면과 활성면이 서로 마주보도록 적층된다. 반도체 칩(101a, 101b)에 구비된 본딩 패드(103)는 기판(120)의 상부면과 와이어(110)에 의해 전기적으로 연결된다. 이와 같은 반도체 칩(101a, 101b)과 와이어(110) 및 기판(120)의 상부면은 봉지되어 패키지 몸체(130)가 구비되며, 기판(120)의 하부면에는 복수개의 솔더볼(140)이 실장되어 외부 장치와 전기적으로 연결된다.
그러나 종래 기술의 적층 칩 패키지(100)는 적층된 반도체 칩(101a, 101b)의 두께 이외에도, 기판(120)이 포함되므로 기판(120)의 높이만큼 두께가 증가된다.또한 반도체 칩(101a, 101b)과 기판(120)을 전기적으로 연결하는 와이어(110)는 소정의 와이어 루프 높이(wire loop height)를 가지므로 적층 칩 패키지(100)의 두께는 더욱 증가된다. 더불어 반도체 칩(101a, 101b)과 외부 장치와의 전기적 신호 전달 경로가, 반도체 칩(101a, 101b)-와이어(110)-기판(120)-솔더볼(140)의 경로로 이루어지므로 신호 전달 속도 저하 등의 문제가 발생된다.
본 발명의 목적은 두께 및 신호 전달 경로가 감소될 수 있는 적층 칩 패키지와 그 제조 방법을 제공하는데 있다.
도 1은 종래 기술에 따른 적층 칩 패키지의 단면도,
도 2는 본 발명에 따른 적층 칩 패키지의 단면도,
도 3a 내지 3g는 본 발명에 따른 적층 칩 패키지의 공정도이다.
* 도면의 주요 부분에 대한 설명 *
100, 200 : 적층 칩 패키지
101a, 101b, 201a, 201b, 201c : 반도체 칩
103 : 본딩 패드110 : 와이어
120 : 기판130 : 패키지 몸체
140, 240 : 솔더볼203, 203a, 203b, 203c : 웨이퍼
205 : 칩 패드207 : 관통홀
250 : 접착 수단257 : 접속홀
260 : 접속체270 : 보호막
280 : 절단 수단
상기 목적을 달성하기 위하여, 본 발명에 따른 적층 칩 패키지는 미세 회로 및 관통홀(through hole)이 형성된 활성면과 그와 마주보는 배면을 포함하고, 관통홀이 서로 대응되도록 적층된 복수개의 반도체 칩;과 관통홀에 대응되는 접속홀이 형성되고, 적층된 반도체 칩 사이에 개재되는 접착 수단;과 관통홀과 접속홀에 형성되는 접속체; 및 외부로 노출된 접속체에 대응되어 실장된 외부 접속 수단;을 포함하는 것을 특징으로 한다.
여기서, 접착 수단은 절연성 재질로 구비된 액상 또는 테이프 중 어느 하나의 형상으로 마련되는 것과, 미세 회로를 외부 환경으로부터 보호하기 위해 외부 접속 수단과 실장되는 접속체가 노출되도록 외부로 노출되는 활성면에 형성된 보호막을 포함하는 것이 바람직하다.
본 발명에 따른 적층 칩 패키지의 제조 방법은, (a) 활성면에 미세 회로 및칩 패드가 형성된 반도체 칩이 복수개 포함된 웨이퍼를 마련하는 단계; (b) 각각의 반도체 칩의 칩 패드가 대응되도록 접착 수단을 개재하여 웨이퍼를 복수개 적층하는 단계; (c) 칩 패드를 기준으로 반도체 칩들을 관통하는 관통홀과 접착 수단을 관통하는 접속홀을 형성하는 단계; (d) 관통홀과 접속홀에 접속체를 형성하는 단계; (e) 외부로 노출된 접속체에 외부 접속 수단을 형성하는 단계; 및 (f) 웨이퍼를 복수개의 반도체 칩으로 분리하는 단계;를 포함하는 것을 특징으로 한다.
여기서, (c)단계는 레이져를 이용하여 관통홀과 접속홀을 형성하는 것이 바람직하다.
또한 (d)단계는, 관통홀과 접속홀이 외부로 노출되도록 포토 레지스트 층을 형성하는 단계와, 관통홀과 접속홀에 접속체를 도금하는 단계와, 포토 레지스트 층을 제거하는 단계로 이루어지는 화학 도금법, 또는 관통홀과 접속홀에 봉 형상의 접속체를 물리적으로 삽입하는 물리적 삽입법으로 실시되는 것이 바람직하다.
더불어 (d)단계가 완료된 후, 외부로 노출된 미세 회로를 외부 환경으로부터 보호하기 위해, 외부로 노출된 활성면에서 외부 접속 수단과 실장되는 접속체를 제외한 부분에 보호막을 형성하는 (d′)단계를 더 포함하는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
도 2는 본 발명에 따른 적층 칩 패키지의 단면도, 도 3a 내지 3g는 본 발명에 따른 적층 칩 패키지의 공정도이다.
본 발명에 따른 적층 칩 패키지(200)는, 미세 회로 및 관통홀(207)이 형성된활성면과 그와 마주보는 배면을 포함하는 복수개의 반도체 칩(201a, 201b, 201c)을 포함한다. 이와 같은 반도체 칩(201a, 201b, 201c)은 관통홀(207)이 서로 대응되도록 적층되며, 동일한 반도체 칩(201a, 201b, 201c)으로 구비된 경우 각 반도체 칩(201a, 201b, 201c)들의 활성면과 배면이 마주보도록 적층된다. 따라서 적층된 반도체 칩(201a, 201b, 201c)들 중 최외곽에 위치된 두 개의 반도체 칩(201a, 201c)은 활성면과 배면 중 어느 한 부분이 외부로 노출된다. 더불어 반도체 칩(201a, 201c)의 배면은 연마(polishing)되어 그 두께가 감소될 수 있다.
적층된 반도체 칩(201a, 201b, 201c) 사이에는 접착 수단(250)이 개재되고, 접착 수단(250)은 절연성 재질로 구비된 액상 또는 테이프 중 어느 하나의 형상으로 마련된다. 이와 같은 접착 수단(250)에는 반도체 칩(201a, 201b, 201c)의 관통홀(207)과 대응되는 접속홀(257)이 형성되고, 관통홀(207)과 접속홀(257) 내부에는 접속체(260)가 형성되어 반도체 칩(201a, 201b, 201c)들의 전기 신호 전달의 경로로 구비된다. 접속체(260)는 구리(Cu), 금(Au), 은(Ag), 백금(Pt), 또는 그 합금 등의 금속 재질로 구비된다.
최외곽에 위치된 반도체 칩(201a, 201c)에서, 외부로 노출된 배면 또는 활성면의 접속체(260)에는 외부 접속 수단으로써 솔더볼(240)이 실장되어 외부 장치와 적층 칩 패키지(200)가 전기적으로 연결된다. 더불어 최외곽에 위치된 반도체 칩(201a, 201c)들 중 활성면이 외부로 노출된 경우, 활성면에 형성된 미세 회로를 외부 환경으로부터 보호하기 위한 보호막(270)이 형성된다. 이 때, 활성면에 솔더볼(240)이 부착되는 경우에는 솔더볼(240)이 부착되는 접속체(260)를 제외한 나머지 부분에 보호막(270)이 형성된다.
한편, 상술한 적층 칩 패키지(200)에서는 활성면과 배면이 마주보는 동일한 반도체 칩(201a, 201b, 201c)이 적층된 경우를 설명하였으나, 다른 종류, 예를 들어 거울형(mirror type)으로 구비된 반도체 칩(201a, 201b, 201c)들이 마련될 수 있음은 자명한 일이다.
거울형의 반도체 칩(201a, 201b, 201c)들을 구비한 경우, 서로 대응되는 반도체 칩(201a, 201b, 201c)은 활성면과 활성면 또는 배면과 배면이 마주보도록 구비되어 적층된다. 이 때, 최외곽으로 노출된 활성면에는 보호막(270)이 형성되며, 활성면에 솔더볼(240)이 부착되는 경우에는 솔더볼(240)이 부착되는 접속체(260)를 제외한 나머지 부분에 보호막(270)이 형성된다.
부가적으로, 동일 또는 동일하지 않은 반도체 칩(201a, 201b, 201c)이 구비된 적층 칩 패키지(200)에서, 외부 접속 수단은 적층 칩 패키지(200)의 외부로 노출된 배면 또는 활성면에 모두 실장될 수 있으나, 활성면에 형성된 미세 회로를 보호하기 위해서 배면에 실장되는 것이 바람직하다. 더불어 외부 접속 수단으로써 솔더볼(240)이 사용되었으나, 솔더 범프(solder bump) 등으로 구비될 수 있다.
본 발명에 따른 적층 칩 패키지의 제조 공정을 도면을 참조하여 설명하면 다음과 같다.
(a) 먼저, 도 3a와 같이, 일면에 미세 회로 및 칩 패드(205)가 형성된 반도체 칩(201)이 복수 개 포함된 웨이퍼(203)를 마련하는 단계를 거친다. 웨이퍼(203)의 배면은 연마 등의 공정을 거침으로써 그 두께가 감소되어 구비될 수 있다.
(b) 도 3b와 같이, 각각의 반도체 칩(201)의 칩 패드(205)가 대응되도록 접착 수단(250)을 개재하여 웨이퍼(203a, 203b, 203c)를 복수 개 적층하는 단계를 거친다. 서로 적층될 반도체 칩(201)에 따라 배면 또는 활성면이 서로 마주보도록 구비되거나 배면과 활성면이 마주보도록 적층할 수 있다.
(c) 도 3c와 같이, 칩 패드(205)를 기준으로 반도체 칩(201)들을 관통하는 관통홀(207)과 접착 수단(250)을 관통하는 접속홀(257)을 형성하는 단계를 거친다. 바람직하게는 소정의 파장을 갖는 레이저(laser)를 이용한 레이져 드릴(laser drill; 도시하지 않음)을 사용하여 관통홀(207)과 접속홀(257)을 형성한다.
(d) 도 3d와 같이, 관통홀(207)과 접속홀(257)에 접속체(260)를 형성하는 단계를 거친다. 접속체(260)는 화학 도금법 또는 물리적 삽입법에 의해 형성될 수 있으며, 물리적 삽입법은 관통홀(207)과 접속홀(257)에 봉 형상의 접속체(260)를 삽입함으로써 이루어진다. 반면에, 화학 도금법은 관통홀(207)과 접속홀(257)이 외부로 노출되도록 포토 레지스트(도시하지 않음)를 형성하는 단계와, 관통홀(207)과 접속홀(257) 내부에 접속체(260)를 도금하는 단계, 및 포토 레지스트 층을 제거하는 단계로 이루어진다.
(d′) 도 3e와 같이, 외부로 노출된 활성면에 외부 접속 수단과 실장되는 접속체(260)를 외부로 노출시켜 보호막(270)을 형성하는 단계를 거친다. 이 때 활성면에 외부 접속 수단이 부착되지 않는 경우에는 활성면 전면에 보호부(270)가 형성된다. 반면에, 최외곽에 위치된 웨이퍼(203a, 203c)에서 외부로 노출된 부분이 반도체 칩의 배면이라면, 미세 회로가 외부로 노출되지 않으므로 보호막(270)을 형성하지 않아도 무방하다. 보호막(270)은 솔더 레지스트(solder resist) 또는 에폭시와 같은 재질로 마련되며, 실크스크린 프린팅(silk screen printing)법과 같은 방법으로 형성된다.
(e) 도 3f와 같이, 외부로 노출된 접속체(260)에 외부 접속 수단을 형성하는 단계를 거친다. 본 실시예에서는 외부 접속 수단으로써 솔더볼(240)을 이용하였으며, 솔더볼(240)은 실장될 접속체(260) 부분에 플럭스(flux)를 도포하여 용융시킴으로써 실장하는 방식으로 구비된다. 외부 접속 수단은 솔더 범프가 이용될 수 있으며, 솔더 범프는 증착 공정을 통해 형성할 수 있다.
본 도면에서는 최외곽에 위치된 웨이퍼(203a)의 배면이 외부로 노출된 경우를 나타냈으나, 웨이퍼(203a)의 활성면이 외부로 노출되어 접속체(260) 상에 솔더볼(240)이 실장될 수 있다.
(f) 도 3g와 같이, 웨이퍼(201a, 201b, 201c)를 복수개의 적층 칩 패키지(도 2의 200)로 분리하는 단계를 거침으로써 적층 칩 패키지(도 2의 200)의 제조 공정은 완료된다. 이 때 사용되는 절단 수단(280)으로는 블레이드(blade) 또는 레이져 등이 이용될 수 있다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 예를 들어, 외부 접속 장치는 적층 칩 패키지의 일면뿐 아니라 양면에 형성될 수 있다.
여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다. 예를 들어, 본 실시예의 적층 칩 패키지는 세 개의 반도체 칩이 적층된 형태로 나타냈지만, 둘 또는 넷 이상의 반도체 칩이 적층되어 구비될 수 있다.
따라서, 본 발명의 구조를 따르면 적층된 반도체 칩에 솔더볼이 실장되어 외부 장치와 전기적으로 연결되므로, 적층 칩 패키지의 크기가 웨이퍼 레벨(wafer level)로 감소될 수 있다.
또한 와이어가 사용되지 않으므로, 와이어 루프 높이에 의한 두께 증가 문제가 해결되며, 와이어 소모에 따른 제조 비용이 절감될 수 있으므로 경제적이다.
더불어 반도체 칩과 외부 장치와의 전기적 신호 전달 경로가 반도체 칩-외부 접속 수단의 경로로 감소되어 이루어지므로, 전기 신호 전달 속도가 증가될 수 있고, 신호 전달 시 발생되는 신호 손실율이 감소될 수 있다.

Claims (8)

  1. 미세 회로 및 관통홀(through hole)이 형성된 활성면과 그와 마주보는 배면을 포함하고, 상기 관통홀이 서로 대응되도록 적층된 복수개의 반도체 칩;
    상기 관통홀에 대응되는 접속홀이 형성되고, 적층된 상기 반도체 칩 사이에 개재되는 접착 수단;
    상기 관통홀과 접속홀에 형성되는 접속체; 및
    외부로 노출된 상기 접속체에 대응되어 실장된 외부 접속 수단;을 포함하는 것을 특징으로 하는 적층 칩 패키지.
  2. 제 1항에 있어서, 상기 접착 수단은 절연성 재질로 구비된 액상 또는 테이프 중 어느 하나의 형상으로 마련되는 것을 특징으로 하는 적층 칩 패키지.
  3. 제 1항에 있어서, 상기 외부 접속 수단과 실장되는 접속체가 노출되도록 외부로 노출되는 상기 활성면에 형성된 보호막을 더 포함하는 것을 특징으로 하는 적층 칩 패키지.
  4. (a) 활성면에 미세 회로 및 칩 패드가 형성된 반도체 칩이 복수 개 포함된 웨이퍼를 마련하는 단계;
    (b) 각각의 상기 반도체 칩의 칩 패드가 대응되도록 접착 수단을 개재하여상기 웨이퍼를 복수 개 적층하는 단계;
    (c) 상기 칩 패드를 기준으로 상기 반도체 칩들을 관통하는 관통홀과 상기 접착 수단을 관통하는 접속홀을 형성하는 단계;
    (d) 상기 관통홀과 접속홀에 접속체를 형성하는 단계;
    (e) 상기 외부로 노출된 접속체에 외부 접속 수단을 형성하는 단계; 및
    (f) 상기 웨이퍼를 복수개의 적층된 상기 반도체 칩으로 분리하는 단계;를 포함하는 것을 특징으로 하는 적층 칩 패키지의 제조 방법.
  5. 제 4항에 있어서, 상기 (c)단계는 레이져를 이용하여 상기 관통홀과 접속홀을 형성하는 것을 특징으로 하는 적층 칩 패키지의 제조 방법.
  6. 제 4항에 있어서, 상기 (d)단계는 상기 관통홀과 접속홀이 외부로 노출되도록 포토 레지스트 층을 형성하는 단계와, 상기 관통홀과 접속홀에 상기 접속체를 도금하는 단계와, 상기 포토 레지스트 층을 제거하는 단계인 것을 특징으로 하는 적층 칩 패키지의 제조 방법.
  7. 제 4항에 있어서, 상기 (d)단계는 상기 관통홀과 접속홀에 봉 형상의 상기 접속체를 물리적으로 삽입하는 물리적 삽입법을 이용하는 것을 특징으로 하는 적층 칩 패키지의 제조 방법.
  8. 제 4항에 있어서, 상기 (d)단계가 완료된 후, 외부로 노출된 활성면에 외부 접속 수단과 실장되는 접속체를 외부로 노출시켜 보호막을 형성하는 (d′)단계를 더 포함하는 것을 특징으로 하는 적층 칩 패키지의 제조 방법.
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