KR100920039B1 - 적층형 반도체 패키지 및 이의 제조 방법 - Google Patents

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Abstract

적층형 반도체 패키지 및 이의 제조 방법이 개시되어 있다. 적층형 반도체 패키지의 제조 방법은 씨드 금속막이 형성된 기판을 마련하는 단계, 상호 정렬된 비아홀을 갖는 반도체 칩들을 상기 씨드 금속막 상에 적층하여 반도체 칩 모듈을 형성하는 단계 및 상기 씨드 금속막을 이용하여 정렬된 상기 비아홀들 내부에 도전막을 성장시켜 상기 비아홀들 내부에 도전성 성장층을 형성하는 단계를 포함한다.
적층형, 반도체, 패키지, 씨드, 금속막, 비아홀

Description

적층형 반도체 패키지 및 이의 제조 방법{STACKED SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THEREOF}
도 1은 본 발명의 제1 실시예에 의한 적층형 반도체 패키지의 단면도이다.
도 2는 도 1의 'A' 부분 확대도이다.
도 3 내지 도 12들은 본 발명의 제1 실시예에 의한 적층형 반도체 패키지의 제조 방법을 도시한 단면도들이다.
도 13은 본 발명의 제2 실시예에 의한 적층형 반도체 패키지의 단면도이다.
도 14 내지 도 17들은 본 발명의 제2 실시예에 의한 적층형 반도체 패키지의 제조 방법을 도시한 단면도들이다.
본 발명은 적층형 반도체 패키지 및 이의 제조 방법에 관한 것이다.
최근 들어, 방대한 데이터를 저장 및 단시간 내 저장된 데이터를 처리하는 반도체 소자가 개발되고 있다.
일반적으로, 반도체 소자는 웨이퍼와 같은 반도체 칩상에 트랜지스터, 저항, 커패시터 등과 같은 소자를 집적하여 반도체 칩을 형성하는 반도체 칩 제조 공정 및 반도체 칩을 웨이퍼로부터 개별화하여 외부 회로 기판 등과 전기적으로 접속 및 취성이 약한 반도체 칩을 외부로부터 인가된 충격 및/또는 진동으로부터 보호하는 패키지 공정에 의하여 제조된다.
최근, 패키지 공정의 기술 개발에 의해 반도체 칩의 사이즈의 100% 내지 110%에 불과한 칩 스케일 패키지 및 복수개의 반도체 칩들을 적층하여 데이터 저장 및 데이터 처리 속도를 향상시킨 적층형 반도체 패키지가 개발되고 있다.
이들 중 적층형 반도체 패키지는 적층 된 복수개의 반도체 칩들 간의 신호 입/출력을 위해 적층된 반도체 칩들이 상호 도전체에 의하여 연결된 구조를 갖는다.
종래 적층형 반도체 패키지는 적층된 반도체 칩들을 상호 연결하기 위하여 각 반도체 칩 또는 반도체 칩이 형성된 웨이퍼마다 비아홀을 형성하고 비아홀에 도전 물질을 채워 넣어 상하 반도체 칩과 연결되는 도전체를 형성한다.
비아홀에 도전체가 채워진 반도체 칩 또는 웨이퍼는 상호 적층 되고, 그 결과 각 반도체 칩의 도전체가 전기적으로 연결된 적층형 반도체 패키지가 제조된다.
그러나, 상술된 종래 적층형 반도체 패키지를 제조하기 위해서는 각 반도체 칩 또는 웨이퍼에 도전체를 각각 형성해야 하기 때문에 제조 공정이 복잡한 문제점을 갖는다.
이에 더하여 종래 적층형 반도체 패키지는 각 반도체 칩 또는 웨이퍼 마다 형성된 도전체들 사이의 전기적 접촉 불량이 빈번하게 발생 되는 문제점도 갖는다.
본 발명의 하나의 목적은 제조 공정을 보다 단순화시킴은 물론 상하 반도체 칩을 연결하는 도전체들 사이의 전기적 접촉 불량 발생을 방지한 적층형 반도체 패키지를 제공한다.
본 발명의 다른 목적은 제조 공정을 보다 단순화시킬 뿐만 아니라 상하 반도체 칩을 전기적으로 연결하는 도전체들 사이의 전기적 접촉 불량 발생을 방지한 적층형 반도체 패키지의 제조 방법을 제공한다.
본 발명의 하나의 목적을 구현하기 위한 적층형 반도체 패키지는 상호 정렬된 비아홀이 형성된 적층 반도체 칩들을 포함하는 반도체 칩 모듈 및 정렬된 상기 비아홀들 내부에 배치되며 상기 비아홀을 따라 성장된 도전성 성장층을 포함한다.
본 발명에서, 인접한 한 쌍의 상기 반도체 칩들 사이에는 상기 반도체 칩들을 부착하는 부착 부재가 개재된다.
적층형 반도체 패키지의 도전성 성장층은 도금층이다.
적층형 반도체 패키지의 상기 각 반도체 칩은 상기 비아홀과 대응하는 위치에 형성된 리세스부 및 상기 리세스부에 형성된 도전 패드를 포함하며, 상기 비아홀의 사이즈는 상기 도전 패드의 사이즈보다 작다. 적층형 반도체 패키지의 리세스부와 대응하는 상기 도전성 성장층의 측면은 상기 리세스부로 성장되어 상기 도전 패드와 전기적으로 연결되는 연장부를 포함한다.
적층형 반도체 패키지에서, 상기 도전성 성장층은 상기 반도체 칩 모듈의 상면으로 돌출된다.
적층형 반도체 패키지는 상기 반도체 칩 모듈이 실장 되는 기판 몸체, 상기 기판 몸체상에 배치되며 상기 반도체 칩 모듈과 전기적으로 연결되는 접속 패드 및 상기 기판 몸체에 배치되며 도전 부재와 전기적으로 접속되는 볼 랜드를 갖는 회로 기판을 더 포함한다.
적층형 반도체 패키지는 상기 반도체 칩 모듈을 덮는 몰딩 부재를 더 포함한다.
적층형 반도체 패키지의 상기 도전성 성장층은 상기 접속 패드와 전기적으로 접속되며, 상기 접속 패드의 위치는 상기 도전성 성장층의 위치와 동일하다.
본 발명의 다른 목적을 구현하기 위한 적층형 반도체 패키지의 제조 방법은 씨드 금속막이 형성된 기판을 마련하는 단계, 상호 정렬된 비아홀을 갖는 반도체 칩들을 상기 씨드 금속막 상에 적층하여 반도체 칩 모듈을 형성하는 단계 및 상기 씨드 금속막을 이용하여 정렬된 상기 비아홀들 내부에 도전막을 성장시켜 상기 비아홀들 내부에 도전성 성장층을 형성하는 단계를 포함한다.
상기 반도체 칩 모듈을 형성하는 단계는 제1 비아홀을 갖는 제1 반도체 칩을 상기 씨드 금속막 상에 배치하는 단계 및 상기 제1 반도체 칩상에 상기 제1 비아홀과 정렬된 제2 비아홀을 갖는 제2 반도체 칩을 상기 제1 반도체 칩상에 부착하는 단계를 포함한다.
상기 제1 반도체 칩을 상기 씨드 금속막 상에 배치하는 단계는 상기 제1 반도체 칩의 일측면에 상기 제1 반도체 칩의 두께보다 얕은 깊이를 갖는 예비 비아홀을 형성하는 단계, 상기 예비 비아홀이 상기 씨드 금속막과 마주하도록 상기 제1 반도체 칩을 상기 씨드 금속막 상에 배치하는 단계 및 상기 제1 반도체 칩의 두께를 감소시켜 상기 씨드 금속막을 노출하는 상기 제1 비아홀을 형성하는 단계를 포함한다.
상기 제1 반도체 칩의 두께를 감소시키는 단계에서, 상기 제1 반도체 칩의 두께는 연마 공정에 의하여 감소된다.
제1 비아홀을 갖는 제1 반도체 칩을 상기 씨드 금속막 상에 배치하는 단계 이전에, 상기 제1 반도체 칩의 일측면 중 상기 예비 비아홀과 대응하는 부분에 리세스부를 형성하는 단계 및 상기 리세스부의 바닥면에 패드를 형성하는 단계를 포함한다.
상기 제2 반도체 칩을 상기 제1 반도체 칩상에 배치하는 단계는 상기 제2 반도체 칩의 일측면에 상기 제1 반도체 칩의 두께보다 얕은 깊이를 갖는 예비 비아홀을 형성하는 단계, 상기 제2 반도체 칩의 일측면이 상기 제1 비아홀과 마주하도록 상기 제2 반도체 칩을 상기 제1 반도체 칩상에 배치하는 단계 및 상기 제2 반도체 칩의 두께를 감소시켜 상기 제1 비아홀을 노출하는 상기 제2 비아홀을 형성하는 단계를 포함한다.
상기 제2 반도체 칩의 두께를 감소시키는 단계에서, 상기 제2 반도체 칩의 두께는 연마 공정 및 에칭 공정 중 어느 하나에 의하여 감소 된다.
제2 비아홀을 갖는 제2 반도체 칩을 상기 제1 반도체 칩 상에 배치하는 단계 이전에, 상기 제2 반도체 칩의 일측면 중 상기 예비 비아홀과 대응하는 부분에 리세스부를 형성하는 단계 및 상기 리세스부의 바닥면에 패드를 형성하는 단계를 포 함한다.
상기 도전성 성장층을 형성하는 단계에서, 상기 도전성 성장층은 전기 도금 방법에 의하여 성장된다.
상기 도전성 성장층을 형성하는 단계에서, 상기 도전성 성장층은 상기 반도체 칩 모듈의 상부로 돌출된다.
상기 도전성 성장층을 형성하는 단계 이후, 상기 기판을 상기 반도체 칩 모듈로부터 분리하는 단계, 상기 반도체 칩 모듈을 접속패드를 갖는 회로 기판에 실장하는 단계 및 상기 반도체 칩 모듈을 몰딩 부재로 몰딩하는 단계를 포함한다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 적층형 반도체 패키지 및 이의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
실시예 1
도 1은 본 발명의 제1 실시예에 의한 적층형 반도체 패키지의 단면도이다. 도 2는 도 1의 'A' 부분 확대도이다.
도 1을 참조하면, 적층형 반도체 패키지(100)는 반도체 칩 모듈(200) 및 도전성 성장층(300)을 포함한다. 이에 더하여, 적층형 반도체 패키지(100)는 베이스 기판(400) 및 몰딩 부재(500)를 더 포함할 수 있다.
베이스 기판(400)은 반도체 칩 모듈(200)을 지지한다. 베이스 기판(400)은 기판 몸체(410), 접속 패드(420), 볼 랜드(430) 및 솔더볼(440)을 포함한다.
기판 몸체(410)는, 예를 들어, 사각 플레이트 형상을 갖는다. 기판 몸체(410)는 반도체 칩 모듈(200)이 실장되는 제1 면(412) 및 제1 면(412)과 대향하는 제2 면(414)을 갖는다. 기판 몸체(410)는 복수개의 층들로 이루어진 회로 패턴 및 서로 다른 층에 배치된 회로 패턴들을 상호 전기적으로 연결하는 비아(via)를 포함할 수 있다.
접속 패드(420)는 기판 몸체(410)의 제1 면(412) 상에 배치된다.
볼 랜드(430)는 회로 패턴 및 비아 등을 통해 기판 몸체(420)의 제1 면(412) 상에 배치된 접속 패드(420)에 전기적으로 연결된다.
솔더볼(440)은 볼 랜드(430) 상에 전기적으로 접속되며, 솔더볼(440)은 외부 회로 기판의 접속 단자 등에 전기적으로 연결된다.
반도체 칩 모듈(200)은 베이스 기판(400)의 기판 몸체(410)의 제1 면(412) 상에 배치된다.
반도체 칩 모듈(200)은 복수개의 반도체 칩들을 포함한다. 본 실시예에서, 반도체 칩 모듈(200)은 제1 반도체 칩(210), 제2 반도체 칩(220), 제3 반도체 칩(230) 및 제4 반도체 칩(240)을 포함한다. 비록 도 1에는 오직 4 개의 반도체 칩(210,220,230,240)들이 적층 된 것이 도시 및 설명되고 있지만, 이와 다르게 반도체 칩 모듈(200)에는 적어도 2 개의 반도체 칩들이 포함될 수 있다.
반도체 칩 모듈(200)에 포함된 제1 내지 제4 반도체 칩(210,220,230,240)들 은 각각 적어도 하나의 비아홀을 포함한다. 이하, 제1 반도체 칩(210)에 형성된 비아홀을 제1 비아홀(215), 제2 반도체 칩(220)에 형성된 비아홀을 제2 비아홀(225), 제3 반도체 칩(230)에 형성된 비아홀을 제3 비아홀(235) 및 제4 반도체 칩(240)에 형성된 비아홀을 제4 비아홀(245)이라 정의하기로 한다.
본 실시예에서, 제1 내지 제4 반도체 칩(210,220,230,240)에 각각 형성된 제1 내지 제4 비아홀(215,225,235,245)들은 각각 정렬되고, 이 결과 제1 내지 제4 비아홀(215,225,235,245)들은 상호 연통 된다.
도 2를 참조하면, 상호 정렬된 제1 내지 제4 비아홀(215,225,235,245)들을 갖는 제1 내지 제4 반도체 칩(210,220,230,240)들은 부착 부재(250)에 의하여 상호 부착된다. 부착 부재(250)는, 예를 들어, 제1 및 제2 반도체 칩(210, 220)들, 제2 및 제3 반도체 칩(220, 230)들, 제3 및 제4 반도체 칩(230, 240)들 사이에 각각 개재된다.
도 1을 다시 참조하면, 도전성 성장층(300)은 상호 연통 된 제1 내지 제4 비아홀(215,225,235,245)들 내부에 배치된다.
본 실시예에서, 도전성 성장층(300)은 상호 연통 된 제1 내지 제4 비아홀(215,225,235,245)들을 따라 성장하고, 이 결과 하나의 도전성 성장층(300)이 제1 내지 제4 비아홀(215,225,235,245)들 내에 배치된다.
하나의 도전성 성장층(300)을 제1 내지 제4 비아홀(215,225,235,245)들 내에 형성할 경우, 제1 내지 제4 반도체 칩(210,220,230,240)들에 각각 도전체를 형성하지 않아도 되기 때문에 제조 공정이 크게 단순해진다.
또한, 하나의 도전성 성장층(300)을 제1 내지 제4 비아홀(215,225,235,245)들 내에 형성할 경우, 제1 내지 제4 비아홀(215,225,235,245)들은 하나의 도전성 성장층(300)에 의하여 전기적으로 연결되어 제1 내지 제4 반도체 칩(210,220,230,240)들 사이의 전기적 접속 불량이 발생하지 않게 된다.
제1 내지 제4 비아홀(215,225,235,245)들 내에 배치된 도전성 성장층(300)의 단부는 제1 내지 제4 반도체 칩(210,220,230,240)들로 이루어진 반도체 칩 모듈(200)의 제4 반도체 칩(240)으로부터 돌출된다. 제4 반도체 칩(240)으로부터 돌출된 도전성 성장층(300)의 단부는 접속 단자 역할을 할 수 있다.
몰딩 부재(500)는 베이스 기판(400)의 제1 면(412) 상에 배치된 반도체 칩 모듈(200)을 덮는다. 몰딩 부재(500)는 외부로부터 인가된 충격 및/또는 진동에 의하여 반도체 칩 모듈(200)이 손상되는 것을 방지한다. 몰딩 부재(500)로 사용될 수 있는 물질의 예로서는 에폭시 수지 등을 들 수 있다.
도 3 내지 도 12들은 본 발명의 제1 실시예에 의한 적층형 반도체 패키지의 제조 방법을 도시한 단면도들이다.
도 3을 참조하면, 적층형 반도체 패키지를 제조하기 위해서, 씨드 금속막(265)이 형성된 기판(260)이 준비된다. 기판(260)은 적어도 적층형 반도체 패키지의 평면적 이상의 사이즈를 갖는 것이 바람직하다. 기판(260)은 금속 또는 비금속 물질로 제작될 수 있다.
씨드 금속막(265)은 기판(260)의 일측면 상에 형성된다. 씨드 금속막(265)은 스퍼터링 공정, 전기 도금 공정 또는 무전해 도금 공정 등에 의하여 기판(260)의 일측면 상에 형성될 수 있다. 예를 들어, 기판(260)이 금속으로 이루어진 경우, 씨드 금속막(265)은 스퍼터링 공정 또는 전기 도금 공정으로 형성될 수 있다. 이와 다르게, 기판(260)이 비금속 물질로 이루어진 경우, 씨드 금속막(265)는 스퍼터링 공정 또는 무전해 도금 공정에 의하여 형성될 수 있다. 씨드 금속막(265)으로 사용될 수 있는 물질의 예로서는 구리, 알루미늄, 알루미늄 합금, 텅스텐, 텅스텐 합금, 크롬, 크롬 합금, 은, 금 등을 들 수 있다.
도 4를 참조하면, 기판(260)의 씨드 금속막(265) 상에는 반도체 칩 모듈(200)이 형성된다.
반도체 칩 모듈(200)을 제조하기 위해서 제1 비아홀(215)을 갖는 제1 반도체 칩(210)이 씨드 금속막(265) 상에 배치된다. 이어서, 제2 비아홀(225)을 갖는 제2 반도체 칩(220)이 제1 반도체 칩(210) 상에 배치된다. 이어서, 제3 비아홀(235)을 갖는 제3 반도체 칩(230)이 제2 반도체 칩(220) 상에 배치된다. 이어서, 제4 비아홀(245)을 갖는 제4 반도체 칩(240)이 제3 반도체 칩(230) 상에 배치된다.
제1 내지 제4 비아홀(215,225,235,245)들은 상호 정렬되고, 이로 인해 제1 내지 제4 비아홀(215,225,235,245)들에 의하여 금속 씨드막(265)은 노출된다.
이하, 도 3, 도 5 내지 도 10들을 참조하여, 반도체 칩 모듈(200)을 금속 씨드막 상에 형성하는 방법을 구체적으로 설명하기로 한다.
도 5를 참조하면, 반도체 칩 모듈(200)을 형성하기 위해서 제1 반도체 칩(210)이 마련된다.
도 6을 참조하면, 제1 반도체 칩(210)의 일측면에는 예비 비아 홀(preliminary via hole;213)이 형성된다. 예비 비아홀(213)은 드릴링 가공, 레이저 드릴링 가공 등을 통하여 제1 반도체 칩(210)의 일측면으로부터 형성될 수 있다. 예비 비아홀(213)은 제1 반도체 칩(210)의 두께 이하의 깊이를 갖는다.
도 7을 참조하면, 예비 비아홀(213)이 형성된 제1 반도체 칩(210)의 일측면은 도 3에 도시된 기판(260)의 씨드 금속막(265)과 마주보도록 배치되고, 제1 반도체 칩(210)의 일측면은 씨드 금속막(265) 상에 고정된다. 시드 금속막(265) 및 예비 비아홀(213)은, 예를 들어, 접착 부재에 의하여 접착될 수 있다.
도 8을 참조하면, 예비 비아홀(213)을 갖는 제1 반도체 칩(210)이 씨드 금속막(265) 상에 고정된 후, 제1 반도체 칩(210)의 두께를 감소시켜 제1 비아홀(215)을 형성하는 공정이 수행된다.
본 실시예에서, 제1 반도체 칩(210)의 두께를 감소시켜 제1 비아홀(215)을 형성하기 위해서 제1 반도체 칩(210)의 타측면을 화학적 기계적 연마(CMP) 공정을 통해 연마하는 연마 공정이 수행될 수 있다. 이와 다르게, 제1 반도체 칩(210)의 두께를 감소시켜 제1 비아홀(215)을 형성하기 위해서 제1 반도체 칩(210)의 타측면을 에천트를 이용하여 식각하는 식각 공정이 수행될 수 있다.
도 9를 참조하면, 제1 비아홀(215)을 갖는 제1 반도체 칩(210) 상에는 다시 예비 비아홀(223)이 형성된 제2 반도체 칩(220)이 배치된다. 제2 반도체 칩(220)의 예비 비아홀(223)은 제2 반도체 칩(220)의 두께의 길이보다 얕은 길이의 깊이를 갖는다.
예비 비아홀(223)이 형성된 제2 반도체 칩(220)의 일측면은 제1 반도체 칩(210) 상에 고정된다. 제2 반도체 칩(220) 및 제1 반도체 칩(210)은 접착 부재 등에 의하여 접착될 수 있다.
제2 반도체 칩(220)을 제1 반도체 칩(210) 상에 고정할 때, 제1 반도체 칩(210)의 제1 비아홀(215) 및 제2 반도체 칩(220)의 예비 비아홀(223)은 상호 정밀하게 정렬된다.
도 10을 참조하면, 제1 비아홀(215) 및 예비 비아홀(223)이 상호 정렬된 후, 제2 반도체 칩(220)의 타측면은 예비 비아홀(223)이 노출될 때가지 연마 또는 식각되고, 이 결과 제2 반도체 칩(220)의 타측면에는 제2 비아홀(225)이 형성된다.
도 5 내지 도 10의 과정을 반복하여, 도 4에 도시된 바와 같이 씨드 금속막(265) 상에 제1 내지 제4 비아홀(215,225,235,245)을 갖는 제1 내지 제4 반도체 칩(210,220,230,240)들이 형성된다. 이때, 제1 내지 제4 비아홀(215,225,235,245)들은 상호 정렬되어 씨드 금속막(265)상에는 반도체 칩 모듈(200)이 형성된다.
도 11을 참조하면, 씨드 금속막(265) 상에 반도체 칩 모듈(200)이 형성된 후, 제1 내지 제4 비아홀(215,225,235,245)들에는 씨드 금속막(265)을 이용하여 도전성 성장층(300)이 형성된다. 도전성 성장층(300)은, 예를 들어, 전기 도금 방법에 의하여 제1 내지 제4 비아홀(215,225,235,245)들에 형성될 수 있다.
도전성 성장층(300)은 제1 내지 제4 비아홀(215,225,235,245)들 내에서 씨드 금속막(265)으로부터 연속적으로 성장하여 제1 내지 제4 비아홀(215,225,235,245)들을 채운다. 이에 더하여 도전성 성장층(300)의 단부는 제4 비아홀(345)의 외부로 돌출되도록 성장한다.
하나의 도전성 성장층(300)이 제1 내지 제4 비아홀(215,225,235,245)들 내에서 성장할 경우, 제1 내지 제4 반도체 칩(210,220,230,240)들에 각각 도전체를 형성하지 않아도 되기 때문에 제조 공정이 크게 단순해진다.
또한, 하나의 도전성 성장층(300)이 제1 내지 제4 비아홀(215,225,235,245)들 내에서 성장할 경우, 제1 내지 제4 비아홀(215,225,235,245)들은 하나의 도전성 성장층(300)에 의하여 전기적으로 연결되어 제1 내지 제4 반도체 칩(210,220,230,240)들 사이의 전기적 접속 불량이 발생하지 않게 된다.
도 12를 참조하면, 제1 내지 제4 비아홀(215,225,235,245)들 내에서 도전성 성장층(300)이 성장하여 제1 내지 제4 비아홀(215,225,235,245)들을 채운 후, 씨드 금속막(265) 및 기판(260)은 반도체 칩 모듈(200)로부터 분리된다.
이어서, 반도체 칩 모듈(200)의 제4 반도체 칩(240)에 형성된 제4 비아홀(245)로부터 돌출된 도전성 성장층(300)은 베이스 기판(400)의 제1 면(412)에 형성된 접속 패드(420)에 전기적으로 접속된다. 베이스 기판(400)의 제1 면(412)과 대향하는 제2 면(414)에는 볼 랜드(430)가 형성되고, 볼 랜드(430) 상에는 솔더볼(440)이 형성된다.
이어서, 도 1에 도시된 바와 같이 반도체 칩 모듈(200) 및 베이스 기판(400)을 몰딩 부재가 덮어 적층형 반도체 패키지(100)가 제조된다.
실시예 2
도 13은 본 발명의 제2 실시예에 의한 적층형 반도체 패키지의 단면도이다.
도 13을 참조하면, 적층형 반도체 패키지(600)는 반도체 칩 모듈(700) 및 도전성 성장층(800)을 포함한다. 이에 더하여, 적층형 반도체 패키지(600)는 베이스 기판(400) 및 몰딩 부재(500)를 더 포함할 수 있다.
반도체 칩 모듈(200)은 베이스 기판(400)에 의하여 지지된다.
베이스 기판(400)의 기판 몸체(410)는 실질적으로 사각 플레이트 형상을 갖는다. 기판 몸체(410)는 제1 면(412) 및 제2 면(414)을 갖고, 제1 면(412) 및 제2 면(414)은 상호 대향 한다. 기판 몸체(410)는 회로 패턴 및 회로 패턴들을 상호 전기적으로 연결하는 비아(via)를 포함할 수 있다. 회로 패턴은 비아에 의하여 연결되는 복수개의 층으로 이루어질 수 있다.
접속 패드(420)는 기판 몸체(410)의 제1 면(412) 상에 배치되고, 볼 랜드(430)는 회로 패턴 및 비아 등을 통해 기판 몸체(420)의 제1 면(412) 상에 배치된 접속 패드(420)에 전기적으로 연결된다.
솔더볼(440)은 볼 랜드(430)와 전기적으로 연결되며, 솔더볼(440)은 외부 회로 기판의 접속 단자 등과 전기적으로 연결된다.
반도체 칩 모듈(700)은 베이스 기판(400)의 기판 몸체(410)의 제1 면(412) 상에 배치된다.
반도체 칩 모듈(700)은 복수개의 반도체 칩들을 포함한다. 본 실시예에서, 반도체 칩 모듈(700)은 제1 반도체 칩(710), 제2 반도체 칩(720), 제3 반도체 칩(730) 및 제4 반도체 칩(240)을 포함한다.
반도체 칩 모듈(700)에 포함된 제1 내지 제4 반도체 칩(710,720,730,740)들 은 각각 적어도 하나의 비아홀을 포함한다. 이하, 제1 반도체 칩(710)에 형성된 비아홀을 제1 비아홀(715), 제2 반도체 칩(720)에 형성된 비아홀은 제2 비아홀(725), 제3 반도체 칩(730)에 형성된 비아홀은 제3 비아홀(735) 및 제4 반도체 칩(740)에 형성된 비아홀은 제4 비아홀(745)로서 각각 정의된다.
본 실시예에서, 제1 내지 제4 반도체 칩(710,720,730,740)에 각각 형성된 제1 내지 제4 비아홀(715,725,735,745)들은 각각 정렬되고, 이 결과 제1 내지 제4 비아홀(715,725,735,745)들은 상호 연통 된다.
상호 정렬된 제1 내지 제4 비아홀(715,725,735,745)들을 갖는 제1 내지 제4 반도체 칩(710,720,730,740)들은 부착 부재(미도시)에 의하여 상호 부착된다. 부착 부재(750)는, 예를 들어, 제1 및 제2 반도체 칩(710, 720)들, 제2 및 제3 반도체 칩(720, 730)들, 제3 및 제4 반도체 칩(730, 740)들 사이에 각각 개재된다.
한편, 각 제1 내지 제4 반도체 칩(710,720,730,740)들의 각 제1 내지 제4 비아홀(715,725,735,745)들이 형성된 곳에는 제1 내지 제4 리세스부(717,727,737,747)들이 형성되어 있다.
제1 내지 제4 리세스부(717,727,737,747)들은 제1 내지 제4 비아홀(715,725,735,745)들의 평면적보다 크게 형성된다. 제1 내지 제4 리세스부(717,727,737,747)들상에는 제1 내지 제4 패드(719,729,739,749)들이 형성된다.
제1 내지 제4 리세스부(717,727,737,747)들은 제1 내지 제4 비아홀(715,725,735,745)들은 제1 내지 제4 패드(719,729,739,749)들 및 제1 내지 제4 리세스부(717,727,737,747)들의 중앙부를 통과한다.
도전성 성장층(800)은 상호 연통 된 제1 내지 제4 비아홀(215,225,235,245)들 내부에 배치된다. 이에 더하여, 도전성 성장층(800)들은 제1 내지 제4 리세스부(717,727,737,747)들에 의하여 형성된 공간으로 성장하여, 제1 내지 제4 리세스부(717,727,737,747)들에 의하여 형성된 공간에는 연장부(716,726,736,746)이 배치된다.
본 실시예에서, 도전성 성장층(800)은 상호 연통 된 제1 내지 제4 비아홀(715,725,735,745)들을 따라 성장하고, 이 결과 하나의 도전성 성장층(700)이 제1 내지 제4 비아홀(715,725,735,745)들 내에 배치된다.
하나의 도전성 성장층(800)을 제1 내지 제4 비아홀(715,725,735,745)들 내에 형성할 경우, 제1 내지 제4 반도체 칩(710,720,730,740)들에 각각 도전체를 형성하지 않아도 되기 때문에 제조 공정이 크게 단순해진다.
또한, 하나의 도전성 성장층(800)을 제1 내지 제4 비아홀(715,725,735,745)들 내에 형성할 경우, 제1 내지 제4 비아홀(715,725,735,745)들은 하나의 도전성 성장층(800)에 의하여 전기적으로 연결되어 제1 내지 제4 반도체 칩(710,720,730,740)들 사이의 전기적 접속 불량이 발생하지 않게 된다.
제1 내지 제4 비아홀(715,725,735,745)들 내에 배치된 도전성 성장층(800)의 단부는 제1 내지 제4 반도체 칩(710,720,730,740)으로 이루어진 반도체 칩 모듈(700)의 제4 반도체 칩(740)으로부터 돌출된다. 제4 반도체 칩(740)으로부터 돌출된 도전성 성장층(800)의 단부는 접속 단자 역할을 할 수 있다.
몰딩 부재(500)는 베이스 기판(400)의 제1 면(412) 상에 배치된 반도체 칩 모듈(700)을 덮는다. 몰딩 부재(500)는 외부로부터 인가된 충격 및/또는 진동에 의하여 반도체 칩 모듈(700)이 손상되는 것을 방지한다. 몰딩 부재(500)로 사용될 수 있는 물질의 예로서는 에폭시 수지 등을 들 수 있다.
도 3, 도 14 내지 도 17들은 본 발명의 제2 실시예에 의한 적층형 반도체 패키지의 제조 방법을 도시한 단면도들이다.
도 14를 참조하면, 적층형 반도체 패키지를 제조하기 위해서, 도 3에 도시된 바와 같은 씨드 금속막(265)이 형성된 기판(260)이 준비된다. 기판(260)은 적어도 적층형 반도체 패키지의 평면적 이상의 사이즈를 갖는 것이 바람직하다. 기판(260)은 금속 또는 비금속 물질로 제작될 수 있다.
씨드 금속막(265)은 기판(260)의 일측면 상에 형성된다. 씨드 금속막(265)은 스퍼터링 공정, 전기 도금 공정 또는 무전해 도금 공정 등에 의하여 기판(260)의 일측면 상에 형성될 수 있다. 예를 들어, 기판(260)이 금속으로 이루어진 경우, 씨드 금속막(265)은 스퍼터링 공정 또는 전기 도금 공정으로 형성될 수 있다. 이와 다르게, 기판(260)이 비금속 물질로 이루어진 경우, 씨드 금속막(265)는 스퍼터링 공정 또는 무전해 도금 공정에 의하여 형성될 수 있다. 씨드 금속막(265)으로 사용될 수 있는 물질의 예로서는 구리, 알루미늄, 알루미늄 합금, 텅스텐, 텅스텐 합금, 크롬, 크롬 합금, 은, 금 등을 들 수 있다.
도 14를 참조하면, 반도체 칩 모듈(700)을 씨드 금속막(265) 상에 형성하기 위해서 제1 반도체 칩(710)이 마련된다.
도 15를 참조하면, 제1 반도체 칩(710)에는 후술될 제1 비아홀이 형성될 부 분에 위치한 리세스부(717)가 형성된다. 리세스부(717)은 포토리소그라피 공정 등을 통해 형성될 수 있다. 리세스부(717)가 형성된 후, 리세스부(717)의 바닥면에는 제1 반도체 칩(710)과 연결된 제1 패드(719)가 형성된다.
도 16을 참조하면, 제1 반도체 칩(710)의 일측면에는 제1 비아홀(715)이 형성된다. 제1 비아홀(715)는 드릴링 공정 또는 레이저 드릴링 공정 등에 의하여 형성된다.
도 17을 참조하면, 제1 반도체 칩(710)과 실질적으로 동일한 구성을 갖는 제2 반도체 칩(720), 제3 반도체 칩(730) 및 제4 반도체 칩(740)은 순차적으로 씨드 금속막(265)상에 배치된다. 본 실시예에서, 제2 리세스부(727)에 의하여 제1 반도체 칩(710) 및 제2 반도체 칩(720)의 사이에는 공간이 형성된다. 또한, 제3 리세스부(737)에 의하여 제2 반도체 칩(720) 및 제3 반도체 칩(730)의 사이에도 공간이 형성되고, 제4 리세스부(747)에 의하여 제3 반도체 칩(730) 및 제4 반도체 칩(740)의 사이에도 공간이 형성된다.
도 13을 다시 참조하면, 씨드 금속막(265) 상에 반도체 칩 모듈(700)이 형성된 후, 제1 내지 제4 비아홀(715,725,735,745)들에는 씨드 금속막(265)을 이용하여 도전성 성장층(800)이 형성된다. 도전성 성장층(800)은, 예를 들어, 전기 도금 방법에 의하여 제1 내지 제4 비아홀(815,825,835,845)들 및 제1 내지 제4 리세스부(717,727,737,747)에 의하여 형성된 공간에 형성될 수 있다.
도전성 성장층(800)은 제1 내지 제4 비아홀(715,725,735,745)들 내에서 씨드 금속막(265)으로부터 연속적으로 성장하여 제1 내지 제4 비아홀(715,725,735,745) 들을 채운다. 이에 더하여 도전성 성장층(800)의 단부는 제4 비아홀(745)의 외부로 돌출되도록 성장한다.
하나의 도전성 성장층(800)이 제1 내지 제4 비아홀(715,725,735,745)들 내에서 성장할 경우, 제1 내지 제4 반도체 칩(710,720,730,740)들에 각각 도전체를 형성하지 않아도 되기 때문에 제조 공정이 크게 단순해진다.
또한, 하나의 도전성 성장층(800)이 제1 내지 제4 비아홀(715,725,735,745)들 내에서 성장할 경우, 제1 내지 제4 비아홀(715,725,735,745)들은 하나의 도전성 성장층(800)에 의하여 전기적으로 연결되어 제1 내지 제4 반도체 칩(710,720,730,740)들 사이의 전기적 접속 불량이 발생하지 않게 된다.
제1 내지 제4 비아홀(715,725,735,745)들 내에서 도전성 성장층(800)이 성장하여 제1 내지 제4 비아홀(715,725,735,745)들을 채운 후, 씨드 금속막(265) 및 기판(260)은 반도체 칩 모듈(700)로부터 분리된다.
이어서, 반도체 칩 모듈(700)의 제4 반도체 칩(740)에 형성된 제4 비아홀(745)로부터 돌출된 도전성 성장층(800)은 베이스 기판(400)의 제1 면(412)에 형성된 접속 패드(420)에 전기적으로 접속된다. 베이스 기판(400)의 제1 면(412)과 대향하는 제2 면(414)에는 볼 랜드(430)가 형성되고, 볼 랜드(430) 상에는 솔더볼(440)이 형성된다.
이어서, 반도체 칩 모듈(700) 및 베이스 기판(400)을 몰딩 부재(500)가 덮어 적층형 반도체 패키지(100)가 제조된다.
이상에서 상세하게 설명한 바에 의하면, 적층형 반도체 패키지를 제조하는 제조 공정을 크게 단순화시킬 뿐만 아니라 적층형 반도체 패키지를 구성하는 반도체 칩들 사이의 전기적 접촉 불량도 해결할 수 있는 효과를 갖는다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (21)

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  11. 씨드 금속막이 형성된 기판을 마련하는 단계;
    상호 정렬된 비아홀을 갖는 반도체 칩들을 상기 씨드 금속막 상에 적층하여 반도체 칩 모듈을 형성하는 단계; 및
    상기 씨드 금속막을 이용하여 상기 씨드 금속막과 인접한 상기 비아홀의 일측으로부터 상기 비아홀의 내부를 따라 도전막을 연속적으로 성장시켜 상기 비아홀들 내부에 도전성 성장층을 형성하는 단계를 포함하며,
    상기 도전성 성장층을 형성하는 단계 이후,
    상기 기판을 상기 반도체 칩 모듈로부터 분리하는 단계;
    상기 반도체 칩 모듈을 접속패드를 갖는 회로 기판에 실장하는 단계; 및
    상기 반도체 칩 모듈을 몰딩 부재로 몰딩하는 단계를 포함하는 적층형 반도체 패키지의 제조 방법.
  12. 제11항에 있어서, 상기 반도체 칩 모듈을 형성하는 단계는
    제1 비아홀을 갖는 제1 반도체 칩을 상기 씨드 금속막 상에 배치하는 단계; 및
    상기 제1 반도체 칩상에 상기 제1 비아홀과 정렬된 제2 비아홀을 갖는 제2 반도체 칩을 상기 제1 반도체 칩상에 부착하는 단계를 포함하는 것을 특징으로 하는 적층형 반도체 패키지의 제조 방법.
  13. 제12항에 있어서, 상기 제1 반도체 칩을 상기 씨드 금속막 상에 배치하는 단계는
    상기 제1 반도체 칩의 일측면에 상기 제1 반도체 칩의 두께보다 얕은 깊이를 갖는 예비 비아홀을 형성하는 단계;
    상기 예비 비아홀이 상기 씨드 금속막과 마주하도록 상기 제1 반도체 칩을 상기 씨드 금속막 상에 배치하는 단계; 및
    상기 제1 반도체 칩의 두께를 감소시켜 상기 씨드 금속막을 노출하는 상기 제1 비아홀을 형성하는 단계를 포함하는 것을 특징으로 하는 적층형 반도체 패키지의 제조 방법.
  14. 제13항에 있어서, 상기 제1 반도체 칩의 두께를 감소시키는 단계에서, 상기 제1 반도체 칩의 두께는 연마 공정에 의하여 감소 되는 것을 특징으로 하는 적층형 반도체 패키지의 제조 방법.
  15. 제13항에 있어서, 제1 비아홀을 갖는 제1 반도체 칩을 상기 씨드 금속막 상에 배치하는 단계 이전에,
    상기 제1 반도체 칩의 일측면 중 상기 예비 비아홀과 대응하는 부분에 리세스부를 형성하는 단계; 및
    상기 리세스부의 바닥면에 패드를 형성하는 단계를 포함하는 적층형 반도체 패키지의 제조 방법.
  16. 제12항에 있어서, 상기 제2 반도체 칩을 상기 제1 반도체 칩상에 배치하는 단계는
    상기 제2 반도체 칩의 일측면에 상기 제1 반도체 칩의 두께보다 얕은 깊이를 갖는 예비 비아홀을 형성하는 단계;
    상기 제2 반도체 칩의 일측면이 상기 제1 비아홀과 마주하도록 상기 제2 반도체 칩을 상기 제1 반도체 칩상에 배치하는 단계; 및
    상기 제2 반도체 칩의 두께를 감소시켜 상기 제1 비아홀을 노출하는 상기 제2 비아홀을 형성하는 단계를 포함하는 것을 특징으로 하는 적층형 반도체 패키지의 제조 방법.
  17. 제16항에 있어서, 상기 제2 반도체 칩의 두께를 감소시키는 단계에서, 상기 제2 반도체 칩의 두께는 연마 공정 및 에칭 공정 중 어느 하나에 의하여 감소 되는 것을 특징으로 하는 적층형 반도체 패키지의 제조 방법.
  18. 제16항에 있어서, 제2 비아홀을 갖는 제2 반도체 칩을 상기 제1 반도체 칩 상에 배치하는 단계 이전에,
    상기 제2 반도체 칩의 일측면 중 상기 예비 비아홀과 대응하는 부분에 리세스부를 형성하는 단계; 및
    상기 리세스부의 바닥면에 패드를 형성하는 단계를 포함하는 적층형 반도체 패키지의 제조 방법.
  19. 제11항에 있어서, 상기 도전성 성장층을 형성하는 단계에서,
    상기 도전성 성장층은 전기 도금 방법에 의하여 성장되는 것을 특징으로 하는 적층형 반도체 패키지의 제조 방법.
  20. 제11항에 있어서, 상기 도전성 성장층을 형성하는 단계에서,
    상기 도전성 성장층은 상기 반도체 칩 모듈의 상부로 돌출되는 것을 특징으로 하는 적층형 반도체 패키지의 제조 방법.
  21. 삭제
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