KR20030046791A - 금속 바를 이용하는 멀티 칩 패키지와 그 제조 방법 - Google Patents

금속 바를 이용하는 멀티 칩 패키지와 그 제조 방법 Download PDF

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Abstract

본 발명은 집적회로가 형성된 복수의 반도체 칩이 적층되어 하나의 단위 패키지로 구현되는 멀티 칩 패키지와 그 제조 방법에 관한 것으로서, 웨이퍼 레벨에서 반도체 칩에 칩 재배선을 관통하도록 하여 관통구멍을 형성하고 서브스트레이트의 금속 패드에 수직으로 금속 바를 형성하여 그 금속 바에 반도체 칩의 관통구멍이 삽입되도록 하여 복수의 반도체 칩이 적층되고, 도금 바의 도금에 의해 형성되는 도금층이 칩 재배선과 접합되어 상호 전기적인 연결을 이루도록 하며, 서브스트레이트를 제거하여 최하위 반도체 칩의 하부에 서브스트레이트 보호막과 금속 패드만 존재하는 멀티 칩 패키지와 그 제조 방법을 제공한다. 이에 따르면, 칩 적층을 위한 별도의 솔더 범프가 필요하지 않아 칩 두께의 증가와 칩의 휨에 따른 접착력 변이를 방지할 수 있고, 다단계 솔더 리플로우 공정이 필요없이 한꺼번에 칩 적층이 가능하다. 그리고, 관통구멍에 금속 바가 삽입되어 자동으로 칩 정렬이 이루어질 수 있어 칩 정렬 불량이 방지될 수 있다. 또한, 기판은 제조 과정에서 제거되어 별도의 기판을 갖지 않는 패키지 구조가 되어 두께가 감소될 수 있다.

Description

금속 바를 이용하는 멀티 칩 패키지와 그 제조 방법{Multi chip package using metal bar and manufacturing method thereof}
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 집적회로가 형성된 복수의 반도체 칩이 적층되어 하나의 단위 패키지로 구현되는 멀티 칩 패키지와 그 제조 방법에 관한 것이다.
최근 반도체 산업의 발전과 사용자의 요구에 따라 전자 기기는 더욱 더 소형화 및 경량화 되고 있다. 이에 주로 적용되는 기술중의 하나로서 복수의 반도체 칩을 포함하여 하나의 패키지로 구현된 멀티 칩 패키지(MCP; Multi Chip Package)가 알려져 있다.
멀티 칩 패키지는 3차원 패키지 개념으로 지난 10년간 많은 개발이 이루어져 왔다. 특히 패키지 레벨이 아닌 칩 레벨에서의 적층은 최근까지 계속 새로운 기술이 소개되고 있는 실정이다. 이와 같은 칩 레벨의 상호 전기적인 연결 및 패키지 구현에 손쉽게 접근할 수 있는 방법으로 사이삽입물(interpose)로서 두께가 얇은 서브스트레이트(substrate)를 칩 사이에 삽입하고 솔더나 기타 물질을 이용하여 적층하는 방법이 알려져 있다. 제작이 간편하고 디자인 유연성이 많으며 기존 공정을 그대로 사용할 수 있는 장점을 갖는다. 그러나, 서브스트레이트의 삽입에 따른 두께 증가와 가격 상승 및 방열 문제 등으로 인하여 적층될 수 있는 반도체 칩의 수는 제한될 수밖에 없었다. 이와 같은 문제를 극복하기 위한 기술로서 웨이퍼 상태에서 관통구멍을 형성하고 금속을 채워 넣은 후 솔더 범프를 이용하여 상하 반도체 칩들을 적층하는 기술이 알려져 있다.
도 1은 종래 기술에 따른 멀티 칩 패키지의 일 예를 나타낸 단면도이다.
도 1과 같이 종래의 멀티 칩 패키지(110)는 재배선(redistribution) 과정을 거쳐 칩 패드(113)와 연결되는 재배선(117)이 칩 가장자리에까지 형성되고 그 재배선(117)을 수직으로 관통하는 도전성 금속층(125)이 형성된 복수의 반도체 칩(111)이 솔더 범프(127)에 의해 수직으로 적층되어 있고 최하위의 반도체 칩(111)은 서브스트레이트(131) 위에 부착된 구조를 갖는다. 서브스트레이트(131)의 칩 부착면의 반대쪽 면에는 솔더 볼(141)이 형성되어 외부접속단자로 사용되고 있다.
칩 적층을 위해서 반도체 칩(111)을 수직으로 관통하는 도전성 금속층(125)은 웨이퍼 레벨(wafer level) 또는 칩 레벨(chip level)에서 관통구멍(123)을 형성하고 도전성 금속을 채워 넣는 공정에 의해 형성된다. 그리고, 도전성 금속층(125)의 하부에는 솔더 범프(127)가 부착된다.
서브스트레이트(131) 위에 최하위의 반도체 칩(111)을 부착한 상태에서 순차적으로 리플로우(reflow) 과정을 거쳐 복수의 반도체 칩(111)들이 적층된다. 상위의 반도체 칩에 부착된 솔더 범프(127)와 그 하위의 반도체 칩의 도전성 금속층(125)이 접합되어 칩 적층 및 전기적인 연결이 이루어진다.
이와 같은 종래의 멀티 칩 패키지는 별도의 사이삽입물의 사용이 필요하지 않아 비용 절감 및 두께 감소 효과를 얻을 수 있는 장점이 있다. 그러나, 이 멀티 칩 패키지는 솔더 범프를 사용하여 칩들간의 상호 연결이 이루어지는 구조이기 때문에 반도체 칩의 휨(warpage)에 따른 접착력 변이가 발생될 수 있으며 적층 과정에서 칩 정렬 불량이 발생될 수 있다. 반도체 칩의 적층을 위해서 다단계 솔더 리플로우 과정이 필요하며, 반도체 칩의 적층을 위해서는 서브스트레이트가 요구된다.
본 발명의 목적은 본 발명의 목적은 반도체 칩을 적층하여 칩 불량을 방지하고 적층 과정이 간단하며 별도의 서브스트레이트를 갖지 않는 멀티 칩 패키지와 그 제조 방법을 제공하는 데에 있다.
도 1은 종래 기술에 따른 멀티 칩 패키지의 일 예를 나타낸 단면도.
도 2는 본 발명에 따른 멀티 칩 패키지의 실시예를 나타낸 단면도.
도 3내지 22는 본 발명에 따른 멀티 칩 패키지 제조 공정을 나타낸 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
10; 멀티 칩 패키지11; 반도체 칩
13; 칩 패드15; 패시베이션층
16; 층간절연막17; 칩 재배선
19; 보호막21,23; 감광성 폴리이미드층
25; 관통구멍31; 서브스트레이트
33; 감광성 폴리머층35; 금속층
37; 서브스트레이트 패드39; 서브스트레이트 보호막
41; 1차 개구부43; 포토레지스트층
45; 2차 개구부47; 금속 바
49; 피복층51; 접착층
55; 솔더 볼57; 보호 덮개
이와 같은 목적을 달성하기 본 발명에 따른 멀티 칩 패키지는, 칩 패드의 일부분이 개방되도록 주표면을 덮는 층간절연막과 그 칩 패드의 개방 부분과 연결되어 층간절연막에 형성된 칩 재배선과 그 칩 재배선을 덮는 보호막이 형성된 반도체 칩으로서, 칩 재배선의 소정 영역에서 수직으로 그 반도체 칩을 관통하는 관통구멍이 형성되어 있는 수직으로 적층된 복수의 반도체 칩들과; 그 반도체 칩들 사이에 형성된 접착층과; 최하위 반도체 칩의 배면에 형성된 서브스트레이트 보호막과; 그 서브스트레이트 보호막에 형성된 금속 패드와; 그 금속 패드로부터 적층된 반도체 칩들의 관통구멍에 삽입되어 형성된 금속 바와; 그 금속 바와 각 반도체 칩의 칩 재배선을 연결하는 도금층; 및 금속 패드에 부착된 외부접속단자;를 포함하는 것을 특징으로 한다. 금속 바는 Ni 피복층을 형성하여 산화 방지될 수 있도록 하며, 외부의 물리적 충격 등에 대한 손상을 방지하기 위하여 최상위 반도체 칩에 보호 덮개가 부착되는 것이 바람직하다. 반도체 칩은 일정 두께가 백-랩되어 얇은 두께를 갖도록 한다.
그리고, 상기 목적을 달성하기 위한 본 발명에 따른 멀티 칩 패키지 제조 방법은,
⒜(a-1)칩 패드가 형성된 반도체 칩의 전면에 층간절연막을 형성하는 단계와, (a-2)칩 패드의 일부를 개방시키는 단계와, (a-3)칩 패드와 연결되는 칩 재배선을 층간절연막 위에 형성하는 단계와, (a-4)층간절연막 위에 재배선을 덮는 보호막을 형성하는 단계와, (a-5)반도체 칩의 배면을 소정 두께만큼 깎아내는 백-랩(back-lap) 단계와, (a-6)반도체 칩의 양면에 감광성 폴리이미드층을 형성하는 단계와, (a-7)반도체 칩 배면 쪽의 감광성 폴리이미드층에서 소정 위치의 칩 재배선에 대응되는 부분에 구멍을 형성하는 단계와, (a-8)감광성 폴리이미드층의 구멍에 대응되는 반도체 칩 부분을 관통하는 관통구멍을 형성하는 단계, 및 (a-9)감광성 폴리이미드층을 벗겨 내는 단계를 포함하는 반도체 칩 제공 단계와;
⒝(b-1)서브스트레이트의 일면에 감광성 폴리머 층을 형성하는 단계와, (b-2)그 감광성 폴리머 층에 금속 패드를 형성하는 단계와,(b-3)감광성 폴리머 층에 금속 패드를 덮는 서브스트레이트 보호막을 형성하는 단계와, (b-4)금속 패드의 일부를 개방시키는 1차 개구부 형성 단계와, (b-5)서브스트레이트 보호막을 경화시키는 단계와, (b-6)서브스트레이트 보호막에 적층이 필요한 상기 ⒜단계의 반도체 칩들 두께의 포토레지스트층을 형성하는 단계와, (b-7)금속 패드의 일부를 개방시키는 2차 개구부 형성 단계와, (b-8) 2차 개구부에 금속을 채워 넣는 금속 바 형성단계, 및 (b-9)포토레지스트층을 벗겨 내는 단계를 포함하는 서브스트레이트 제공 단계와;
⒞상기 ⒜단계에서 제공된 서브스트레이트에 상기 ⒝단계에서 제공된 반도체 칩 복수 개를 관통구멍이 금속 바에 삽입되도록 하여 서브스트레이트에 적층하는 단계와;
⒟금속 바를 도금하여 금속 바와 칩 재배선을 접합시키는 도금층을 형성하는 단계;
⒠상기 ⒟단계가 완료된 상태에서 서브스트레이트와 감광성 폴리이미드층을 제거하는 서브스트레이트 분리 단계; 및
⒡금속 패드에 외부접속단자를 부착시키는 단계;
를 포함하는 것을 특징으로 한다.
이하 첨부 도면을 참조하여 본 발명에 따른 멀티 칩 패키지와 그 제조 방법을 보다 상세하게 설명하기로 한다.
도2는 본 발명에 따른 멀티 칩 패키지의 실시예를 나타낸 단면도이다.
도2를 참조하면, 본 발명의 멀티 칩 패키지(10)는 반도체 칩(11) 복수 개가 수직으로 적층된 구조이다. 각각의 반도체 칩(11)은 집적회로가 형성된 주표면에 칩 패드(13)의 일정 부분을 개방시키도록 하여 패시베이션층(15)이 형성되어 있고 그 위에 층간절연막(16)이 형성되어 있으며, 그 층간절연막(16)에 칩 재배선(17)이 형성되어 있다. 칩 재배선(17)은 층간절연막(16)을 관통하여 칩 패드(13)와 연결되어 있으며 집적회로가 형성되지 않은 가장자리 영역에까지 위치한다. 칩재배선(17)은 보호막(19)으로 덮여져 있다. 그리고, 집적회로가 형성되지 않은 가장자리 영역에서 반도체 칩(11)과 층간절연막(16)과 칩 재배선(17) 및 보호막(19)을 관통하는 관통구멍(25)이 형성되어 있다.
반도체 칩(11)들 사이에는 엘라스토머(elastomer)와 같은 물질로 접착층(51)이 형성되어 있다. 최하위 반도체 칩(11)의 배면에는 서브스트레이트 보호막(31)이 형성되어 있고, 서브스트레이트 보호막(31)에는 금속 패드(37)가 형성되어 있다. 금속 패드(37)로부터 적층된 반도체 칩(11)들의 관통구멍(25)에 금속 바(47)가 삽입되어 있다. 금속 바(47)와 칩 재배선(17)은 도금층(53)에 의해 연결되어 있다. 금속 패드(37)에는 외부접속단자로서 솔더 볼(55)이 부착되어 있다. 최상위 반도체 칩(11)에는 보호 덮개(57)가 부착되어 있다.
전술한 실시예에서와 같은 본 발명에 따른 멀티 칩 패키지는 금속 바와 재배선이 도금층에 의해 전기적으로 상호 연결된다. 종래와 같이 칩 적층을 위해 필요했던 솔더 범프가 존재하지 않아 전체적인 패키지 두께가 크게 감소될 수 있다. 더욱이 서브스트레이트를 구비하지 않아 더욱 두께가 감소될 수 있다. 또한, 칩간 접합 계면이 감소되어 전기적 특성이 향상되고 반도체 칩의 적층 가능한 수가 제한되지 않는다. 이와 같은 본 발명의 멀티 칩 패키지는 반도체 칩에 대한 처리 단계와 기판 제조 단계 및 칩 적층 단계 등을 포함하는 일련의 제조 공정에 의하여 제조될 수 있다. 이에 대해 설명하기로 한다.
반도체 칩 처리 과정
도 3내지 도 10은 본 발명에 따른 멀티 칩 패키지 제조 공정 중 반도체 칩처리 과정을 나타낸 단면도이다.
도 3내지 도 10을 참조하여 반도체 칩에 대한 처리 과정에 대하여 설명하면, 먼저 도 3과 같이 일련의 공정을 거쳐 집적회로의 형성이 완료되고 칩 패드(13)가 주표면에 형성된 반도체 칩(11)에 대한 재배선 과정이 진행된다. 반도체 칩(11)은 주표면이 칩 패드(13)가 개방되도록 덮여 있는 패시베이션층(15)에 의해 보호되는 상태이다. 이와 같은 상태의 반도체 칩(11)의 전면에 층간절연막(Inter layer dielectric layer; 16)을 형성한다. 이에 따라 칩 패드(13)와 패시베이션층(15)이 모두 덮여지게 된다. 층간절연막(16)으로는 폴리이미드가 사용될 수 있다.
다음으로 도 4와 같이 칩 패드(13)의 일부를 개방시키고 칩 패드(13)와 연결되도록 층간절연막(16)에 칩 재배선(17)을 형성한다. 칩 재배선(17)은 셀 영역 외측의 영역, 특히 집적회로가 형성되지 않은 가장자리 영역에까지 위치하도록 형성되며 이 부분에서 칩 재배선(17)은 중앙이 비어있는 원형 형상인 일정 크기의 칩 재배치 패드 영역이 형성된다. 이와 같은 공정은 포토레지스트(photo resist)를 이용한 사진 식각에 의한 패터닝에 의해 형성될 수 있으며 패터닝이 완료되면 포토레지스트는 벗겨진다.
다음으로 도 5와 같이 층간절연막(16) 전면에 칩 재배선(17)을 덮는 보호막(19)을 형성한다. 보호막(19)으로서 폴리이미드가 사용될 수 있다. 그리고, 도 6과 같이 반도체 칩(11)에 대하여 백-랩을 진행한다. 칩 패드(13)가 형성된 면의 반대쪽 면, 즉 배면을 소정 두께만큼 깎아내어 반도체 칩(11)의 두께를 감소시킨다.
백-랩이 완료되면, 도 7과 같이 반도체 칩(11)의 양면에 감광성 폴리이미드층(Photo Sensitive Polyimide layer; 21,23)을 형성하고, 도 8과 같이 반도체 칩(11) 배면에 형성된 감광성 폴리이미드층(23)의 칩 재배선(17)의 칩 재배치 패드 영역에 대응되는 부분을 개방시키는 구멍(25a)을 형성한다.
그리고, 도 9와 같이 감광성 폴리이미드층(23)을 마스크로 하여 고밀도 플라즈마(high density plasma)를 이용한 스퍼터링(sputtering)을 진행하여 관통구멍(25)을 형성한다. 관통구멍(25)은 반도체 칩(11)과 그 위에 형성된 패시베이션층(15)과 층간절연막(16)과 재배선(17) 및 보호막(19)을 관통한다. 이 과정에서 습식 식각(wet etching)을 더 진행하여 관통구멍(25) 부분의 버(burr)등을 제거할 수 있다. 관통구멍(25)이 형성되면 전면의 감광성 폴리이미드층(21,23)을 벗겨내며 이와 같은 상태가 도 10에 나타나 있다.
이상과 같은 과정에 의하여 본 발명에 따른 멀티 칩 패키지를 제조하기 위한 칩 제공 단계가 완료된다. 전술한 일련의 반도체 칩 처리 과정은 웨이퍼 상태에서 진행될 수 있다.
서브스트레이트 처리 과정
도 11내지 도 17은 본 발명에 따른 멀티 칩 패키지 제조 공정 중 서브스트레이트 처리 과정을 나타낸 단면도이다.
먼저 도 11과 같이 서브스트레이트(31)의 일면에 감광성 폴리머 층(33)을 형성한다. 서브스트레이트(31)로는 열팽창이 작은 사파이어 또는 동가의 매끄러운 글라스 기판을 이용한다. 감광성 폴리머를 서브스트레이트(31) 전면에 도포한 후 B-스테이지(B-stage) 경화한다.
도 12와 도 13을 참조하면, 다음으로 감광성 폴리머 층(33)에 금속 패드(37)를 형성시킨다. 감광성 폴리머 층(33)의 전면에 금속층(35)을 형성시키고 패턴 도금을 실시한다. 이 과정에서 금속 패드(37)뿐만 아니라 소정의 배선 패턴이 형성될 수 있다. 또한, 금속 패드(37)는 후속 공정에서의 외부접속단자인 솔더 볼 부착을 위해 마련되며 매트릭스 배열을 가질 수 있으며 솔더 볼 부착 및 전기적 특성 향상을 위하여 니켈/구리/구리/크롬의 순서로 복수의 층으로 형성될 수 있다.
패터닝이 완료되면 도 14와 같이 감광성 폴리머 층(33)의 위에 금속 패드(37)를 덮는 서브스트레이트 보호막(39)을 형성시킨다. 여기서, 보호막으로는 폴리이미드가 사용될 수 있다. 다음으로, 사진 식각(photo etching)에 의해 도 15와 같이 금속 패드(37)의 일부를 개방시키는 1차 개구부(41)를 형성하고 경화시킨다. 그리고 그 서브스트레이트 보호막(39)에 도 16과 같이 전술한 칩 처리 과정이 완료된 반도체 칩의 적층이 필요한 개수의 두께로 포토레지스트층(43)을 형성하고 노광 및 현상에 의해 금속 패드(37)의 일부를 개방시키는 2차 개구부(45)를 형성한다.
도 16과 도 17을 참조하면, 다음으로 도금에 의해 서브스트레이트 보호막(39)과 포토레지스트층(39,43)에 형성된 개구부(45)에 금속 패드(37)와 연결되는 금속 바(47)를 형성시킨다. 그리고, 포토 레지스트층(43)을 벗겨 내고 산화를 막기 위하여 금속 바(47)에 피복층(49)을 형성한다. 피복층(49)은 Ni 무전해 도금에 의해 이루어질 수 있다.
반도체 칩 적층 과정
도 18내지 도 22는 본 발명에 따른 멀티 칩 패키지 제조 공정의 칩 적층 과정을 나타낸 단면도이다.
도 18을 참조하면, 전술한 서브스트레이트 처리 단계에서 제작된 서브스트레이트(31)에 전술한 칩 처리 단계에서 제작된 복수의 반도체 칩(11)들의 적층을 한다. 서브스트레이트(31)에 형성된 금속 바(47)에 칩 재배선의 칩 재배치 패드 영역을 관통하는 관통구멍(25)이 삽입되도록 복수의 반도체 칩(11)의 적층을 한다. 이에 앞서 반도체 칩(11)들의 보호막(19)에 엘라스토머를 도포하고 B-스테이지 경화하여 접착층(51)이 형성되도록 함으로써 반도체 칩(11)들간의 부착을 도울 수 있다. 정렬 과정에서는 지그(jig)로 적층된 모든 반도체 칩(11)을 서로 압착시킨 상태에서 진행되도록 한다.
도 19를 참조하면, 칩 적층이 완료되면 전기 도금하여 도금된 금속 바(47)와 칩 재배치 패드 영역에서 칩 재배선(17)이 서로 부착되며 비어있는 관통구멍(25)에 채워지는 도금층(53)을 형성한다. 금속 바(47)가 칩 재배치 패드에 서로 연결되어 복수의 반도체 칩(11)과 서브스트레이트(31)의 금속 패드(37)가 한꺼번에 전기적으로 상호 연결된다.
전기 도금이 완료되면 도 20과 같이 서브스트레이트(31)를 제거하고 도 21과 같이 감광성 폴리머 층(33)을 제거한다. 서브스트레이트(31)가 제거된 면은 플라즈마 밀링(plasma milling) 처리한다.
도 22를 참조하면, 다음으로 솔더 볼(55)을 금속 패드(37)에 부착시킨다. 솔더 볼(55)을 금속 패드(37)에 정렬시키고 리플로우를 진행하면 외부접속단자로서의 솔더 볼(55)이 금속 패드(37)에 부착된다. 솔더 볼(55)의 부착이 완료되면 도 2와 같이 최상위의 반도체 칩(11)에는 덮개(cap)를 부착시켜 멀티 칩 패키지가 완성된다.
전술한 바와 같이 본 발명에 따른 멀티 칩 패키지 제조 방법은 칩 적층이 각 반도체 칩에 형성된 관통구멍이 서브스트레이트에 형성된 금속 바에 끼워지면서 자동으로 정렬되어 적층된다. 금속 바의 도금에 의해 형성되는 도금층에 의해 한꺼번에 적층된 반도체 칩들 각각의 칩 재배선과 전기적으로 연결된다. 그리고, 서브스트레이트는 제조 과정에서 제거되며 최하위의 반도체 칩에는 금속패드와 서브스트레이트 보호막이 존재하게 되어 두께가 감소된다. 더욱이, 반도체 칩의 백-랩 단계에 의해 패키지 두께가 더욱 감소될 수 있다.
이와 같은 본 발명에 따른 멀티 칩 패키지와 그 제조 방법은 전술한 실시예에 한정되지 않고 본 발명의 기술적 중심 사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다는 것은 당업자라면 쉽게 알 수 있을 것이다.
이상과 같은 본 발명에 따른 멀티 칩 패키지와 그 제조 방법에 따르면, 칩 적층을 위한 별도의 솔더 범프가 필요하지 않아 칩 두께의 증가와 칩의 휨에 따른 접착력 변이를 방지할 수 있고, 다단계 솔더 리플로우 공정이 필요없이 한꺼번에 칩 적층이 가능하다. 그리고, 관통구멍에 금속 바가 삽입되어 자동으로 칩 정렬이 이루어질 수 있어 칩 정렬 불량이 방지될 수 있다. 또한, 기판은 제조 과정에서 제거되어 별도의 기판을 갖지 않는 패키지 구조가 되어 두께가 감소될 수 있다.

Claims (12)

  1. 칩 패드의 일부분이 개방되도록 주표면을 덮는 층간절연막과 상기 칩 패드의 개방 부분과 연결되어 층간절연막에 형성된 칩 재배선과 상기 칩 재배선을 덮는 보호막이 형성된 반도체 칩으로서, 상기 칩 재배선의 소정 영역에서 수직으로 그 반도체 칩을 관통하는 관통구멍이 형성되어 있는 수직으로 적층된 복수의 반도체 칩들과; 상기 반도체 칩들 사이에 형성된 접착층과; 최하위 반도체 칩의 배면에 형성된 서브스트레이트 보호막과; 상기 서브스트레이트 보호막에 형성된 금속 패드와; 상기 금속 패드로부터 적층된 상기 반도체 칩들의 관통구멍에 삽입되어 형성된 금속 바와; 상기 금속 바와 각 반도체 칩의 칩 재배선을 연결하는 도금층; 및 상기 금속 패드에 부착된 외부접속단자;를 포함하는 것을 특징으로 하는 멀티 칩 패키지.
  2. 제 1항에 있어서, 상기 금속 바는 Ni 피복층이 형성된 것을 특징으로 하는 멀티 칩 패키지.
  3. 제 1항에 있어서, 상기 반도체 칩은 백-랩(back-lap)된 것을 특징으로 하는 멀티 칩 패키지.
  4. 제 1항에 있어서, 상기 최상위의 반도체 칩에 보호 덮개가 부착된 것을 특징으로 하는 멀티 칩 패키지.
  5. ⒜(a-1)칩 패드가 형성된 반도체 칩의 전면에 층간절연막을 형성하는 단계와, (a-2)칩 패드의 일부를 개방시키는 단계와, (a-3)칩 패드와 연결되는 칩 재배선을 층간절연막 위에 형성하는 단계와, (a-4)층간절연막 위에 재배선을 덮는 보호막을 형성하는 단계와, (a-5)반도체 칩의 배면을 소정 두께만큼 깎아내는 백-랩(back-lap) 단계와, (a-6)반도체 칩의 양면에 감광성 폴리이미드층을 형성하는 단계와, (a-7)반도체 칩 배면 쪽의 감광성 폴리이미드층에서 소정 위치의 칩 재배선에 대응되는 부분에 구멍을 형성하는 단계와, (a-8)감광성 폴리이미드층의 구멍에 대응되는 반도체 칩 부분을 관통하는 관통구멍을 형성하는 단계, 및 (a-9)감광성 폴리이미드층을 벗겨 내는 단계를 포함하는 반도체 칩 제공 단계와;
    ⒝(b-1)서브스트레이트의 일면에 감광성 폴리머 층을 형성하는 단계와, (b-2)그 감광성 폴리머 층에 금속 패드를 형성하는 단계와,(b-3)감광성 폴리머 층에 금속 패드를 덮는 서브스트레이트 보호막을 형성하는 단계와, (b-4)금속 패드의 일부를 개방시키는 1차 개구부 형성 단계와, (b-5)서브스트레이트 보호막을 경화시키는 단계와, (b-6)서브스트레이트 보호막에 적층이 필요한 상기 ⒜단계의 반도체 칩들 두께의 포토레지스트층을 형성하는 단계와, (b-7)금속 패드의 일부를 개방시키는 2차 개구부 형성 단계와, (b-8) 2차 개구부에 금속을 채워 넣는 금속 바 형성 단계, 및 (b-9)포토레지스트층을 벗겨 내는 단계를 포함하는 서브스트레이트 제공 단계와;
    ⒞상기 ⒜단계에서 제공된 서브스트레이트에 상기 ⒝단계에서 제공된 반도체 칩 복수 개를 관통구멍이 금속 바에 삽입되도록 하여 서브스트레이트에 적층하는 단계와;
    ⒟금속 바를 도금하여 금속 바와 칩 재배선을 접합시키는 도금층을 형성하는 단계;
    ⒠상기 ⒟단계가 완료된 상태에서 서브스트레이트와 감광성 폴리이미드층을 제거하는 서브스트레이트 분리 단계; 및
    ⒡금속 패드에 외부접속단자를 부착시키는 단계;
    를 포함하는 것을 특징으로 하는 멀티 칩 패키지 제조 방법.
  6. 제 5항에 있어서, 상기 (b-2)단계 후에 금속 바를 도금하여 피복층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 멀티 칩 패키지 제조 방법.
  7. 제 6항에 있어서, 상기 피복층을 형성하는 단계는 Ni 무전해 도금인 것을 특징으로 하는 멀티 칩 패키지 제조 방법.
  8. 제 5항에 있어서, 상기 ⒡단계 후에 보호 덮개를 부착시키는 단계를 더 포함하는 것을 특징으로 하는 멀티 칩 패키지 제조 방법.
  9. 제 5항에 있어서, 상기 (b)단계에서의 서브스트레이트는 글라스 기판인 것을특징으로 하는 멀티 칩 패키지 제조 방법.
  10. 제 9항에 있어서, 상기 글라스 기판은 사파이어 재질인 것을 특징으로 하는 멀티 칩 패키지 제조 방법.
  11. 제 5항에 있어서, 상기 (a-8)관통구멍을 형성하는 단계는 고밀도 플라즈마를 이용하는 스퍼터링으로 진행되는 것을 특징으로 하는 멀티 칩 패키지 제조 방법.
  12. 제 5항에 있어서, 상기 (a-8)관통구멍을 형성하는 단계 후에 관통구멍을 습식 에칭하는 단계를 더 포함하는 것을 특징으로 하는 멀티 칩 패키지 제조 방법.
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