JP5193503B2 - 貫通電極付き基板及びその製造方法 - Google Patents

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Description

本発明は、貫通電極付き基板及びその製造方法に係り、特に基板を貫通する貫通電極を備えた貫通電極付き基板及びその製造方法に関する。
従来、半導体チップとマザーボード等の実装基板とを電気的に接続するインターポーザとして、図１に示すような貫通電極付き基板２００が用いられている。
図１は、従来の貫通電極付き基板の断面図である。
図１を参照するに、従来の貫通電極付き基板２００は、基板２０１と、絶縁膜２０２と、貫通電極２０３とを有する。基板２０１は、板状とされており、貫通孔２０５が形成されている。基板２０１としては、例えば、シリコン基板を用いることができる。絶縁膜２０２は、基板２０１の上面２０１Ａと、貫通孔２０５に露出された部分の基板２０１の面とを覆うように設けられている。絶縁膜２０２としては、例えば、ＣＶＤ法により形成された酸化膜を用いることができる。
貫通電極２０３は、絶縁膜２０２の形成された貫通孔２０５に設けられている。貫通電極２０３は、シード層２０７と、Ｃｕめっき膜２０８とを有する。シード層２０７は、貫通孔２０５に形成された絶縁膜２０２を覆うように設けられている。シード層２０７は、電解めっき法により、Ｃｕめっき膜２０８を形成するための給電層である。シード層２０７としては、例えば、メタルＣＶＤ法により形成されたＣｕ層を用いることができる。Ｃｕめっき膜２０８は、絶縁膜２０２及びシード層２０７が形成された貫通孔２０５を充填するように設けられている。
上記構成とされた貫通電極２０３は、その一方の端部が半導体チップ（図示せず）と接続され、他方の端部がマザーボード等の実装基板（図示せず）と接続される。
図２〜図１２は、従来の貫通電極付き基板の製造工程を示す図である。図２〜図１２において、従来の貫通電極付き基板２００と同一構成部分には同一符号を付す。
始めに、図２に示す工程では、先に説明した基板２０１の母材となる基板２１１を準備する。基板２１１としては、基板２０１よりも厚さの厚いものを用いる。基板２１１としては、例えば、シリコン基板を用いることができる。
次いで、図３に示す工程では、基板２１１の上面２１１Ａに開口部２１２Ａを有したレジスト膜２１２を形成する。開口部２１２Ａは、貫通孔２０５の形成領域に対応する部分の基板２１１の上面２１１Ａを露出するように形成する。
次いで、図４に示す工程では、レジスト膜２１２をマスクとする異方性エッチングにより、基板２１１に開口部２１４を形成する。開口部２１４は、後述する図１１に示す工程において、基板２１１が研磨されることにより、貫通孔２０５となるものである。したがって、開口部２１４は、その深さが貫通孔２０５の深さよりも深くなるように形成する。次いで、図５に示す工程では、図４に示すレジスト膜２１２を除去する。
次いで、図６に示す工程では、ＣＶＤ法により、基板２１１の上面２１１Ａと、開口部２１４が形成された部分の基板２１１の面とを覆うように、絶縁膜２０２を形成する。絶縁膜２０２としては、例えば、酸化膜を用いることができる。
次いで、図７に示す工程では、メタルＣＶＤ法により、絶縁膜２０２を覆うようにシード層２０７を形成する。シード層２０７としては、例えば、Ｃｕ層を用いることができる。
次いで、図８に示す工程では、シード層２０７を給電層とする電解めっき法により、シード層２０７上にＣｕめっき膜２０８を形成する。Ｃｕめっき膜２０８は、絶縁膜２０２及びシード層２０７が形成された開口部２１４を充填するように形成する。このとき、Ｃｕめっき膜２０８は、開口部２１４の側面に形成されたシード層２０７から開口部２１４の中心に向かう方向に成長する。
次いで、図９に示す工程では、ＣＭＰ装置により、余分なＣｕめっき膜２０８を研磨する。この研磨は、基板２１１の上面２１１Ａに形成された絶縁膜２０２が露出するまで行う。次いで、図１０に示す工程では、接着剤２１６により、図９に示す構造体の上面側に支持板２１７を貼り付ける。
次いで、図１１に示す工程では、裏面研磨装置を用いて、図１０に示す基板２１１の下面２１１Ｂ側から基板２１１、絶縁膜２０２、シード層２０７、及びＣｕめっき膜２０８を研磨して、貫通孔２０５を有した基板２０１と、絶縁膜２０２を介して、貫通孔２０５に形成された貫通電極２０３とを形成する。これにより、支持板２１７の下方に貫通電極付き基板２００に相当する構造体が形成される。
次いで、図１２に示す工程では、図１１に示す接着剤２１６及び支持板２１７を除去する。これにより、貫通電極付き基板２００が製造される（例えば、特許文献１参照。）。
特開２００４−２２１２４０号公報
しかしながら、従来の貫通電極付き基板２００では、処理コストの高いＣＭＰ装置を用いていたため、貫通電極付き基板２００の製造コストが増加してしまうという問題があった。
また、従来の貫通電極付き基板２００では、裏面研磨装置を用いて、異なる材質（具体的には、基板２１１、絶縁膜２０２、シード層２０７、及びＣｕめっき膜２０８）を研磨するため、貫通電極２０３にクラックが発生して、貫通電極２０３が破損してしまうという問題があった。
さらに、従来の貫通電極付き基板２００では、貫通電極２０３の構成要素の１つであるＣｕめっき膜２０８を開口部２１４の側面に形成されたシード層２０７から開口部２１４の中心に向かう方向に成長させていたため、貫通電極２０３の中心にボイドが発生しやすいという問題があった。
そこで本発明は、上述した問題点に鑑みなされたものであり、貫通電極の破損を防止でき、貫通電極付き基板の製造コストを低減することができると共に、貫通電極におけるボイドの発生を防止することのできる貫通電極付き基板及びその製造方法を提供することを目的とする。
本発明の一観点によれば、貫通孔を有した基板と、前記貫通孔に収容された柱状の貫通電極と、を備えた貫通電極付き基板の製造方法であって、支持板上に前記貫通電極を形成する貫通電極形成工程と、前記貫通孔を有した基板を形成する貫通孔を有した基板の形成工程と、前記支持板と前記貫通孔を有した基板とを重ね合わせて、前記貫通孔に前記貫通電極を収容する貫通電極収容工程と、前記貫通電極収容工程の後に、フィルム状のエポキシ系樹脂を軟化させて、前記貫通孔を有した基板の前記貫通孔の内壁と前記貫通電極の側面との隙間に充填し、同時に、前記貫通電極の上面の一部と前記貫通孔を有した基板の上面とを覆うように配線層用樹脂層の母材を形成する樹脂充填工程と、前記樹脂充填工程後に、前記支持板を除去する支持板除去工程と、を含み、前記貫通電極形成工程では、前記貫通電極を電解めっきにより形成し、前記樹脂充填工程と前記支持板除去工程との間に、前記支持板が設けられた側とは反対側に位置する前記貫通孔を有した基板の面に前記貫通電極と電気的に接続された配線層を形成する配線層形成工程を有することを特徴とする貫通電極付き基板の製造方法が提供される。
本発明の他の観点によれば、貫通孔を有した基板と、前記貫通孔に収容された柱状の貫通電極と、を備えた貫通電極付き基板において、前記貫通孔の内壁と前記貫通電極の側面との隙間に充填された樹脂と、前記貫通電極の上面の一部と前記貫通孔を有した基板の上面とを覆う配線層用樹脂層の母材と、が一体形成の樹脂であることを特徴とする貫通電極付き基板が提供される。



本発明によれば、支持板上に貫通電極を形成後、支持板と貫通孔を有した基板とを重ね合わせて、貫通孔に貫通電極を収容し、次いで、基板の貫通孔の内壁と貫通電極の側面との隙間に樹脂を充填し、その後、支持板を除去することで貫通電極付き基板を製造することにより、従来、必要であった裏面研磨装置や処理コストの高いＣＭＰ装置を用いた研磨を行う必要がなくなるため、貫通電極の破損を防止できると共に、貫通電極付き基板の製造コストを低減することができる。
また、前記貫通電極形成工程では、前記支持板上に開口部を有したレジスト膜を形成し、その後、電解めっきにより、前記開口部の底部に露出された前記支持体上から前記開口部の開口端部に向けてめっき膜を析出させて前記貫通電極を形成し、前記貫通電極を形成後に前記レジスト膜を除去してもよい。このように、開口部の底部に露出された支持体上から開口部の開口端部に向けてめっき膜を析出させることにより、貫通電極にボイドが発生することを防止できる。
本発明によれば、貫通電極の破損を防止でき、貫通電極付き基板の製造コストを低減することができると共に、貫通電極におけるボイドの発生を防止することができる。
次に、図面に基づいて本発明の実施の形態について説明する。
（第１の実施の形態）
図１３は、本発明の第１の実施の形態に係る貫通電極付き基板の断面図である。
図１３を参照するに、本実施の形態の貫通電極付き基板１０は、基板１１と、樹脂１２と、拡散防止膜１３と、貫通電極１４と、配線層であるビルドアップ構造体１６と、外部接続端子１７とを有する。
基板１１は、板状とされており、複数の貫通孔１８を有する。貫通孔１８の直径Ｒ１は、例えば、貫通電極１４の直径Ｒ２よりも２０μｍ以上大きい値にすることができる。基板１１としては、例えば、シリコン基板や石英ガラス基板等を用いることができる。基板１１の厚さＭ１は、貫通電極１４の長さＬ１と拡散防止膜１３の厚さとを加算した値と略等しくなるように設定されている。本実施の形態では、基板１１としてシリコン基板を用いた場合を例に挙げて以下の説明を行う。
樹脂１２は、拡散防止膜１３及び貫通電極１４の側面と対向する部分の基板１１（言い換えれば、貫通孔１８の内壁）と拡散防止膜１３及び貫通電極１４の側面との間に形成された隙間を充填するように配設されている。樹脂１２は、基板１１と拡散防止膜１３及び貫通電極１４とを絶縁するためのものである。樹脂１２としては、例えば、エポキシ系樹脂を用いることができる。
拡散防止膜１３は、Ａｕ層２１と、Ａｕ層２１上に積層されたＮｉ層２２とを有した構成とされている。拡散防止膜１３は、Ａｕ層２１の下面が基板１１の下面１１Ｂと略面一となるように、複数の貫通孔１８に設けられている。Ａｕ層２１の厚さは、例えば、０．１μｍとすることができる。また、Ｎｉ層２２の厚さは、例えば、２μｍとすることができる。拡散防止膜１３は、貫通電極１４に含まれるＣｕが外部接続端子１７に拡散することを防止するための膜である。
貫通電極１４は、樹脂１２を介して、貫通孔１８に設けられている。貫通電極１４の下端は、Ｎｉ層２２と接触している。これにより、貫通電極１４は、拡散防止膜１３と電気的に接続されている。貫通電極１４の上面１４Ａは、基板１１の上面１１Ａと略面一とされている。貫通電極１４の直径Ｒ２は、例えば、２０μｍ〜１５０μｍとすることができる。また、貫通電極１４の長さＬ１は、５０μｍ〜３００μｍとすることができる。貫通電極１４の材料としては、例えば、Ｃｕを用いることができる。
ビルドアップ構造体１６は、樹脂層２５，２８と、配線パターン２６，２９と、ソルダーレジスト３２と、拡散防止膜３３とを有する。
樹脂層２５は、基板１１の上面１１Ａと、樹脂１２の上面と、貫通電極１４の上面１４Ａの一部とを覆うように設けられている。樹脂層２５は、貫通電極１４の上面１４Ａの一部を露出する開口部３５を有する。樹脂層２５の材料としては、例えば、エポキシ系樹脂を用いることができる。
配線パターン２６は、一例として、隣り合う２つの貫通電極１４を電気的に接続するように、開口部３５及び樹脂層２５の上面２５Ａに設けられている。配線パターン２６の材料としては、例えば、Ｃｕを用いることができる。
樹脂層２８は、樹脂層２５の上面２５Ａと、配線パターン２６の一部とを覆うように設けられている。樹脂層２８は、樹脂層２５の上面２５Ａに配置された部分の配線パターン２６の上面を露出する開口部３７を有する。樹脂層２８の材料としては、例えば、エポキシ系樹脂を用いることができる。
配線パターン２９は、開口部３７を充填すると共に、開口部３７から樹脂層２８の上面２８Ａに亘るように設けられている。配線パターン２９は、配線パターン２６と電気的に接続されている。配線パターン２９の材料としては、例えば、Ｃｕを用いることができる。配線パターン２９は、拡散防止膜３３が形成される拡散防止膜形成領域を有する。
ソルダーレジスト３２は、配線パターン２９の一部と、樹脂層２８の上面２８Ａとを覆うように設けられている。ソルダーレジスト３２は、配線パターン２９の拡散防止膜形成領域を露出する開口部３２Ａを有する。
拡散防止膜３３は、開口部３２Ａに露出された部分の配線パターン２９上に設けられている。拡散防止膜３３は、配線パターン２９上に、Ｎｉ層３８と、Ａｕ層３９とを順次積層させた構成とされている。Ｎｉ層３８の厚さは、例えば、２μｍとすることができる。また、Ａｕ層３９の厚さは、例えば、０．１μｍとすることができる。拡散防止膜３３には、電子部品（例えば、半導体チップ）が実装される。拡散防止膜３３は、電子部品を搭載するためのパッドである。
上記構成とされたビルドアップ構造体１６を設けることにより、配線パターン２９の引き回しを調整し、任意の位置に拡散防止膜３３を設けることで、電子部品搭載位置の選択の幅を広げることができる。
外部接続端子１７は、Ａｕ層２１の下面２１Ａ側に設けられている。外部接続端子１７は、拡散防止膜１３を介して、貫通電極１４と電気的に接続されている。外部接続端子１７は、マザーボード等の実装基板（図示せず）と接続される端子である。外部接続端子１７としては、例えば、はんだバンプを用いることができる。
図１４〜図２９は、本発明の第１の実施の形態に係る貫通電極付き基板の製造工程を示す図である。図１４〜図２９において、第１の実施の形態の貫通電極付き基板１０と同一構成部分には同一符号を付す。
始めに、図１４に示す工程では、板状とされた支持板４５を準備する。支持板４５としては、シリコン基板や金属板（例えば、Ｃｕ板）等を用いることができる。本実施の形態では、支持板４５として、シリコン基板を用いた場合を例に挙げて以下の説明を行う。支持板４５としてシリコン基板を用いる場合、支持板４５の厚さＭ２は、例えば、０．４ｍｍ〜０．８ｍｍとすることができる。
次いで、図１５に示す工程では、支持板４５の上面４５Ａを覆うように、シード層４６を形成する。シード層４６は、例えば、Ｃｕ層を用いることができる。シード層４６としてＣｕ層を用いる場合、Ｃｕ層は、例えば、スパッタ法により形成することができる。なお、支持板４５として金属板を用いる場合、金属板がシード層として機能するため、シード層４６の形成は不要となる。
次いで、図１６に示す工程では、シード層４６上に、複数の開口部４８Ａを有したレジスト膜４８を形成する。開口部４８Ａは、その直径が先に説明した貫通電極１４の直径Ｒ２（図１３参照）と略等しくなるように形成する。また、開口部４８Ａは、シード層４６の上面を露出するように形成する。
次いで、図１７に示す工程では、シード層４６を給電層とする電解めっき法により、開口部４８Ａに露出された部分のシード層４６上に、Ａｕ層２１と、Ｎｉ層２２とを順次析出成長させて、拡散防止膜１３を形成する。
次いで、図１８に示す工程では、シード層４６を給電層とする電解めっき法により、Ｎｉ層２２上にめっき膜を析出成長させて、めっき膜よりなる貫通電極１４を形成する（貫通電極形成工程）。このとき、めっき膜は、Ｎｉ層２２上から開口部４８Ａの開口端部（開口部４８Ａの上端部）に向けて析出成長する。
このように、電解めっき法により、Ｎｉ層２２上から開口部４８Ａの開口端部（開口部４８Ａの上端部）に向けて、めっき膜を析出成長させることにより、従来では難しかった貫通電極１４内のボイドの発生を防止できる。
また、上記貫通電極１４の形成方法では、従来の貫通電極付き基板２００の製造方法のように、基板２１１及び貫通電極２０３となる母材（シード層２０７及びＣｕめっき膜２０８）を裏面研磨装置により研磨したり（図１１参照）、処理コストの高いＣＭＰ装置により貫通電極２０３となる母材（シード層２０７及びＣｕめっき膜２０８）を研磨したり（図９参照）することなく、貫通電極１４を形成することが可能なため、貫通電極１４の破損を防止できると共に、貫通電極付き基板１０の製造コストを低減することができる。
貫通電極１４の直径Ｒ２は、例えば、２０μｍ〜１５０μｍとすることができる。また、貫通電極１４の長さＬ１は、例えば、５０μｍ〜３００μｍとすることができる。
次いで、図１９に示す工程では、図１８に示すレジスト膜４８を除去する。これにより、柱状の貫通電極１４を得ることができる。次いで、図２０に示す工程では、複数の貫通孔１８を有した基板１１を形成する（基板形成工程）。複数の貫通孔１８は、例えば、基板１１を異方性エッチングすることで形成する。貫通孔１８は、例えば、その直径Ｒ１が貫通電極１４の直径Ｒ２よりも２０μｍ以上大きくなるように形成する。基板１１としては、例えば、シリコン基板や石英ガラス基板等を用いることができる。本実施の形態では、シリコン基板を例に挙げる。基板１１の厚さＭ１は、貫通電極１４の長さＬ１と拡散防止膜１３の厚さとを加算した値と略等しくなるように設定する。これにより、後述する図２１に示す工程において、基板１１の上面１１Ａと貫通電極１４の上面１４Ａとを略面一にすることができる。なお、貫通電極１４の上面１４Ａは、基板１１の上面１１Ａから多少突出させても、凹ませてもよい。
次いで、図２１に示す工程では、図１９に示す構造体に図２０に示す基板１１を重ねて、基板１１と貫通電極１４との間に隙間ができるように（貫通孔１８の内壁と貫通電極１４の側面との間に隙間ができるように）、基板１１の貫通孔１８に貫通電極１４を収容する（貫通電極収容工程）。このとき、図１９に示す構造体に対する基板１１の相対的な位置がずれないように、図１９に示す構造体と基板１１とをクリップ等の何らかの治具で仮固定する。
次いで、図２２に示す工程では、貫通孔１８の内壁と貫通電極１４の側面との間の隙間を充填すると共に、図２１に示す構造体の上面を覆うように樹脂１２を形成する（樹脂充填工程）。具体的には、樹脂１２は、例えば、フィルム状とされたエポキシ系樹脂を図２１に示す構造体の上面を覆うように貼り付けた後、エポキシ系樹脂を軟化させることで形成する。或いは、例えば、液状とされたエポキシ系樹脂を印刷法により塗布し、その後、エポキシ系樹脂を硬化させることで樹脂１２を形成する。
また、図２２に示す工程で形成された樹脂１２のうち、図２１に示す構造体の上面を覆う部分の樹脂１２は、後述する図２３に示す工程において、開口部３５が形成されることにより、先に説明したビルドアップ構造体１６の構成要素の１つである樹脂層２５（図１３参照）の母材となるものである。
このように、貫通電極１４の側面と対向する部分の基板１１と貫通電極１４の側面との間に形成された隙間を充填する樹脂１２と、ビルドアップ構造体１６の構成要素の１つである樹脂層２５の母材（図２１に示す構造体の上面を覆う部分の樹脂１２）とを同時に形成することにより、貫通電極付き基板１０の製造工程を簡略化することができる。また、従来のＣＶＤ法による酸化膜（絶縁層）の代替となり、工程の簡略化及び低コスト化が可能になる。
次いで、図２３に示す工程では、図２１に示す構造体の上面を覆う部分の樹脂１２（図２２参照）に、貫通電極１４の上面１４Ａの一部を露出する開口部３５を形成する。これにより、複数の開口部３５を有した樹脂層２５が形成される。開口部３５は、例えば、レーザ加工により形成することができる。
次いで、図２４に示す工程では、図２３に示す構造体の上面側に、隣接する２つの貫通電極１４を電気的に接続する配線パターン２６を形成する。具体的には、配線パターン２６は、例えば、セミアディティブ法により形成することができる。セミアディティブ法を用いた場合、配線パターン２６としては、例えば、Ｃｕめっき膜を用いることができる。
次いで、図２５に示す工程では、セミアディティブ法等の周知の手法により、図２４に示す構造体上に、配線パターン２６の一部を露出する開口部３７を有した樹脂層２８と、開口部３７を充填すると共に、開口部３７から樹脂層２８の上面２８Ａに亘るように配置された配線パターン２９とを順次形成する。樹脂層２８としては、例えば、エポキシ系樹脂を用いることができる。また、配線パターン２９としては、例えば、Ｃｕめっき膜を用いることができる。
次いで、図２６に示す工程では、樹脂層２８上に、配線パターン２９の上面の一部を露出する開口部３２Ａを有したソルダーレジスト３２を形成する。
次いで、図２７に示す工程では、シード層４６を給電層とする電解めっき法により、開口部３２Ａに露出された部分の配線パターン２９上に、Ｎｉ層３８と、Ａｕ層３９とを順次析出成長させて、拡散防止膜３３を形成する。これにより、ビルドアップ構造体１６が形成される。図２２〜図２７に示す工程がビルドアップ構造体形成工程に相当する工程である。
このように、貫通電極１４が形成された基板１１上にビルドアップ構造体１６を形成することにより、配線パターン２９の引き回しを調整し、任意の位置に拡散防止膜３３を設けることで、電子部品搭載位置の選択の幅を広げることができる。なお、Ｎｉ層３８及びＡｕ層３９は、無電解めっき法を用いて形成してもよい。
次いで、図２８に示す工程では、支持板４５と、シード層４６とを順次除去する。具体的には、例えば、支持板４５及びシード層４６をエッチングにより除去する。
次いで、図２９に示す工程では、Ａｕ層２１の下面２１Ａ側に外部接続端子１７を形成する。これにより、貫通電極付き基板１０が製造される。外部接続端子１７としては、例えば、はんだバンプを用いることができる。
本実施の形態の貫通電極付き基板の製造方法によれば、支持板４５上に貫通電極１４を形成し、支持板４５に貫通孔１８が形成された基板１１を重ねて貫通孔１８に貫通電極１４を収容後、貫通電極１４の側面と対向する部分の基板１１と貫通電極１４の側面との間に形成された隙間に樹脂を充填することにより、従来の貫通電極付き基板２００の製造方法のように、基板２１１及び貫通電極２０３となる母材（シード層２０７及びＣｕめっき膜２０８）を裏面研磨装置により研磨したり（図１１参照）、ＣＭＰ装置により貫通電極２０３となる母材（シード層２０７及びＣｕめっき膜２０８）を研磨したりすることなく（図９参照）、貫通電極１４を形成することが可能となるため、貫通電極１４の破損を防止できると共に、貫通電極付き基板１０の製造コストを低減することができる。
また、セミアディティブ法により貫通電極１４を形成するため、貫通電極１４にボイドが発生することを防止できる。
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
例えば、基板１１に貫通電極１４と電気的に接続された素子（例えば、受動素子、能動素子、半導体回路等）を設けてもよく、このような構成とされた貫通電極付き基板においても、本実施の形態の貫通電極付き基板１０の製造方法と同様な効果を得ることができる。
なお、複数の貫通電極１４が形成され、複数の貫通電極付き基板１０の構成要素の一部となる支持体と、複数の貫通孔１８が形成され、複数の貫通電極付き基板１０の構成要素の一部となる基板とを用いて、上記説明した製造工程を行い、その後、支持体及び基板を切断して、複数の貫通電極付き基板１０を製造してもよい。
（第２の実施の形態）
図３０は、本発明の第２の実施の形態に係る貫通電極付き基板の断面図である。図３０において、第１の実施の形態の貫通電極付き基板１０と同一構成部分には同一符号を付す。
図３０を参照するに、第２の実施の形態の貫通電極付き基板６０は、第１の実施の形態の貫通電極付き基板１０の構成要素から樹脂層２８、配線パターン２６，２９、及びソルダーレジスト３２を除くと共に、樹脂層２５に形成された開口部３５に露出された貫通電極１４上に拡散防止膜３３を設けた以外は、貫通電極付き基板１０と同様に構成される。
上記構成とされた第２の実施の形態の貫通電極付き基板６０は、第１の実施の形態で説明した図２３に示す工程の後に、貫通電極１４の上面１４Ａに拡散防止膜３３を形成し、その後、支持板４５とシード層４６とを除去することにより、製造することができる。
本実施の形態の貫通電極付き基板の製造方法は、第１の実施の形態の貫通電極付き基板１０の製造方法と同様な効果を得ることができる。
（第３の実施の形態）
図３１は、本発明の第３の実施の形態に係る貫通電極付き基板の断面図である。図３１において、第１の実施の形態の貫通電極付き基板１０と同一構成部分には同一符号を付す。
図３１を参照するに、第３の実施の形態の貫通電極付き基板７０は、第１の実施の形態の貫通電極付き基板１０に設けられたビルドアップ構造体１６の代わりにビルドアップ構造体７２を設けると共に、さらに導体層７１を設けた以外は、貫通電極付き基板１０と同様に構成される。
導体層７１は、貫通孔１８の内壁と、基板１１の上面１１Ａ及び下面１１Ｂとを覆うように設けられている。貫通孔１８の内壁に導体層７１を設けることにより、貫通電極１４を同軸構造にすることができる。導体層７１は、後述する配線パターン７３と接続されることにより、接地電位又は電源電位とされる層である。導体層７１は、例えば、無電解めっき法により形成されたＣｕめっき膜と、電解めっき法により形成されたＣｕめっき膜とにより構成することができる。
ビルドアップ構造体７２は、導体層７１が形成された基板１１上に設けられている。ビルドアップ構造体７２は、第１の実施の形態で説明したビルドアップ構造体１６の構成にさらに配線パターン７３を設けた以外はビルドアップ構造体１６と同様な構成とされている。配線パターン７３は、一例として、隣り合う２つの貫通電極１４と、導体層７１とを電気的に接続するように、開口部３５及び基板１１の上面１１Ａに形成された導体層７１上に設けられている。配線パターン７３の材料としては、例えば、Ｃｕを用いることができる。
上記構成とされた第３の実施の形態の貫通電極付き基板７０は、第１の実施の形態の貫通電極付き基板１０と同様な手法により製造することができ、第１の実施の形態の貫通電極付き基板１０の製造方法と同様な効果を得ることができる。
本発明は、基板を貫通する貫通電極を備えた貫通電極付き基板及びその製造方法に適用できる。
従来の貫通電極付き基板の断面図である。 従来の貫通電極付き基板の製造工程を示す図（その１）である。 従来の貫通電極付き基板の製造工程を示す図（その２）である。 従来の貫通電極付き基板の製造工程を示す図（その３）である。 従来の貫通電極付き基板の製造工程を示す図（その４）である。 従来の貫通電極付き基板の製造工程を示す図（その５）である。 従来の貫通電極付き基板の製造工程を示す図（その６）である。 従来の貫通電極付き基板の製造工程を示す図（その７）である。 従来の貫通電極付き基板の製造工程を示す図（その８）である。 従来の貫通電極付き基板の製造工程を示す図（その９）である。 従来の貫通電極付き基板の製造工程を示す図（その１０）である。 従来の貫通電極付き基板の製造工程を示す図（その１１）である。 本発明の第１の実施の形態に係る貫通電極付き基板の断面図である。 本発明の第１の実施の形態に係る貫通電極付き基板の製造工程を示す図（その１）である。 本発明の第１の実施の形態に係る貫通電極付き基板の製造工程を示す図（その２）である。 本発明の第１の実施の形態に係る貫通電極付き基板の製造工程を示す図（その３）である。 本発明の第１の実施の形態に係る貫通電極付き基板の製造工程を示す図（その４）である。 本発明の第１の実施の形態に係る貫通電極付き基板の製造工程を示す図（その５）である。 本発明の第１の実施の形態に係る貫通電極付き基板の製造工程を示す図（その６）である。 本発明の第１の実施の形態に係る貫通電極付き基板の製造工程を示す図（その７）である。 本発明の第１の実施の形態に係る貫通電極付き基板の製造工程を示す図（その８）である。 本発明の第１の実施の形態に係る貫通電極付き基板の製造工程を示す図（その９）である。 本発明の第１の実施の形態に係る貫通電極付き基板の製造工程を示す図（その１０）である。 本発明の第１の実施の形態に係る貫通電極付き基板の製造工程を示す図（その１１）である。 本発明の第１の実施の形態に係る貫通電極付き基板の製造工程を示す図（その１２）である。 本発明の第１の実施の形態に係る貫通電極付き基板の製造工程を示す図（その１３）である。 本発明の第１の実施の形態に係る貫通電極付き基板の製造工程を示す図（その１４）である。 本発明の第１の実施の形態に係る貫通電極付き基板の製造工程を示す図（その１５）である。 本発明の第１の実施の形態に係る貫通電極付き基板の製造工程を示す図（その１６）である。 本発明の第２の実施の形態に係る貫通電極付き基板の断面図である。 本発明の第３の実施の形態に係る貫通電極付き基板の断面図である。
符号の説明
１０，６０，７０ 貫通電極付き基板
１１ 基板
１１Ａ，１４Ａ，２５Ａ，２８Ａ，４５Ａ 上面
１１Ｂ，２１Ａ 下面
１２ 樹脂
１３，３３ 拡散防止膜
１４ 貫通電極
１６，７２ ビルドアップ構造体
１７ 外部接続端子
１８ 貫通孔
２２，３８ Ｎｉ層
２１，３９ Ａｕ層
２５，２８ 樹脂層
２６，２９，７３ 配線パターン
３２ ソルダーレジスト
３２Ａ，３５，３７，４８Ａ 開口部
４５ 支持板
４６ シード層
４８ レジスト膜
７１ 導体層
Ｌ１ 長さ
Ｍ１〜Ｍ２ 厚さ
Ｒ１〜Ｒ２ 直径

Claims (4)

  1. 貫通孔を有した基板と、前記貫通孔に収容された柱状の貫通電極と、を備えた貫通電極付き基板の製造方法であって、
    支持板上に前記貫通電極を形成する貫通電極形成工程と、
    前記貫通孔を有した基板を形成する貫通孔を有した基板の形成工程と、
    前記支持板と前記貫通孔を有した基板とを重ね合わせて、前記貫通孔に前記貫通電極を収容する貫通電極収容工程と、
    前記貫通電極収容工程の後に、フィルム状のエポキシ系樹脂を軟化させて、前記貫通孔を有した基板の前記貫通孔の内壁と前記貫通電極の側面との隙間に充填し、同時に、前記貫通電極の上面の一部と前記貫通孔を有した基板の上面とを覆うように配線層用樹脂層の母材を形成する樹脂充填工程と、
    前記樹脂充填工程後に、前記支持板を除去する支持板除去工程と、を含み、
    前記貫通電極形成工程では、前記貫通電極を電解めっきにより形成し、
    前記樹脂充填工程と前記支持板除去工程との間に、前記支持板が設けられた側とは反対側に位置する前記貫通孔を有した基板の面に前記貫通電極と電気的に接続された配線層を形成する配線層形成工程を有することを特徴とする貫通電極付き基板の製造方法。
  2. 前記貫通電極形成工程では、前記支持板上に開口部を有したレジスト膜を形成し、その後、前記電解めっきにより、前記開口部の底部に露出された前記支持体上から前記開口部の開口端部に向けてめっき膜を析出させて前記貫通電極を形成し、前記貫通電極を形成後に前記レジスト膜を除去することを特徴とする請求項１記載の貫通電極付き基板の製造方法。
  3. 貫通孔を有した基板と、前記貫通孔に収容された柱状の貫通電極と、を備えた貫通電極付き基板において、
    前記貫通孔の内壁と前記貫通電極の側面との隙間に充填された樹脂と、前記貫通電極の上面の一部と前記貫通孔を有した基板の上面とを覆う配線層用樹脂層の母材と、が一体形成の樹脂であることを特徴とする貫通電極付き基板。
  4. 前記樹脂層上に、前記貫通電極と接続された配線パターンが設けられていることを特徴とする請求項３記載の貫通電極付き基板。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8288872B2 (en) * 2008-08-05 2012-10-16 Taiwan Semiconductor Manufacturing Company, Ltd. Through silicon via layout
US8294240B2 (en) * 2009-06-08 2012-10-23 Qualcomm Incorporated Through silicon via with embedded decoupling capacitor
KR101095373B1 (ko) * 2010-04-22 2011-12-16 재단법인 서울테크노파크 장벽층을 갖는 범프를 포함하는 반도체칩 및 그 제조방법
JP5485818B2 (ja) * 2010-06-29 2014-05-07 株式会社アドバンテスト 貫通配線基板および製造方法
JP5547566B2 (ja) * 2010-06-29 2014-07-16 株式会社アドバンテスト 貫通配線基板の製造方法
KR20120012602A (ko) * 2010-08-02 2012-02-10 삼성전자주식회사 반도체 장치, 그 제조 방법 및 반도체 패키지의 제조 방법
US8693203B2 (en) 2011-01-14 2014-04-08 Harris Corporation Method of making an electronic device having a liquid crystal polymer solder mask laminated to an interconnect layer stack and related devices
US8472207B2 (en) * 2011-01-14 2013-06-25 Harris Corporation Electronic device having liquid crystal polymer solder mask and outer sealing layers, and associated methods
JP2012156327A (ja) 2011-01-26 2012-08-16 Elpida Memory Inc 半導体装置、及び積層型半導体装置
KR101806806B1 (ko) 2011-12-20 2017-12-11 삼성전자주식회사 전자 소자 탑재용 기판의 제조방법
JP5878362B2 (ja) * 2011-12-22 2016-03-08 新光電気工業株式会社 半導体装置、半導体パッケージ及び半導体装置の製造方法
TWI475623B (zh) * 2011-12-27 2015-03-01 Ind Tech Res Inst 堆疊式半導體結構的接合結構及其形成方法
CN104051369A (zh) * 2014-07-02 2014-09-17 上海朕芯微电子科技有限公司 一种用于2.5d封装的中间互联层及其制备方法
JP2016039512A (ja) * 2014-08-08 2016-03-22 キヤノン株式会社 電極が貫通配線と繋がったデバイス、及びその製造方法
US10431533B2 (en) * 2014-10-31 2019-10-01 Ati Technologies Ulc Circuit board with constrained solder interconnect pads
KR102494336B1 (ko) * 2015-10-07 2023-02-01 삼성전기주식회사 인쇄회로기판 및 그 제조방법
WO2017164043A1 (ja) * 2016-03-25 2017-09-28 住友精密工業株式会社 充填方法
CN108122835B (zh) * 2017-12-12 2020-11-20 华进半导体封装先导技术研发中心有限公司 转接板的制造方法及其所制造的转接板
CN113021172A (zh) * 2021-03-25 2021-06-25 中国电子科技集团公司第五十四研究所 一种带腔ltcc基板的研磨抛光方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05183019A (ja) * 1991-12-27 1993-07-23 Hitachi Ltd 半導体装置およびその製造方法
JP3994262B2 (ja) * 1999-10-04 2007-10-17 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JP4023076B2 (ja) 2000-07-27 2007-12-19 富士通株式会社 表裏導通基板及びその製造方法
JP2002314244A (ja) * 2001-04-11 2002-10-25 Ngk Insulators Ltd コア基板とその製造方法、該コア基板を用いた複層コア基板の製造方法及び多層積層基板の製造方法
KR100435813B1 (ko) * 2001-12-06 2004-06-12 삼성전자주식회사 금속 바를 이용하는 멀티 칩 패키지와 그 제조 방법
JP4045143B2 (ja) 2002-02-18 2008-02-13 テセラ・インターコネクト・マテリアルズ，インコーポレイテッド 配線膜間接続用部材の製造方法及び多層配線基板の製造方法
JP4213478B2 (ja) 2003-01-14 2009-01-21 株式会社ルネサステクノロジ 半導体装置の製造方法
JP4098673B2 (ja) 2003-06-19 2008-06-11 新光電気工業株式会社 半導体パッケージの製造方法
JP2005026313A (ja) 2003-06-30 2005-01-27 Shinko Electric Ind Co Ltd 配線基板の製造方法
JP3938921B2 (ja) * 2003-07-30 2007-06-27 Ｔｄｋ株式会社 半導体ｉｃ内蔵モジュールの製造方法
US7547975B2 (en) 2003-07-30 2009-06-16 Tdk Corporation Module with embedded semiconductor IC and method of fabricating the module
JP2005072064A (ja) * 2003-08-27 2005-03-17 Ngk Spark Plug Co Ltd 配線基板およびその製造方法
JP2005072061A (ja) * 2003-08-27 2005-03-17 Ngk Spark Plug Co Ltd 配線基板およびその製造方法
JP4438389B2 (ja) * 2003-11-14 2010-03-24 カシオ計算機株式会社 半導体装置の製造方法
JP3751625B2 (ja) * 2004-06-29 2006-03-01 新光電気工業株式会社 貫通電極の製造方法
JP4813035B2 (ja) 2004-10-01 2011-11-09 新光電気工業株式会社 貫通電極付基板の製造方法
JP3987521B2 (ja) * 2004-11-08 2007-10-10 新光電気工業株式会社 基板の製造方法
JP2006147873A (ja) * 2004-11-19 2006-06-08 Sharp Corp 半導体装置の製造方法
JP2006165112A (ja) * 2004-12-03 2006-06-22 Sharp Corp 貫通電極形成方法およびそれを用いる半導体装置の製造方法、ならびに該方法によって得られる半導体装置
JP2007027451A (ja) 2005-07-19 2007-02-01 Shinko Electric Ind Co Ltd 回路基板及びその製造方法
JP2007148182A (ja) 2005-11-30 2007-06-14 Ricoh Co Ltd 現像装置及び画像形成装置
US7863189B2 (en) * 2007-01-05 2011-01-04 International Business Machines Corporation Methods for fabricating silicon carriers with conductive through-vias with low stress and low defect density
JP5302522B2 (ja) * 2007-07-02 2013-10-02 スパンション エルエルシー 半導体装置及びその製造方法

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