KR101095373B1 - 장벽층을 갖는 범프를 포함하는 반도체칩 및 그 제조방법 - Google Patents

장벽층을 갖는 범프를 포함하는 반도체칩 및 그 제조방법 Download PDF

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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13157—Cobalt [Co] as principal constituent
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    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13166—Titanium [Ti] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13171—Chromium [Cr] as principal constituent
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    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13181—Tantalum [Ta] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
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    • H01L2224/14181—On opposite sides of the body
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
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    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16148—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area protruding from the surface
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
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Abstract

제1 면 및 제2 면을 포함하는 제1 기판, 제1 기판을 관통하는 관통 비어 플러그, 및 관통 비어 플러그의 제1 면 쪽 단부에 연결되는 제1 도전층, 제1 도전층 상의 제1 장벽층 및 제1 기판과 제2 기판을 상호 접속하기 위한 제1 장벽층 상의 제1 솔더층을 포함하는 제1 범프를 포함하며, 제1 장벽층은 제1 도전층의 도전체가 제1 솔더층으로 확산되는 것을 억제하는 장벽 물질을 포함할 수 있다.

Description

장벽층을 갖는 범프를 포함하는 반도체칩 및 그 제조방법{Semiconductor chip with bump having barrier layer and method fabricating the same}
본 발명은 반도체칩에 관한 것으로서, 특히 범프를 포함하는 반도체 패키지용 반도체칩, 이를 이용한 적층형 반도체 패키지 및 이를 생산하는 방법에 관한 것이다.
반도체 패키지의 용량을 늘이기 위해 시스템-온-칩(SoC, System-on-Chip) 및/또는 시스템-인-패키지(SiP, System-in-Package) 기술을 사용할 수 있다. 이러한 기술들을 사용하면 성능, 전력, 비용 및 크기를 시스템 수준에서 지속적으로 향상시킬 수 있다.
시스템-인-패키지는 수평 배열(horizontal placement), 적층 구조(stacked structure), 임베디드 구조(embedded structure)와 같은 물리적 아키텍쳐(physical architecture)로 분류될 수 있다. 이 중, 적층 구조는 와이어 본딩 구조, 와이어 본딩과 플립 칩이 결합된 구조, 패키지-온-패키지(PoP, Package-on-Package) 구조 및 단자 관통 비아(terminal through via) 구조 등이 사용될 수 있다.
적층 구조를 갖는 적층형 반도체 패키지의 각 층에는 각 층을 전기적으로 연결하기 위한 도전성 연결단자가 형성될 수 있고, 한 층의 도전성 연결단자는 다른 층의 도전성 연결단자와 전기적으로 접합될 수 있다.
도전성 연결단자는 각 층의 활성면(active surface) 또는 비활성면 상에 범프(bump) 형태로 형성될 수 있다. 이때, 적층형 반도체의 한 층이 다른 층에 적층되었을 때에, 한 층의 도전성 연결단자가 다른 층의 도전성 연결단자에 접촉될 수 있도록 도전성 연결단자들이 배열될 수 있다. 적층형 반도체의 한 층을 다른 층에 적층시킨 다음 열과 압력을 가함으로써, 서로 접촉되어 있는 도전성 연결단자들을 전기적으로 그리고 물리적으로 상호 결합시킬 수 있다. 이때, 도전성 연결단자의 재료에 따라 도전성 연결단자의 비저항이 상승할 수 있으며, 그 결과 각 층 간에 전달되는 신호 전력이 손실될 수 있다.
상술한 바와 같이 적층형 반도체 패키지의 각 층을 연결하는 도전성 연결단자의 비저항이 상승하여 층간 전송 신호의 손실이 발생할 수 있다.
이에, 본 발명은 전술한 문제점을 해결하기 위해, 도전성 연결단자의 비저항 상승을 억제할 수 있는 도전성 연결단자 구조를 갖는 반도체칩 및 그 제조방법을 제공한다. 전술한 과제는 예시적으로 제시되었고, 본 발명의 범위가 이러한 과제에 의해서 제한되는 것은 아니다.
상술한 과제를 해결하기 위한 본 발명의 일 양상에 따른 반도체칩이 제공된다. 이 반도체칩은 제1 면 및 제2 면을 포함하는 제1 기판(substrate), 상기 제1 기판을 관통하는 관통 비어 플러그; 및 상기 관통 비어 플러그의 상기 제1 면 쪽 단부에 연결되는 제1 도전층(conduction layer), 상기 제1 도전층 상의 제1 장벽층(barrier layer) 및 상기 제1 기판과 제2 기판을 상호 접속하기 위한 상기 제1 장벽층 상의 제1 솔더층(solder layer)을 포함하는 제1 범프(bump)를 포함한다. 이때, 상기 제1 장벽층은 상기 제1 도전층의 도전체가 상기 제1 솔더층으로 확산(diffusion)되는 것을 억제하는 장벽 물질을 포함한다.
이때, 상기 관통 비어 플러그의 상기 제2 면 쪽 단부에 연결되는 제2 도전층, 상기 제2 도전층 상의 제2 장벽층 및 상기 제1 기판과 제3 기판을 상호 접속하기 위한 상기 제2 장벽층 상의 제2 솔더층을 포함하는 제2 범프를 더 포함할 수 있으며, 상기 제2 장벽층은 상기 제2 도전층의 도전체가 상기 제2 솔더층으로 확산되는 것을 억제하는 장벽 물질을 포함할 수 있다.
이때, 상기 관통 비어 플러그와 상기 제1 범프 사이에는 제1 범프 하지층(under bump layer)이 더 형성되어 있을 수 있고, 상기 관통 비어 플러그와 상기 제2 범프 사이에는 제2 범프 하지층이 더 형성되어 있을 수 있다.
이때, 상기 제1 도전층 및 상기 제2 도전층은 Cu를 포함하며, 상기 제1 솔더층 및 상기 제2 솔더층은 Sn을 포함하며, 상기 제1 장벽층 및 상기 제2 장벽층은 Ni, Ta, TaN, CuNi, TiCuNi, TiCu, NiV, Ti, TiW 및 Cr-Cu로 이루어지는 군에서 선택된 하나 이상을 포함할 수 있다.
이때, 상기 관통 비어 플러그와 상기 제1 도전층 사이에 재배선층이 더 형성되어 있으며, 상기 관통 비어 플러그와 상기 제1 도전층은 상기 재배선층을 통해 연결되어 있을 수 있다.
이때, 상기 재배선층과 상기 제1 범프 사이에는 제1 범프 하지층이 더 형성되어 있을 수 있다.
이때, 상기 관통 비어 플러그의 상기 제1 면 쪽 단부는 상기 제1 면 상으로 돌출되어 있으며, 상기 제1 면의 일부를 덮도록 상기 제1 면을 따라 연장되어 있을 수 있다.
이때, 상기 관통 비어 플러그의 상기 제1 면 쪽 단부의 수평 단면의 크기와 상기 제1 범프의 수평 단면의 크기는 동일할 수 있다.
이때, 상기 제1 기판은 실리콘 기판이며, 상기 기판의 두께는 60um 이상 500um 이하일 수 있다.
본 발명의 다른 양상에 따른 반도체 패키지용 인터포저가 제공된다. 이 인터포저는 제1 면 및 제2 면을 포함하며 내부에 회로 소자를 갖지 않는 더미 기판, 상기 더미 기판을 관통하는 관통 비어 플러그, 및 상기 관통 비어 플러그의 상기 제1 면 쪽 단부에 연결된 제1 도전층, 상기 제1 도전층 상의 제1 장벽층 및 상기 더미 기판과 제2 기판을 상호 접속하기 위한 상기 제1 장벽층 상의 제1 솔더층을 포함하는 제1 범프를 포함한다. 이때, 상기 제1 장벽층은 상기 제1 도전층의 도전체가 상기 제1 솔더층으로 확산되는 것을 억제하는 장벽 물질을 포함한다.
이때, 상기 관통 비어 플러그의 상기 제2 면 쪽 단부에 연결된 솔더 범프를 더 포함할 수 있다.
이때, 상기 관통 비어 플러그와 상기 제1 범프 사이에는 제1 범프 하지층이 더 형성되어 있고, 상기 관통 비어 플러그와 상기 솔더 범프 사이에는 제2 범프 하지층이 더 형성되어 있을 수 있다.
본 발명의 다른 양상에 따른 반도체칩 제조방법이 제공된다. 이 방법은 제1 면, 제2 면 및 관통 비어 플러그를 포함하는 제1 기판 제공단계, 상기 관통 비어 플러그의 상기 제1 면 쪽 단부 상에 제1 도전성 범프를 형성하는 단계, 및 상기 관통 비어 플러그의 상기 제2 면 쪽 단부 상에 제2 도전성 범프를 형성하는 단계를 포함한다. 이때, 상기 관통 비어 플러그는 상기 제1 기판을 관통한다. 그리고, 상기 제1 도전성 범프를 형성하는 단계는, 상기 관통 비어 플러그의 상기 제1 면 쪽 단부에 연결되는 제1 도전층을 형성하는 단계, 상기 제1 도전층 상에 제1 장벽층을 형성하는 단계 및 상기 제1 기판과 제2 기판을 상호 접속하기 위하여 상기 제1 장벽층 상에 제1 솔더층을 형성하는 단계를 포함한다.
이때, 상기 제2 도전성 범프를 형성하는 단계는, 상기 관통 비어 플러그의 상기 제2 면 쪽 단부에 연결되는 제2 도전층을 형성하는 단계, 상기 제2 도전층 상에 제2 장벽층을 형성하는 단계 및 상기 제1 기판과 제3 기판을 상호 접속하기 위하여 상기 제2 장벽층 상에 제2 솔더층을 형성하는 단계를 포함할 수 있다.
이때, 상기 제1 장벽층은 상기 제1 도전층의 도전체가 상기 제1 솔더층으로 확산되는 것을 억제하는 장벽 물질을 포함할 수 있다.
이때, 상기 제1 기판 제공단계 및 상기 제1 도전성 범프를 형성하는 단계 사이에, 상기 관통 비어 플러그의 상기 제1 면 쪽 단부에 연결되는 제1 범프 하지층을 형성하는 단계, 및 상기 제1 기판 제공단계 및 상기 제2 도전성 범프를 형성하는 단계 사이에, 상기 관통 비어 플러그의 상기 제2 면 쪽 단부에 연결되는 제2 범프 하지층을 형성하는 단계를 더 포함할 수 있다.
이때, 상기 제1 기판 제공단계는, 상기 제1 기판을 관통하는 관통 비어 홀을 형성하는 단계, 및 상기 관통 비어 홀에 상기 관통 비어 플러그를 형성하는 단계를 포함할 수 있다.
이때, 상기 제1 기판은 실리콘 기판이며, 상기 제1 기판의 두께가 60um 이상 500um 이하가 되도록 상기 기판을 그라인딩(grinding)하는 단계를 더 포함할 수 있다.
본 발명의 다른 양상에 따른 인터포저 제조방법이 제공된다. 이 방법은, 제1 면, 제2 면 및 관통 비어 플러그를 포함하며 내부에 회로 소자를 갖지 않는 더미 기판을 제공하는 단계, 상기 관통 비어 플러그의 상기 제1 면 쪽 단부 상에 제1 도전성 범프를 형성하는 단계, 및 상기 관통 비어 플러그의 상기 제2 면 쪽 단부 상에 제2 도전성 범프를 형성하는 단계를 포함한다. 이때, 상기 관통 비어 플러그는 상기 더미 기판을 관통한다. 그리고, 상기 제1 도전성 범프를 형성하는 단계는, 상기 관통 비어 플러그의 상기 제1 면 쪽 단부에 연결되는 제1 도전층을 형성하는 단계, 상기 제1 도전층 상에 제1 장벽층을 형성하는 단계 및 상기 더미 기판과 제2 기판을 상호 접속하기 위하여 상기 제1 장벽층 상에 제1 솔더층을 형성하는 단계를 포함한다.
본 발명의 실시예들에 따르면 적층형 반도체 패키지의 각 층을 적층할 때에 각 층을 연결하는 도전성 연결단자의 비저항의 상승을 억제할 수 있는 구조를 갖는 도전성 연결단자를 포함하는 반도체칩 및 인터포저와 이를 제조하기 위한 방법이 제공될 수 있다. 전술한 효과는 예시적으로 제시되었고, 본 발명의 범위가 이러한 효과에 의해서 제한되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 반도체칩의 단면을 나타낸 것이다.
도 2는 본 발명의 다른 실시예에 따른 반도체칩의 단면을 나타낸 것이다.
도 3은 본 발명의 다른 실시예에 따른 반도체칩의 단면을 나타낸 것이다.
도 4는 본 발명의 일 실시예에 따른 인터포저의 단면을 도시한 것이다.
도 5는 본 발명의 다른 실시예에 따른 인터포저의 단면을 도시한 것이다.
도 6은 본 발명의 일 실시예에 따른 적층형 반도체 패키지의 단면을 나타낸다.
도 7은 본 발명의 다른 실시예에 따른 적층형 반도체 패키지의 단면을 나타낸다.
도 8은 본 발명의 일 실시예에 사용될 수 있는 반도체칩의 단면을 나타낸 것이다.
도 9는 본 발명의 실시예들에 사용될 수 있는 도전성 범프의 구조를 나타낸 것이다.
도 10은 도전층과 솔더층의 적층구조에 열과 압력을 가할 때에 그 경계면에서 발생하는 현상을 설명하기 위해 도시한 것이다.
도 11은 본 발명의 일 실시예에 따른 도전성 범프 결합체의 단면을 나타낸 것이다.
도 12 내지 도 25는 본 발명의 일 실시예에 따른 반도체칩을 제조하는 방법에 대하여 나타낸 것이다.
도 26은 본 발명의 일 실시예에서 사용될 수 있는 관통 비어 플러그와 도전성 범프가 결합된 구조의 프로파일(profile)을 나타낸 것이다.]
도 27은 관통 비어 플러그의 반경과 도전성 범프의 반경의 차이값에 따른 적층형 반도체 패키지의 스트레스를 시뮬레이션 한 결과를 나타낸다.
도 28은 반도체칩의 기판 두께를 변화시키며 측정한 휨(warpage) 정도를 개략적으로 나타내는 그래프들이다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장 또는 축소될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체칩(100a)의 단면을 나타낸 것이다.
도 1을 참조하면, 도전성 패드들(210) 및 도전성 패드들(210)에 연결된 회로 소자(circuit device)(미도시)를 포함하는 기판(205)이 제공될 수 있다. 제1 면(202) 및 제2 면(204)은 서로 반대쪽에 배치될 수 있고, 예컨대 기판(205)의 전면 및 배면이 될 수 있다. 기판(205)은 내부에 메모리 소자, 로직 소자 등과 같은 능동 회로를 구성하는 회로 소자를 포함할 수 있다.
기판(205)은 반도체칩들의 제조 장치 및 제조 공정을 이용하여 제조될 수 있다. 예컨대, 기판(205)은 IV족 반도체 웨이퍼 또는 III-V족 화합물 반도체 웨이퍼를 포함할 수 있다. 선택적으로, 반도체 기판(205)은 반도체 웨이퍼의 뒷면을 소정 두께만큼 연마하여 제공될 수 있다.
관통 비어 플러그들(through via plug, 220)은 기판(205)을 관통하여 신장하도록 제공될 수 있다. 예를 들어, 관통 비어 플러그들(220)은 제1 면(202)으로부터 기판(205)을 관통하여 제2 면(204)으로 신장할 수 있다. 예컨대, 관통 비어 플러그들(220)은 제1 면(202) 및/또는 제2 면(204)에 수직할 수 있다. 이 실시예의 변형된 예에서, 관통 비어 플러그들(220)은 제1 면(202)으로부터 제2 면(204)까지 비스듬하게 신장될 수 있다. 선택적으로, 관통 비어 플러그들(220)은 기판(205)의 제1 면(202) 및/또는 제2 면(204) 위로 돌출되게 더 신장할 수도 있다.
관통 비어 플러그(220)는 도전성 패드들(210)과 전기적으로 연결될 수 있다.
관통 비어 플러그(220)의 수는 반도체칩(100a)과 연결되는 반도체칩의 구성에 따라서 적절하게 선택될 수 있고, 따라서 이 실시예의 범위를 제한하지 않는다. 예를 들어, 하나의 관통 비어 플러그(220)가 기판(205) 내에 제공되거나 또는 복수의 관통 비어 플러그들(220)이 기판(205) 내에 이격되게 제공될 수 있다.
관통 비어 플러그들(220)은 도전체로 구성될 수 있다. 예를 들어, 관통 비어 플러그들(220)은 장벽 금속/장벽 물질 및 배선 금속의 적층 구조를 포함할 수 있다. 예를 들어, 장벽 금속/장벽 물질은 티타늄(Ti), 코발트(Co), 탄탈륨(Ta), 니켈(Ni), TiN, TaN, TaN, CuNi, TiCuNi, TiCu, NiV, TiW 및 Cr-Cu에서 선택된 하나 또는 둘 이상의 적층 구조를 포함할 수 있다. 배선 금속은 Al(알루미늄) 또는 Cu(구리)를 포함할 수 있다. 이러한 관통 비어 플러그들(220)을 구성하는 재료는 예로써 제공된 것이며, 따라서 이 실시예의 범위를 제한하지 않는다.
분리 절연층(isolation insulation layer, 120)은 관통 비어 플러그들(220) 및 기판(205) 사이에 제공될 수 있다. 분리 절연층(120)은 관통 비어 플러그들(220)과 기판(205)이 직접적으로 연결되는 것을 막아줄 수 있다. 도 1에서 분리 절연층(120)은 제1 면(202)에서 제2 면(204)으로 갈수록 두꺼워지는 형상을 하고 있으나, 본 실시예가 이러한 형상에 의해 한정되는 것은 아니다.
재배선층(redistribution layer, 140)은 기판(205)의 제1 면(202) 상에 관통 비어 플러그들(220)의 적어도 일부와 연결되도록 제공될 수 있다. 예를 들어, 재배선층들(140)은 관통 비어 플러그들(220)의 상면으로부터 소정 방향으로 신장될 수 있다. 재배선층들(140)은 관통 비어 플러그들(220)로부터의 배선을 재배치시키는 역할을 할 수 있다. 재배선층들(140)은 적절한 도전체, 예컨대 Al 또는 Cu를 포함할 수 있다. 재배선층들(140)은 관통 비어 플러그들(220)과 동일한 재료로 구성되거나 또는 다른 재료로 구성될 수 있다.
재배선층들(140)은 관통 비어 플러그들(220) 중 재배선이 필요한 일부 또는 전부에 연결될 수 있다. 따라서 관통 비어 플러그들(220) 중 재배선이 필요하지 않은 일부에 대해서는 재배선층들(140)이 연결되지 않거나 또는 재배선층들(140)이 단지 그 일부 상에 배치될 수 있다. 따라서 재배선층들(140)의 수는 하나 또는 복수로 적절하게 선택될 수 있고, 이 실시예의 범위를 제한하지 않는다.
제1 범프 하지층들(first under bump layer, 281)은 제1 면(202) 상의 재배선층들(140) 상에 제공될 수 있다. 제1 범프 하지층들(281)은 재배선층들(140)을 제1 도전성 범프(271)와 연결할 때에 둘 사이의 접합성을 높이고 및/또는 장벽층을 제공하는데 사용될 수 있다. 이 실시예의 변형된 예에서, 제1 범프 하지층들(281)의 일부는 재배선층들(140)을 생략하고 관통 비어 플러그들(220) 상에 직접 연결될 수도 있다. 제1 범프 하지층들(281)의 수는 하나 또는 복수 개로 적절하게 선택될 수 있고, 이 실시예의 범위를 제한하지 않는다.
제1 범프 하지층들(281)은 도 1에 도시된 바와 같이 장벽층(barrier layer)을 포함하는 두 개 이상의 층(2811, 2812)이 적층되어 구성될 수 있다. 그러나, 실시예에 따라 제1 범프 하지층들(281)은 하나의 층으로 구성될 수도 있으며, 따라서 도 1에 의해 본 발명의 범위가 한정되는 것은 아니다. 실시예에 따라 제1 범프 하지층들(281)이 종래의 UBM(Under Bump Metallurgy) 구조들 중 하나를 선택적으로 사용하여 형성할 수도 있다.
제1 범프 하지층들(281)은 적절한 도전체, 예를 들어, Ti(티타늄), Co(코발트), Ta(탄탈륨), Ni(니켈), Cu, Al, TiN, TaN, CuNi, TiCuNi, TiCu, NiV, TiW 및 Cr-Cu에서 선택된 하나 또는 둘 이상의 적층 구조를 포함할 수 있다. 예를 들어, 관통 비어 전극들(220) 및 재배선층들(140)이 Cu를 포함하는 경우, 제1 범프 하지층들(281)은 티타늄과 니켈의 적층 구조, 예컨대 Ti/Cu/Ni의 적층 구조를 포함할 수 있다.
제1 패시베이션층(passivation layer, 145)은 관통 비어 플러그들(220)의 상면의 적어도 일부분을 노출하도록 기판(205)의 제1 면(202) 상에 제공될 수 있다.
제2 패시베이션층(146)은 재배선층(140)의 적어도 일부분을 노출하도록 제1 패시베이션층(145) 및 재배선층(140) 상에 제공될 수 있다. 제1 패시베이션층(145) 및 제2 패시베이션층(146)은 적절한 절연물, 예컨대, 산화층(oxide layer), 질화층(nitride layer) 및 산화질화층(oxynitride layer)에서 선택된 하나 또는 둘 이 상의 적층 구조를 포함할 수 있다.
도 1에서 제1 범프 하지층들(281)의 상면이 제2 패시베이션층(146)의 상면보다 위쪽으로 돌출되어 있으나, 실시예에 따라 제2 패시베이션층(146)의 상면과 동일한 높이에 있거나 더 낮은 높이에 있을 수 있다.
실시예에 따라, 제1 면(202)은 능동 소자들이 형성된 활성면(active surface)이지만 제2 면(204)은 능동 소자들이 형성되지 않은 비활성면일 수 있다. 이때, 제1 패시베이션층(145) 및 제2 패시베이션층(146)은 활성면 상에만 형성되고 비활성면 상에는 형성되지 않을 수 있다.
제2 범프 하지층들(280)은 관통 비어 플러그(220)에 연결되도록 기판(205)의 제2 면(204) 상에 제공될 수 있다. 예를 들어, 제2 범프 하지층(280)은 관통 비어 플러그(220)의 하면 상에 배치될 수 있다. 제2 범프 하지층(280)의 구성은 제1 범프 하지층(281)에 관한 설명을 참조할 수 있고, 둘은 서로 동일한 물질로 제공되거나 또는 서로 다른 물질로 제공될 수도 있다. 제2 범프 하지층들(280)의 수는 하나 또는 복수로 적절하게 선택될 수 있고, 이 실시예의 범위를 제한하지 않는다.
제1 면(202) 상의 제1 도전성 범프들(271)은 제1 범프 하지층들(281) 상에 제공될 수 있다. 제1 범프 하지층들(281)은 관통 비어 플러그(220) 및 제1 도전성 범프들(271) 사이에 개재되어, 둘 사이의 접합력을 높일 수 있다. 제2 면(204) 상의 제2 도전성 범프들(270)은 제2 범프 하지층들(280) 상에 제공될 수 있다. 제2 범프 하지층들(280)은 관통 비어 플러그(220) 및 제2 도전성 범프들(270) 사이에 개재되어, 둘 사이의 접합력을 높일 수 있다. 제1 도전성 범프들(271) 및 제2 도전성 범프들(270)은 솔더(solder)층, 장벽층 및 도전층을 포함할 수 있고, ‘필라 범프(pillar bump)’라고 불릴 수도 있다.
전술한 반도체칩(100a)에 따르면, 제2 범프 하지층들(280)을 통해서 관통 비어 플러그들(220)과 제2 도전성 범프들(270)의 접합력을 높일 수 있다.
나아가, 제2 면(204) 상의 제2 도전성 범프들(270)이 제1 면(202) 상의 제1 범프 하지층들(281)과 전기적으로 연결될 수 있다. 즉, 반도체칩(100a)은 수직적인 연결 구조를 제공할 수 있다.
실시예에 따라, 도 1에 도시한 반도체칩(100a)의 구조에서 제2 범프 하지층들(280) 및 제2 제2 도전성 범프들(270)이 생략될 수 있다.
또 다른 변형된 실시예에서는, 도 1에 도시한 반도체칩(100a)의 구조에서 제1 패시베이션층(145) 위쪽의 구성요소들이 생략될 수 있다. 즉, 제1 범프 하지층들(281), 제1 도전성 범프들(271), 제2 패시베이션층(146) 및 재배선층들(140)들이 생략될 수 있다.
또 다른 변형된 실시예에서는, 제2 패시베이션층(146)이 생략될 수 있다.
도 2는 본 발명의 다른 실시예에 따른 반도체칩의 단면을 나타낸 것이다.
도 2에 도시된 반도체칩(100b)의 구조는 도 1에 도시된 반도체칩(100a)의 구조로부터 변형된 것으로서 후술하는 바와 같은 점에서 다를 수 있다.
도 1에서는 관통 비어 플러그(220)의 상면의 폭이, 예컨대 실질적으로 'w1'로 고정되었다. 그런데 관통 비어 플러그(220)의 위치와 이에 연결되어야 하는 제1 도전성 범프(271)의 위치가 서로 다른 경우에는, 예컨대 ‘w2'의 길이를 갖는 재배선층(140)을 더 적층함으로써, 관통 비어 플러그(220)와 제1 도전성 범프(271)를 전기적으로 연결할 수 있다.
이에 비하여 도 2에 따른 구조에서는, 관통 비어 플러그(220)의 상면의 폭을 하나의 값으로 고정하지 않고 필요에 따라 다양한 값, 예컨대 'w1', 'w2'와 같은 값을 갖도록 할 수 있다. 이때에는 도 1과 같은 재배선층(140)이 필요 없을 수 있다. 이때, 제2 패시베이션층(146)은 제1 범프 하지층들(281)이 적층되는 공간만을 오픈하도록, 제1 패시베이션층(145) 및 관통 비어 플러그(220)의 적어도 일부 상에 형성될 수 있다. 또는, 다른 변형된 실시예에서는 제2 패시베이션층(145)을 생략할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 반도체칩의 단면을 나타낸 것이다.
도 3에 도시된 반도체칩(100c)의 구조는 도 1에 도시된 반도체칩(100a)의 구조로부터 변형된 것으로서 후술하는 바와 같은 점에서 다를 수 있다.
도 3에 도시된 반도체칩(100c)에서는 모든 관통 비어 플러그(220)의 위치와 이에 연결되어야 하는 제1 도전성 범프(271)의 위치가 동일하다. 따라서 도 1에 도시된 재배선층(140)이 필요하지 않을 수 있다. 따라서 제2 패시베이션층(146)을 더 형성되지 않을 수 있다. 제1 범프 하지층들(281)은 관통 비어 플러그(220)의 노출된 상면 상에 형성될 수 있다.
도 1 내지 도 3에 도시된 반도체칩의 기판의 양쪽 면에는 모두 도전성 범프가 형성되어 있다. 그러나, 실시예에 따라 이와 달리 한 쪽 면에만 도전성 범프가 형성될 수 있다.
도 4는 본 발명의 일 실시예에 따른 인터포저(interposer, 200a)의 단면을 도시한 것이다.
도 4를 참조하면, 제1 면(102) 및 제2 면(104)을 포함하는 더미 기판(dummy substrate, 105)이 제공될 수 있다. 제1 면(102) 및 제2 면(104)은 서로 반대쪽에 배치될 수 있고, 예컨대 더미 기판(105)의 전면 및 배면이 될 수 있다. 더미 기판(105)은 내부에 메모리 소자, 로직 소자 등과 같은 능동 회로를 구성하는 회로 소자를 포함하지 않는다. 따라서 인터포저(200a)는 회로 소자를 포함하는 반도체칩과 구분된다.
더미 기판(105)은 절연 기판, 반도체 기판, 플렉서블(flexible) 기판 등과 같은 다양한 물질로 구성될 수 있다. 예를 들어, 더미 기판(105)은 반도체칩들과 동일한 반도체 웨이퍼로 제조될 수 있다. 이 경우, 더미 기판(105)은 반도체칩들의 제조 장치 및 제조 공정을 이용하여 제조될 수 있고, 그 결과 더미 기판(105)의 제조 비용이 절감될 수 있다. 예를 들어, 더미 기판(105)은 IV족 반도체 웨이퍼 또는 III-V족 화합물 반도체 웨이퍼를 포함할 수 있다. 선택적으로, 더미 기판(105)은 반도체 웨이퍼의 뒷면을 소정 두께만큼 연마하여 제공될 수 있다.
관통 비어 플러그들(130)은 더미 기판(105)을 관통하여 신장하도록 제공될 수 있다. 예를 들어, 관통 비어 플러그들(130)은 제1 면(102)으로부터 더미 기판(105)을 관통하여 제2 면(104)으로 신장할 수 있다. 예를 들어, 관통 비어 플러그들(130)은 제1 면(102) 및/또는 제2 면(104)에 수직할 수 있다. 이 실시예의 변형된 예에서, 관통 비어 플러그들(130)은 제1 면(102)으로부터 제2 면(104)까지 비스듬하게 신장될 수 있다. 선택적으로, 관통 비어 플러그들(130)은 더미 기판(105)의 제1 면(102) 및/또는 제2 면(104) 위로 돌출되게 더 신장될 수 있다.
본 명세서에서 기판이 실리콘을 포함하여 구성되는 경우에, ‘관통 비어’는 ‘관통 실리콘 비어’(TSV, Through Silicon Via)라고 불리울 수 있다.
관통 비어 플러그(130)의 수는 인터포저(200a)와 연결되는 다른 반도체칩 또는 인터포저의 구성에 따라서 적절하게 선택될 수 있고, 따라서 이 실시예의 범위를 제한하지 않는다. 예를 들어, 하나의 관통 비어 플러그(130)가 더미 기판(105) 내에 제공되거나 복수 개의 관통 비어 플러그들(130)이 더미 기판(105) 내에 이격되게 제공될 수 있다.
관통 비어 플러그(130)는 도전체로 구성될 수 있다. 예를 들어, 관통 비어 플러그들(130)은 장벽 금속/장벽 물질 및 배선 금속의 적층 구조를 포함할 수 있다. 예를 들어, 장벽 금속/장벽 물질은 Ti, Co, Ta, Ni, TiN, TaN, CuNi, TiCuNi, TiCu, NiV, TiW 및 Cr-Cu에서 선택된 하나 또는 둘 이상의 적층 구조를 포함할 수 있다. 배선 금속은 Al 또는 Cu를 포함할 수 있다. 이러한 관통 비어 플러그들(130)을 구성하는 재료는 예로써 제공된 것이며, 따라서 이 실시예의 범위를 제한하지 않는다.
분리 절연층(120)은 관통 비어 플러그들(130) 및 더미 기판(105) 사이에 제공될 수 있다. 분리 절연층(120)은 관통 비어 플러그들(130)과 더미 기판(105)이 서로 직접적으로 연결되는 것을 막아줄 수 있다. 분리 절연층(120)은 더미 기판(105)의 제1 면(102) 및 제2 면(104) 상으로 더 신장될 수 있다.
재배선층(140)은 더미 기판(105)의 제1 면(102) 상에 관통 비어 플러그들(130)의 적어도 일부와 연결되도록 제공될 수 있다. 예를 들어, 재배선층들(140)은 관통 비어 플러그들(130)의 상면 또는 하면으로부터 소정 방향으로 신장될 수 있다. 재배선층들(140)은 관통 비어 플러그들(130)로부터의 배선을 재배치시키는 역할을 할 수 있다. 예를 들어, 도 4에서 제1 도전성 범프(271‘)가 제1 범프 하지층(281’) 상에 형성되어 있지만, 이와 다르게 제1 도전성 범프(271‘)가 제1 범프 하지층(281“) 상에 형성되는 경우에도 제1 도전성 범프(271‘)는 재배선층(140)에 의해 관통 비어 플러그(130)와 전기적으로 연결될 수 있다. 재배선층들(140)은 적절한 도전체, 예를 들어 Al 또는 Cu를 포함할 수 있다.
재배선층들(140)은 관통 비어 플러그들(130) 중 재배선이 필요한 일부 또는 전부에 연결될 수 있다. 따라서 관통 비어 플러그들(130) 중 재배선이 필요하지 않은 일부에 대해서는 재배선층들(140)이 연결되지 않거나 또는 재배선층들(140)이 단지 그 일부 상에 배치될 수 있다. 따라서 재배선층들(140)의 수는 하나 또는 복수 개로 적절하게 선택될 수 있고, 이 실시예의 범위를 제한하지 않는다.
재배선층들(140)은 관통 비어 플러그들(130)이 형성된 이후에 별도의 공정에 의해 관통 비어 플러그들(130)의 적어도 일부에 연결되도록 형성될 수 있다.
또는 이와 다르게, 재배선층들(140)은 관통 비어 플러그들(130)이 형성될 때에 관통 비어 플러그들(130)과 일체로서 한 번에 형성될 수도 있다. 이때에는, 재배선층들(140)과 관통 비어 플러그들(130) 사이에는 경계면이 존재하지 않을 수 있다.
관통 비어 플러그(130)와 재배선층들(140)의 결합체를 일체로서 ‘관통 비어 전극’이라고 지칭할 수 있다. 또한, 이로부터 변형된 실시예에서는 인터포저(200a)의 구조에서 재배선층들(140)이 생략될 수 있는데, 이때에도 관통 비어 플러그(130)를 ‘관통 비어 전극’이라고 지칭할 수 있다.
제1 범프 하지층들(281)의 구성은 도 1에서 설명한 제1 범프 하지층들(281)의 구성과 동일할 수 있다. 또한, 제1 도전성 범프(271)는 도 1에서 설명한 제1 도전성 범프(271)와 동일한 구성을 가질 수 있다. 또한, 제2 범프 하지층들(280)의 구성은 도 1에서 설명한 제2 범프 하지층들(280)과 동일한 구성을 가질 수 있다. 또한, 제2 도전성 범프(270)는 도 1에서 설명한 제2 도전성 범프(270)와 동일한 구성을 가질 수 있다.
패시베이션층(145)은 재배선층(140)의 적어도 일부분을 노출하도록 더미 기판(105)의 제1 면(102) 상에 제공될 수 있다. 패시베이션층(145)은 적절한 절연물, 예컨대, 산화층, 질화층 및 산화질화층에서 선택된 하나 또는 둘 이상의 적층 구조를 포함할 수 있다. 선택적으로, 패시베이션층(145)은 재배선층(140)을 덮고, 제1 범프 하지층(281)의 상면을 노출할 수도 있다.
실시예에 따라, 제1 면(102)은 능동 소자들이 형성된 활성면이지만 제2 면(104)은 능동 소자들이 형성되지 않은 비활성면일 수 있다. 이때, 패시베이션층(145)은 활성면 상에만 형성되고 비활성면 상에는 형성되지 않을 수 있다.
제2 범프 하지층들(280)은 관통 비어 플러그(130)에 연결되도록 더미 기판(105)의 제2 면(104) 상에 제공될 수 있다. 예를 들어, 제2 범프 하지층(280)은 관통 비어 플러그(130)의 하면 상에 배치될 수 있다. 제2 범프 하지층(280)에 관한 내용은 제1 범프 하지층(281)을 설명한 상술한 내용을 참조하여 이해할 수 있고, 둘은 서로 동일한 물질로 제공되거나 또는 서로 다른 물질로 제공될 수도 있다. 제2 범프 하지층들(280)의 수는 하나 또는 복수로 적절하게 선택될 수 있고, 이 실시예의 범위를 제한하지 않는다. 일 실시예에서 제2 범프 하지층들(280)은 상술한 제1 범프 하지층들(281)과 동일한 구성을 가질 수 있다.
제1 면(102) 상의 제1 도전성 범프들(271)은 제1 범프 하지층들(281) 상에 제공될 수 있다. 제1 범프 하지층들(281)은 ‘관통 비어 전극’ 및 제1 도전성 범프들(271) 사이에 개재되어, 둘 사이의 접합력을 높일 수 있다. 제2 면(104) 상의 제2 도전성 범프들(290)은 제2 범프 하지층들(280) 상에 제공될 수 있다. 제2 범프 하지층들(280)은 ‘관통 비어 전극’ 및 제2 도전성 범프들(290) 사이에 개재되어, 둘 사이의 접합력을 높일 수 있다. ‘관통 비어 전극’은 상술한 바와 같이 관통 비어 플러그(130)와 재배선층(140)의 결합체를 지칭할 수 있다. 만일, 인터포저(200a)에서 재배선층(140)이 생략된 경우에는, ‘관통 비어 전극’은 관통 비어 플러그(130)를 지칭할 수 있다.
제1 도전성 범프들(271)은 제1 솔더(solder)층(2713), 제1 도전층(2711) 및 제1 장벽층(2712)을 포함할 수 있으며, 이러한 구조를 가진 범프를 이하 필라 범프(pillar bump)라고 지칭할 수 있다. 제1 장벽층(2712)은 제1 도전층(2711)에 포함된 도전체가 제1 솔더층(2713)으로 확산되는 것을 억제할 수 있다. 제1 도전층(2711)에 포함된 도전체는 Cu 또는 Al일 수 있다. 필라 범프의 단면은 원형, 사각형, 육각형 등 다양한 모양을 가질 수 있다.
제2 도전성 범프들(290)은 솔더층을 포함할 수 있으며, 솔더 범프 또는 솔더 볼이라고 불리울 수 있다.
상술한 인터포저(200a)의 구조에 의해 제1 면(102) 상의 제1 도전성 범프들(271)은 제2 면(104) 상의 제2 도전성 범프들(290)과 전기적으로 연결될 수 있다. 즉, 인터포저(200a)는 수직적인 연결구조를 제공할 수 있다.
더미 기판(105)이 실리콘으로 이루어진 경우 관통 비아 플러그(130) 및/또는 상술한 ‘관통 비아 전극’은 관통 실리콘 비아(TSV, through silicon via)로 불리울 수 있다.
도 5는 본 발명의 다른 실시예에 따른 인터포저의 단면을 도시한 것이다.
도 5에 도시한 인터포저(200b)는 도 4에 도시한 인터포저(200a)로부터 변형된 것이다.
도 5에 도시한 인터포저(200b)의 제1 도전성 범프(271‘)의 위치는 이와 연결된 관통 비어 플러그(130’)의 위치와 서로 다르다. 그러나 제1 도전성 범프(271‘)는 재배선층(140)에 의해 관통 비어 플러그(130’)와 전기적으로 연결되어 있다. 비록 도 4에서 이러한 구성을 도시하지는 않았지만, 도 4에 따른 인터포저(200a)에서도 이와 같은 구성에 대하여 이미 설명하였다.
도 5에 도시한 인터포저(200b)는 도 4에 도시한 인터포저(200a)와 후술하는 바와 같은 점에서 차이가 있을 수 있다.
도 5에 도시한 인터포저(200b)에서는 제2 범프 하지층들(280) 상에 제2 도전성 범프들(270)(필라 범프)이 형성될 수 있다. 제2 도전성 범프들(270)은 제2 솔더(solder)층(2703), 제2 도전층(2701) 및 제2 장벽층(2702)을 포함할 수 있으며, 제1 도전성 범프들(271)과 동일한 구성 및 기능을 가질 수 있다.
도 6은 본 발명의 일 실시예에 따른 적층형 반도체 패키지의 단면을 나타낸다.
도 6을 참조하면, 적층형 반도체 패키지는 인터포저(200a), 하부 반도체칩(100c2) 및 상부 반도체칩(100c1)의 적층구조를 포함할 수 있다. 하부 반도체칩(100c2)은 도 5에 도시된 반도체칩(100c)과 같은 구성을 가질 수 있으며, 상부 반도체칩(100c1)은 도 5에 도시된 반도체칩(100c)에서 패시베이션층(145) 위쪽의 구성요소가 생략된 것이다. 인터포저(200a)는 도 1에 도시한 인터포저(200a)와 같은 구성을 가질 수 있다.
하부 반도체칩(100c2) 및 상부 반도체칩(100c1)은 서로 다른 제품일 수 있다. 예컨대, 하부 반도체칩(100c2) 및 상부 반도체칩(100c1) 중 하나는 로직 제품이고 다른 하나는 메모리 제품일 수 있다. 이러한 적층형 반도체 패키지는 시스템-인-패키지 구조 또는 시스템-온-패키지(SoP, System-on-Package) 구조를 형성할 수 있다.
하부 반도체칩(100c2)은 반도체 기판(205c2)을 관통하는 하부 관통 비어 전극들(220c2)을 포함할 수 있다. 하부 관통 비어 전극들(220c2)은 하부 반도체칩(100c2)의 도전성 패드들(210c2)을 더 관통하고, 나아가 도전성 패드들(210c2)의 상면과 연결될 수 있다. 상부 반도체칩(100c1)은 반도체 기판(205c1)을 관통하는 상부 관통 비어 전극들(220c1)을 포함할 수 있다. 상부 관통 비어 전극들(220c1)은 상부 반도체칩(100c1)의 도전성 패드들(210c1)을 더 관통하고, 나아가 도전성 패드들(210c1)의 상면과 연결될 수 있다. 반도체 기판들(205c1, 205c2)이 실리콘을 포함하는 경우, 하부 및 상부 관통 비어 전극들(220c1, 220c2)은 TSV(Through Silicon Via) 전극으로 불릴 수도 있다.
하부 반도체칩(100c2)의 제2 도전성 범프들(270c2)은 인터포저(200a)의 제1 도전성 범프들(271a)과 접합될 수 있다. 이에 따라, 하부 반도체칩(100c2)이 인터포저(200a)와 서로 전기적으로 연결될 수 있다. 하부 반도체칩(100c2)의 제1 도전성 범프들(271c2)은 상부 반도체칩(100c1)의 제2 도전성 범프들(270c1)과 접합될 수 있다. 이에 따라, 하부 반도체칩(100c2)이 상부 반도체칩(100c1)과 서로 전기적으로 연결될 수 있다.
전술한 적층형 반도체 패키지에서 상부 반도체칩(100a)의 위에 하나 이상의 반도체칩(미도시)이 더 제공될 수도 있다. 아울러, 이러한 반도체칩들 사이에 하나 이상의 인터포저(미도시)가 더 개재될 수도 있다.
도 7은 본 발명의 다른 실시예에 따른 적층형 반도체 패키지의 단면을 나타낸다.
도 7을 참조하면, 적층형 반도체 패키지는 인터포저(200b), 하부 반도체칩(100a) 및 상부 반도체칩(100c)의 적층구조를 포함할 수 있다. 하부 반도체칩(100a)은 도 3에 도시된 반도체칩(100a)과 같은 구성을 가질 수 있으며, 상부 반도체칩(100c)은 도 5에 도시된 반도체칩(100c)에서 패시베이션층(145) 위쪽의 구성요소가 생략된 구성을 가질 수 있다. 인터포저(200b)는 도 2에 도시된 인터포저(200b)와 같은 구성을 가질 수 있다.
도 6과 마찬가지로 하부 반도체칩(100a) 및 상부 반도체칩(100c)은 서로 다른 제품일 수 있다.
하부 반도체칩(100a)은 반도체 기판(205a)을 관통하는 하부 관통 비어 전극들(220a)을 포함할 수 있다. 하부 관통 비어 전극들(220a)은 하부 반도체칩(100a)의 도전성 패드들(210a)을 더 관통하고, 나아가 도전성 패드들(210a)의 상면과 연결될 수 있다. 상부 반도체칩(100c)은 반도체 기판(205c)을 관통하는 상부 관통 비어 전극들(220c)을 포함할 수 있다. 상부 관통 비어 전극들(220c)은 상부 반도체칩(100c)의 도전성 패드들(210c)을 더 관통하고, 나아가 도전성 패드들(210c)의 상면과 연결될 수 있다.
하부 반도체칩(100a)의 제1 도전성 범프들(271a)은 인터포저(200a)의 제2 도전성 범프들(270b)과 접합될 수 있다. 이에 따라, 하부 반도체칩(100a)이 인터포저(200a)와 서로 전기적으로 연결될 수 있다. 상부 반도체칩(100c)의 제2 도전성 범프들(270c)은 인터포저(200b)의 제1 도전성 범프들(270b)과 접합될 수 있다. 이에 따라, 하부 반도체칩(100a)이 상부 반도체칩(100c)과 서로 전기적으로 연결될 수 있다.
하부 반도체칩(100a)의 아래에는 또 다른 반도체칩이나 인터포저가 더 적층될 수 있다. 만일 하부 반도체칩(100a)의 아래에 또 다른 반도체칩이나 인터포저가 더 적층되지 않는다면, 하부 반도체칩(100a)이 반드시 도 7에 도시된 것과 같은 구성을 하지 않을 수 있다. 이 경우, 예컨대 하부 반도체칩(100a)은 도 8에 도시한 구성(800)으로 대체될 수 있다.
전술한 적층형 반도체 패키지에서 상부 반도체칩(100c)의 위에 하나 이상의 반도체칩(미도시)이 더 제공될 수도 있다. 아울러, 이러한 반도체칩들 사이에 하나 이상의 인터포저(미도시)가 더 개재될 수도 있다.
도 8은 본 발명의 일 실시예에 사용될 수 있는 반도체칩의 단면을 나타낸 것이다.
도 8을 참조하면, 반도체칩(800)은 기판(205), 도전성 패드들(210), 도전성 패드들(210)을 노출시키는 패시베이션층(145)을 포함하여 구성될 수 있다.
도 3 내지 도 5의 반도체칩들은 도 8의 반도체칩(800)으로부터 생성될 수 있다.
도 7의 하부 반도체칩(100a)의 아래에 또 다른 반도체칩이나 인터포저가 더 적층되지 않는 경우에, 도 8의 반도체칩(800)의 도전성 패드들(210) 위에 솔더층을 도포하면, 도 8의 반도체칩(800)이 도 7의 하부 반도체칩(100a)을 대체할 수 있음을 쉽게 이해할 수 있다.
도 6 내지 도 8 및 이에 관한 설명을 통해, 도 1 내지 도 5에 도시된 본 발명의 일 실시예에 따른 인터포저 및/또는 반도체칩들이 서로 결합될 수 있는 예를 살펴보았고, 위에 설명되지 않은 다른 결합 예들을 자명하게 도출할 수 있다.
도 9는 본 발명의 실시예들에 사용될 수 있는 도전성 범프의 구조를 나타낸 것이다.
도 1 내지 도 7에 도시한 인터포저 및 반도체칩에는 도 9의 (a)에 대응되는 구조를 갖는 도전성 범프(필라 범프)들이 도시되어 있다. 이 도전성 범프들은 도전층(601), 솔더층(602) 및 장벽층(603)을 포함할 수 있다. 도 9의 (a)와 같이 두 개의 도전성 범프를 마주 보게 하고 솔더층(602)끼리 접하게 한 후에 열과 압력을 가하면 두 개의 솔더층(602)이 녹으면서 서로 결합될 수 있다. 도전층(601)은 Cu 또는 Al 등을 포함할 수 있고, 솔더층(602)은 주석(Sn)을 포함할 수 있다. 장벽층(603)은 티타늄(Ti), 코발트(Co), 탄탈륨(Ta), 니켈(Ni), Cu, Al, TiN, TaN, CuNi, TiCuNi, TiCu, NiV, TiW 및 Cr-Cu에서 선택된 하나 또는 둘 이상의 적층 구조를 포함할 수 있다.
도 9의 (b)는 도 9의 (a)의 구조에서 변형된 도전성 범프의 구조이다. 도 9의 (a)와는 달리, 도 9의 (b)에서는 도전층(601)과 솔더층(602) 사이에 장벽층(603)이 존재하지 않는다.
도 9의 (b)와 같이 두 개의 도전성 범프를 마주 보게 하고 솔더층(602)끼리 접하게 한 후에 열과 압력을 가하면 두 개의 솔더층(602)이 녹으면서 서로 결합될 수 있다. 이때, 도전층(601)에 포함된 금속이 솔더층(602)로 확산되어 솔더층에 포함된 금속과 결합될 수 있다. 이러한 결합에 의해 비저항 값이 높은 물질이 생성될 수 있으며, 그 결과 도전성 범프의 저항값이 상승할 수 있다. 도 10에 이러한 현상을 도시하였다.
도 10은 도전층과 솔더층의 적층구조에 열과 압력을 가할 때에 그 경계면에서 발생하는 현상을 설명하기 위해 도시한 것이다.
도 10은 도 9의 (b)와 같이 두 개의 도전성 범프의 솔더층(602)을 연접한 후에 열과 압력을 가하여 접합시켰을 때에, 접합 조건에 따라 형성된 접합부의 단면을 도시한 것이다. 열과 압력을 가하여 접합하는 과정에서 도전층(601)의 구리가 솔더층(602)으로 확산되어 주석과 결합하여 금속간 화합물을 형성할 수 있다. 결합되는 양상은 결합 온도와 결합 압력에 따라 달라질 수 있다.
도 10의 (a), (c), (e)는 도 10의 (b), (d), (f)에 비해 높은 결합 압력을 가한 경우의 접합부의 단면이다.
도 10의 (a), (b)는 결합 온도가 섭씨 250도인 경우, 도 10의 (c), (d)는 결합 온도가 섭씨 300도인 경우, 도 10의 (e), (f)는 결합 온도가 섭씨 350도인 경우의 접합부의 단면이다.
도 10에서 참조번호 ‘501’, ‘502’, ‘503’ 및 ‘504’는 각각 Cu 층, Cu3Sn 층, Cu6Sn5 층 및 Sn 층을 나타낸다. 각 층을 이루는 재료에 따른 비저항이 표 1에 제시되어 있다.
재료 비저항(μΩ-cm)
Cu 1.7
Cu3Sn 8.93
Cu6Sn5 17.5
Sn 11.5
표 1에서 확인되는 바와 같이, Cu6Sn5 층의 비저항(17.5μΩ-cm)이 다른 층의 비저항 보다 매우 높기 때문에, Cu6Sn5 층이 두꺼울수록 도전성 범프 결합부의 저항 값이 상승하게 되며, 이는 바람직하지 않다. 따라서, Cu6Sn5 층은 Cu가 Sn 층으로 확산되어 들어가는 현상에 의해 발생하므로, Cu가 Sn 층으로 확산되어 들어가는 것을 막을 수 있다면 Cu6Sn5 층의 생성을 억제할 수 있다.
도 11은 본 발명의 일 실시예에 따른 도전성 범프 결합체의 단면을 나타낸 것이다.
도 11의 (a) 및 (b)는 각각 도 9의 (a) 및 (b)와 같이 두 개의 도전성 범프의 솔더층(602)을 연접한 후에 열과 압력을 가하여 접합시켰을 때에, 접합 조건에 따라 형성된 접합부의 단면을 도시한 것이다. 이 예에서, 도전층(601), 솔더층(602) 및 장벽층(603)은 각각 Cu, Sn 및 Ni을 포함하여 구성될 수 있다.
도 9의 (a)와 같이 장벽층(603)이 존재하는 경우에, 장벽층(603)에 의해 도전층(601)을 구성하는 물질이 솔더층(602)에 쉽게 확산되지 않는다. 따라서 도전성 범프 접합부의 저항값을 높이는 Cu6Sn5 층의 생성이 억제됨을 확인할 수 있다(도 11의 (a)).
이에 비해, 도 9의 (b)와 같이 장벽층이 존재하지 않는 경우에, 도전층(601)을 구성하는 물질이 솔더층(602)에 확산되기 때문에, Cu3Sn 층(604)과 함께 도전성 범프 접합부의 저항값을 높이는 Cu6Sn5 층(605)이 생성됨을 확인할 수 있다(도 11의 (b)).
따라서, 도 1 내지 도 7에 도시한 본 발명의 일 실시예 따른 도전성 범프를 사용할 경우 적층구조의 반도체 패키지에서의 층간 신호 전력 손실이 감소할 수 있다.
도 12 내지 도 25는 본 발명의 일 실시예에 따른 반도체칩을 제조하는 방법에 대하여 나타낸 것이다. 특히, 도 5에 도시된 반도체칩(100c)을 제조하는 방법을 나타낸 것이다.
도 12를 참조하면, 기판(205), 도전성 패드(210), 패시베이션층(145)을 포함하는 반도체칩이 제공된다.
도 13을 참조하면, 기판(205)을 관통하는 관통 비어 홀(110)을 형성할 수 있다. 관통 비어 홀(110)은 기판(205)을 관통하지 않을 수도 있다. 관통 비어 홀(110)은 레이저 드릴링, 건식 식각 또는 습식 식각을 이용하여 형성할 수 있다.
레이저 드릴링은 초점 설정이 가능하므로, 레이저 드릴링을 이용하면 포토리소그래피를 이용하지 않고 관통 비어 홀(110)을 형성할 수 있다. 반면, 건식 식각 및 습식 식각을 이용할 경우, 포토리소그래피에 의해 형성된 식각 마스크(미도시)를 이용하여 선택적으로 관통 비어 홀(110)을 형성할 수 있다.
관통 비어 홀(110)은 그 식각 방법에 다라서 다양한 형상을 가질 수 있다. 예를 들어 관통 비어 홀(110)은 수직으로 일정한 직경을 갖도록 형성될 수 있다. 다른 예로, 관통 비어 홀(110)은 높이에 따라 그 직경이 달라지는 테이퍼 형상을 가질 수도 있다.
도 14를 참조하면, 관통 비어 홀(110) 내의 기판(205)의 표면 상에 분리 절연층(120)을 형성할 수 있다. 분리 절연층(120)은 관통 비어 홀(110)을 채우지 않도록 적절한 두께로 제어될 수 있다. 분리 절연층(120)은 페시베이션층(145)이 형성된 면으로 연장되어 형성될 수 있다.
예를 들어, 분리 절연층(120)은 관통 비어 홀(110)로부터 노출된 기판(205)의 표면을 선택적으로 열 산화하여 형성할 수 있다. 다른 예로, 분리 절연층(120)은 화학기상증착(Chemical Vapor Deposition; CVD) 법을 이용하여 형성할 수 있다. 분리 절연층(120)은 산화층, 질화층 또는 그 적층 구조를 포함할 수 있다.
도 15를 참조하면, 관통 비어 홀(110) 내의 기판(205)의 표면 상에 형성된 분리 절연층(120)을 제외한 다른 부분의 분리 절연층(120)을 모두 제거할 수 있다. 이를 위해 스페이서 에칭을 이용할 수 있다.
도 16을 참조하면, 관통 비어 홀(110)의 내부를 채우는 관통 비어 플러그(220)를 형성할 수 있다. 이때, 관통 비어 플러그(220)는 패시베이션층(145) 위까지 신장될 수 있다. 예를 들어, 관통 비어 플러그(220)는 관통 비어 홀(110) 내에 적절한 도전체를 채우고, 이를 평탄화함으로써 형성될 수 있다. 예를 들어, 관통 비어 플러그(220)는 장벽 금속/장벽 물질 및 배선 금속을 포함할 수 있다. 도전체를 채우기 위해 전기 도금법 등이 사용될 수 있다. 이때, 도금법을 이용하여 관통 비어 플러그를 형성하는 경우, 관통 비어 플러그 내 보이드(void) 형성을 억제하기 위해서 도금 조건이 조절될 수 있다. 예컨대, 전기 도금 시 전류 값이 약 0.2 ㎛/분(minute)인 경우 보이드 없이 관통 비어 홀 내부를 채울 수 있다.
장벽층은 스퍼터(sputter)법 또는 화학기상증착법을 이용하여 형성할 수 있다. 배선 금속은 스퍼터법 및/또는 도금(plating)법을 이용하여 형성할 수 있다. 예를 들어, 구리를 포함하는 배선 금속은 전형적으로 도금법을 이용하여 형성할 수 있다.
도 17을 참조하면, 도 16에서 관통 비어 플러그(220)를 형성하기 위해 적층된 금속의 상부를, 예컨대 CMP로 평탄화함으로써 패시베이션층(145)을 노출시킬 수 있다.
도 18을 참조하면, 패시베이션층(145)으로부터 노출된 관통 비어 플러그(220) 상에 제1 범프 하지층을 적층할 수 있다. 제1 범프 하지층은 두 개 이상의 층(2811, 2812)이 적층되어 형성될 수 있다. 이는 예를 들어 스퍼터법 및/또는 리프트-오프(lift-off)법을 이용하여 형성할 수 있다. 전술한 바와 같이, 관통 비어 플러그들(220)이 구리를 포함하는 경우, 제1 범프 하지층(2811, 2812)은 티타늄과 니켈의 적층 구조, 예컨대 Ti/Cu/Ni의 적층 구조를 포함할 수 있다.
도 19를 참조하면, 제1 범프 하지층(2811, 2812) 위에 포토레지스트(500)를 도포하고 마스크를 사용하여 관통 비어 플러그(220) 상부의 제1 범프 하지층(2811, 2812)이 노출될 수 있도록 포토레지스트(500)의 패턴을 생성할 수 있다. 노출된 제1 범프 하지층(2811, 2812) 상에 도전층(2711), 장벽층(2712) 및 솔더층(2713)을 차례대로 적층할 수 있다. 제1 범프 하지층(2811, 2812)은 예를 들어 Cu를 포함하여 구성될 수 있고 전기도금법에 의해 형성될 수 있다. 장벽층(2712)은 예를 들어 Ni을 포함하여 구성될 수 있으며, 무전해 도금(electroless plating)법에 의해 형성될 수 있다.
도 20을 참조하면, 포토레지스트 스트리퍼에 의해 포토레지스트(500)를 제거할 수 있다.
도 21을 참조하면, 제1 범프 하지층(2811, 2812) 중 제1 도전층(2711)의 바로 아래에 접촉하는 부분을 제외한 모든 제1 범프 하지층(2811, 2812)을 제거할 수 있다.
도 22를 참조하면, 제1 솔더층(2713) 위에 접착층(미도시)을 개재하여 희생 보호층(600)을 형성할 수 있다. 예를 들어, 희생 보호층(600)은 제1 솔더층(2713) 상에 접착층(미도시)을 통해서 접합될 수 있다. 희생 보호층(600)은 적절한 절연물로 제공될 수 있고, 예컨대 유리(glass)를 포함할 수 있다. 희생 보호층(600)은 이후 공정에서 기판(205)의 패시베이션층(145) 쪽의 구조를 보호하는 역할을 할 수 있다.
도 23을 참조하면, 기판(205)의 패시베이션층(145)이 형성된 면의 반대면을, 예컨대 CMP로 평탄화함으로써 관통 비어 플러그(220)를 위의 반대면 쪽으로 노출시킬 수 있다. 만일, 도 13에서 관통 비어 홀(110)이 기판(205)을 관통하여 형성되어 있으며, 기판(205)이 충분히 얇은 경우에는 CMP 평탄화가 생략될 수도 있다.
본 발명의 일 실시예에 따른 반도체칩의 기판은 60um 내지 500um의 값을 가질 수 있다.
도 24를 참조하면, 기판(205)의 패시베이션층(145)이 형성된 면의 반대면 상에, 도 18 내도 도 21에 해당하는 공정을 수행함으로써 위의 반대면 상에 제2 범프 하지층(2801, 2802), 제2 도전층(2701), 제2 장벽층(2702), 제2 솔더층(2703)을 형성할 수 있다.
도 25를 참조하면, 접착층(미도시) 및 희생 보호층(600)을 제거할 수 있다.
지금까지 도 5에 도시된 반도체칩을 형성하는 방법의 예를 살펴보았다. 그러나, 도 3 및 도 4에 도시된 반도체칩은 위의 방법에 공지된 기술을 접목하여 형성할 수 있다는 것은 당업자에게는 자명하다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
본 발명이 일 실시예에 있어서, 상술한 관통 비어 플러그의 일단부에서의 수평 단면의 크기와 여기에 접촉되는 도전성 범프의 수평 단면의 크기는 동일할 수 있다. 이때, 관통 비어 플러그의 일단부에서의 수평 단면은 원형, 사각형 또는 육각형 등 다양한 형상을 가질 수 있으며, 여기에 접촉되는 도전성 범프의 수평 단면은 관통 비어 플러그의 일단부에서의 수평 단면과 대응되는 형상을 가질 수 있다.
예를 들어, 관통 비어 플러그의 일단부에서의 수평 단면과 도전성 범프의 수평 단면은 원형일 수 있다. 이때, 두 수평 단면의 크기가 동일한 경우에, 위의 반도체칩들을 적층하여 제조한 적층형 반도체 패키지의 스트레스로 인한 구조적 결함 발생을 최소화할 수 있다. 이를 도 26 내지 도 28을 참조하여 설명한다.
도 26은 본 발명의 일 실시예에서 사용될 수 있는 관통 비어 플러그와 도전성 범프가 결합된 구조의 프로파일(profile)을 나타낸 것이다.
도 26의 (a)는 도 3에 도시된 관통 비어 플러그(220)와 도전성 범프(270, 271)를 나타낸 것이고, 도 26의 (b)는 이를 변형한 예를 나타낸다. 도 26의 (a)에서는 관통 비어 플러그(220)의 일단부(220-1)의 면적이 타단부(220-2)에 비해 넓게 형성되었지만, 도 26의 (b)에서는 관통 비어 플러그(220)의 일단부(220-1)의 면적이 타단부(220-2)와 동일한 면적을 갖는다. 도 26의 (b)의 관통 비어 플러그(220)에서 일단부(220-1)와 타단부(220-2)를 제외한 부분은 기판(205) 내에 형성된 부분이며, 일단부(220-1)는 제1 면(202)의 위쪽으로 돌출된 부분이고 타단부(220-2)는 제2 면(204)의 아래쪽으로 돌출된 부분일 수 있다. 도 26의 (b)의 타단부(220-2)는 도 23에 의한 공정과 도 24에 의한 공정 사이에 공지된 도금 공정을 추가함으로써 형성될 수 있다. 따라서, 도 26의 (b)와 같은 구조가 도 1 내지 도 25에 도시된 제2 도전성 범프, 제2 범프 하지층, 관통 비어 플러그, (재배선층, ) 제1 범프 하지층, 및 제2 도전성 범프의 적층 구조를 대체할 수 있음은 자명하다.
도 26의 (b)는 관통 비어 플러그(220)의 지름이 도전성 범프(270, 271)의 지름과 동일한 경우이고, 도 26의 (c)는 관통 비어 플러그(220)의 지름이 도전성 범프(270, 271)의 지름보다 작은 경우이고, 도 26의 (d)는 관통 비어 플러그(220)의 지름이 도전성 범프(270, 271)의 지름보다 큰 경우를 나타낸다. 이때, 범프 하지층(280, 281)의 크기는 관통 비어 플러그(220) 또는 도전성 범프(270, 271)의 지름과 동일할 수 있다.
도 27은 관통 비어 플러그의 반경과 도전성 범프의 반경의 차이값에 따른 적층형 반도체 패키지의 스트레스를 시뮬레이션 한 결과를 나타낸다.
도 27을 살펴보면, 관통 비어 플러그의 반경과 도전성 범프의 반경의 차이값이 0인 경우에 적층형 반도체 패키지의 스트레스가 최소화됨을 알 수 있다. 따라서, 반도체칩의 관통 비어 플러그의 수평 단면의 반경과 도전성 범프의 수평 단면의 반경이 동일한 것이 바람직할 수 있다. 이는, 위 수평 단면이 원형이 아닌 경우에도 적용되어, 관통 비어 플러그의 모양 및 크기가 도전성 범프의 모양 및 크기와 동일한 것이 바람직할 수 있다.
적층형 반도체 패키지 내의 특정 반도체칩의 상하 모두에 다른 반도체칩 또는 인터포저가 적층되는 경우에는 도 26의 (b)와 같은 구조를 포함할 수 있으나, 특정 반도체칩의 상면 또는 하면에만 다른 반도체칩 또는 인터포저가 적층되는 경우에는 도 26의 (a)와 같은 구조를 포함할 수 있다.
한편, 위의 제1 기판은 실리콘 기판일 수 있으며, 이때 제1 기판의 두께는 60um 이상 500um 이하일 수 있다.
도 28은 반도체칩의 기판 두께를 변화시키며 측정한 휨(warpage) 정도를 개략적으로 나타내는 그래프들이다. 도 28의 (a)의 경우는 기판의 두께가 39.3㎛인 경우의 변형된 프로파일이고, 도 28의 (b)는 기판의 두께가 60㎛인 경우의 변형된 프로파일이며, 도 28의 (c)는 기판의 두께가 90㎛인 경우의 변형된 프로파일이다. 도 28을 참조하면, 기판의 두께가 얇을 경우 변형된 프로파일이 크게 나타나는 반면, 기판의 두께가 60㎛ 이상일 시에는 곡률반경이 0.005 1/m 이하가 되어 변형이 획기적으로 줄어든 것을 확인할 수 있다. 따라서 기판의 두께를 60㎛ 이상으로 함으로써 적층형 반도체 패키지에서의 스트레스로 인한 손상을 획기적으로 저감할 수 있다. 한편, 기판의 두께는 500㎛ 이하로 하는 것이 바람직할 수 있다. 이는 기판에 레이저 드릴링, 건식식각 또는 습식식각 등의 방법을 통해 관통비어홀을 형성할 시, 기판의 두께가 500㎛보다 크게 되면 관통비어홀의 애스펙트비(aspect ratio)가 커지기 때문이다.
본 발명의 청구범위에 있어서, ‘제1 기판’은 도 1 내지 도 3의 기판(205)일 수 있고, ‘더미 기판’은 도 4 및 도 5의 더미 기판(105)일 수 있다. 또한, 본 발명의 청구범위에 있어서 ‘제1 면’은 도 1 내지 도 3의 제1 면(202) 및/또는 도 4 및 도 5의 제1 면(102)일 수 있다. 이와 다르게 ‘제1 면’은 도 1 내지 도 3의 제2 면(204) 및/또는 도 4 및 도 5의 제2 면(104)일 수 있다. 또한 본 발명의 청구범위에 있어서 ‘제2 면’은 ‘제1 면’의 반대면을 지칭할 수 있다. 또한 본 발명의 청구범위에 있어서 ‘관통 비어 플러그’는 도 1 내지 도 3의 관통 비어 플러그(220) 또는 도 4 및 도 5의 관통 비어 플러그(130)일 수 있고, ‘제1 도전층’, ‘제1 장벽층’, ‘제1 솔더층’ 및 ‘제1 범프’는 각각 도 1 내지 도 5의 제1 도전층(2711), 제1 장벽층(2712), 제1 솔더층(2713) 및 제1 도전성 범프(271)일 수 있다. 또한 본 발명의 청구범위에 있어서 ‘제1 범프 하지층’ 및 ‘재배선층’은 도 1 내지 도 5의 제1 범프 하지층(281) 및 재배선층(140)일 수 있다. 또한 본 발명의 청구범위에 있어서 ‘관통 비어 홀’은 도 13 내지 도 15의 관통 비어 홀(110)일 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
100a, 100b, 100c, 100c1, 100c2: 반도체칩
102: 제 1 면 104: 제 2 면
105: 더미 기판 110: 관통 비어 홀
120: 분리 절연층 130: 관통 비어 플러그
140: 재배선층 145: 제1 패시베이션층
146: 제2 패시베이션층 200a, 200b: 인터포저
205, 205c1, 205c2: 반도체 기판 281: 제 1 범프 하지층
280: 제 2 범프 하지층 271: 제1 도전성 범프
270, 290: 제2 도전성 범프 500: 포토 레지스트
600: 희생 보호층

Claims (16)

  1. 제1 면 및 제2 면을 포함하는 제1 기판(substrate);
    상기 제1 기판을 관통하는 관통 비어 플러그; 및
    상기 관통 비어 플러그의 상기 제1 면 쪽 단부에 전기적으로 연결되는 제1 도전층(conduction layer), 상기 제1 도전층 상의 제1 장벽층(barrier layer) 및 상기 제1 기판과 제2 기판을 상호 접속하기 위한 상기 제1 장벽층 상의 제1 솔더층(solder layer)을 포함하는 제1 범프(bump)
    를 포함하며,
    상기 제1 장벽층은 상기 제1 도전층의 도전체가 상기 제1 솔더층으로 확산(diffusion)되는 것을 억제하는 장벽 물질을 포함하며,
    상기 제1 기판의 상기 제1 면 쪽에 재배선층이 더 포함되는 경우, 상기 제1 도전층 중 상기 제1 장벽층 쪽의 일면은 상기 재배선층보다 상기 제1 면으로부터 더 멀리 떨어져 형성되어 있는,
    반도체칩.
  2. 제1항에 있어서,
    상기 관통 비어 플러그의 상기 제2 면 쪽 단부에 연결되는 제2 도전층, 상기 제2 도전층 상의 제2 장벽층 및 상기 제1 기판과 제3 기판을 상호 접속하기 위한 상기 제2 장벽층 상의 제2 솔더층을 포함하는 제2 범프를 더 포함하며,
    상기 제2 장벽층은 상기 제2 도전층의 도전체가 상기 제2 솔더층으로 확산되는 것을 억제하는 장벽 물질을 포함하는,
    반도체칩.
  3. 제2항에 있어서,
    상기 관통 비어 플러그와 상기 제1 범프 사이에는 제1 범프 하지층(under bump layer)이 더 형성되어 있고, 상기 관통 비어 플러그와 상기 제2 범프 사이에는 제2 범프 하지층이 더 형성되어 있는, 반도체칩.
  4. 제2항에 있어서, 상기 제1 도전층 및 상기 제2 도전층은 Cu를 포함하며, 상기 제1 솔더층 및 상기 제2 솔더층은 Sn을 포함하며, 상기 제1 장벽층 및 상기 제2 장벽층은 Ni, Ta, TaN, CuNi, TiCuNi, TiCu, NiV, Ti, TiW 및 Cr-Cu로 이루어지는 군에서 선택된 하나 이상을 포함하는, 반도체칩.
  5. 제2항에 있어서,
    상기 관통 비어 플러그와 상기 제1 도전층 사이에 재배선층이 더 형성되어 있으며, 상기 관통 비어 플러그와 상기 제1 도전층은 상기 재배선층을 통해 연결되어 있는, 반도체칩.
  6. 제5항에 있어서,
    상기 재배선층과 상기 제1 범프 사이에는 제1 범프 하지층이 더 형성되어 있는, 반도체칩.
  7. 제2항에 있어서,
    상기 관통 비어 플러그의 상기 제1 면 쪽 단부는 상기 제1 면 상으로 돌출되어 있으며, 상기 제1 면의 일부를 덮도록 상기 제1 면을 따라 연장되어 있는 반도체칩.
  8. 제1 면 및 제2 면을 포함하며 내부에 회로 소자를 갖지 않는 더미 기판(dummy substrate);
    상기 더미 기판을 관통하는 관통 비어 플러그; 및
    상기 관통 비어 플러그의 상기 제1 면 쪽 단부에 전기적으로 연결되는 제1 도전층(conduction layer), 상기 제1 도전층 상의 제1 장벽층(barrier layer) 및 상기 더미 기판과 제2 기판을 상호 접속하기 위한 상기 제1 장벽층 상의 제1 솔더층(solder layer)을 포함하는 제1 범프(bump)
    를 포함하며,
    상기 제1 장벽층은 상기 제1 도전층의 도전체가 상기 제1 솔더층으로 확산(diffusion)되는 것을 억제하는 장벽 물질을 포함하는,
    상기 더미 기판의 상기 제1 면 쪽에 재배선층이 더 포함되는 경우, 상기 제1 도전층 중 상기 제1 장벽층 쪽의 일면은 상기 재배선층보다 상기 제1 면으로부터 더 멀리 떨어져 형성되어 있는,
    반도체 패키지용 인터포저.
  9. 제8항에 있어서,
    상기 관통 비어 플러그의 상기 제2 면 쪽 단부에 연결된 솔더 범프를 더 포함하는,
    반도체 패키지용 인터포저.
  10. 제9항에 있어서,
    상기 관통 비어 플러그와 상기 제1 범프 사이에는 제1 범프 하지층이 더 형성되어 있고, 상기 관통 비어 플러그와 상기 솔더 범프 사이에는 제2 범프 하지층이 더 형성되어 있는, 반도체 패키지용 인터포저.
  11. 제1 면, 제2 면 및 관통 비어 플러그를 포함하는 제1 기판(substrate)을 제공하는 단계로서, 상기 관통 비어 플러그는 상기 제1 기판을 관통하는, 제1 기판 제공단계;
    상기 관통 비어 플러그의 상기 제1 면 쪽 단부에 전기적으로 연결되는 제1 도전성 범프(conductive bump)를 형성하는 단계; 및
    상기 관통 비어 플러그의 상기 제2 면 쪽 단부 상에 제2 도전성 범프를 형성하는 단계
    를 포함하며,
    상기 제1 도전성 범프를 형성하는 단계는, 상기 관통 비어 플러그의 상기 제1 면 쪽 단부에 전기적으로 연결되는 제1 도전층(conduction layer)을 형성하는 단계, 상기 제1 도전층 상에 제1 장벽층(barred layer)을 형성하는 단계 및 상기 제1 기판과 제2 기판을 상호 접속하기 위하여 상기 제1 장벽층 상에 제1 솔더층(solder layer)을 형성하는 단계를 포함하고,
    상기 제1 기판의 상기 제1 면 쪽에 재배선층이 더 포함되는 경우 상기 제1 도전층을 형성하는 단계는, 상기 제1 도전층 중 상기 제1 장벽층 쪽의 일면이 상기 재배선층보다 상기 제1 면으로부터 더 멀리 위치하도록 되어 있는,
    반도체칩 제조방법.
  12. 제11항에 있어서,
    상기 제2 도전성 범프를 형성하는 단계는, 상기 관통 비어 플러그의 상기 제2 면 쪽 단부에 연결되는 제2 도전층을 형성하는 단계, 상기 제2 도전층 상에 제2 장벽층을 형성하는 단계 및 상기 제1 기판과 제3 기판을 상호 접속하기 위하여 상기 제2 장벽층 상에 제2 솔더층을 형성하는 단계를 포함하는,
    반도체칩 제조방법.
  13. 제11항에 있어서,
    상기 제1 장벽층은 상기 제1 도전층의 도전체가 상기 제1 솔더층으로 확산(diffusion)되는 것을 억제하는 장벽 물질을 포함하는, 반도체칩 제조방법.
  14. 제11항에 있어서,
    상기 제1 기판 제공단계 및 상기 제1 도전성 범프를 형성하는 단계 사이에, 상기 관통 비어 플러그의 상기 제1 면 쪽 단부에 연결되는 제1 범프 하지층(under bump layer)을 형성하는 단계; 및
    상기 제1 기판 제공단계 및 상기 제2 도전성 범프를 형성하는 단계 사이에, 상기 관통 비어 플러그의 상기 제2 면 쪽 단부에 연결되는 제2 범프 하지층을 형성하는 단계를 더 포함하는,
    반도체칩 제조방법.
  15. 제11항에 있어서,
    상기 제1 기판 제공단계는,
    상기 제1 기판을 관통하는 관통 비어 홀을 형성하는 단계, 및
    상기 관통 비어 홀에 상기 관통 비어 플러그를 형성하는 단계
    를 포함하는,
    반도체칩 제조방법.
  16. 제1 면, 제2 면 및 관통 비어 플러그를 포함하며 내부에 회로 소자를 갖지 않는 더미 기판(substrate)을 제공하는 단계로서, 상기 관통 비어 플러그는 상기 더미 기판을 관통하는, 더미 기판 제공단계;
    상기 관통 비어 플러그의 상기 제1 면 쪽 단부에 전기적으로 연결되는 제1 도전성 범프(conductive bump)를 형성하는 단계; 및
    상기 관통 비어 플러그의 상기 제2 면 쪽 단부 상에 제2 도전성 범프를 형성하는 단계
    를 포함하며,
    상기 제1 도전성 범프를 형성하는 단계는, 상기 관통 비어 플러그의 상기 제1 면 쪽 단부에 전기적으로 연결되는 제1 도전층(conduction layer)을 형성하는 단계, 상기 제1 도전층 상에 제1 장벽층(barred layer)을 형성하는 단계 및 상기 더미 기판과 제2 기판을 상호 접속하기 위하여 상기 제1 장벽층 상에 제1 솔더층(solder layer)을 형성하는 단계를 포함하고,
    상기 더미 기판의 상기 제1 면 쪽에 재배선층이 더 포함되는 경우 상기 제1 도전층을 형성하는 단계는, 상기 제1 도전층 중 상기 제1 장벽층 쪽의 일면이, 상기 재배선층보다 상기 제1 면으로부터 더 멀리 위치하도록 되어 있는,
    인터포저 제조방법.
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