KR102649180B1 - 깊은 트렌치 커패시터를 이용한 깊은 파티션 전력 전달 - Google Patents

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첸-후아 위
추에이-탕 왕
청-하오 차이
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Abstract

방법은, 디바이스 다이에 커패시터 다이를 접합시키는 단계를 포함한다. 디바이스 다이는, 제1 반도체 기판; 제1 반도체 기판의 표면에 있는 능동 디바이스들; 복수의 로우-k 유전체층들; 복수의 로우-k 유전체층들에서의 상단 로우-k 유전체층 위에 이와 접촉해 있는 제1 유전체층; 및 제1 유전체층 내의 제1 복수의 접합 패드들을 포함한다. 커패시터 다이는, 제1 유전체층에 접합되는 제2 유전체층; 제2 유전체층 내의 제2 복수의 접합 패드들 - 제2 복수의 접합 패드들은 제1 복수의 접합 패드들에 접합됨 -; 및 제2 복수의 접합 패드들에 전기적으로 커플링된 커패시터를 포함한다. 커패시터 다이가 디바이스 다이에 접합된 후에, 알루미늄 함유 패드가 커패시터 다이 위에 형성되고 디바이스 다이에 전기적으로 커플링된다. 폴리머층이 알루미늄 함유 패드 위에 형성된다.

Description

깊은 트렌치 커패시터를 이용한 깊은 파티션 전력 전달{DEEP PARTITION POWER DELIVERY WITH DEEP TRENCH CAPACITOR}
본 출원은, 2021년 2월 12일에 출원된, 명칭(Deep Partition Power Delivery with Deep Trench Capacitor)의, 미국의 임시 특허 출원 제63/148,650의 우선권을 주장하는 바이며, 이 미국 출원은 참고로 본 명세서에 포함된다.
고성능 논리 회로는 동시 스위칭 노이즈(simultaneous switching noise)를 줄이고 전압 강하를 줄이도록 고밀도 커패시터들을 종종 필요로 한다. 현재 사용되는 커패시터의 밀도는 종종 낮으며, 고성능 패키지의 전력 무결성(integrity) 요건을 충족할 수 없다.
본 개시의 양태는 첨부 도면과 함께 다음의 상세한 설명을 읽으면 가장 잘 이해할 수 있다. 본 산업계에서의 표준 관행에 따라, 다양한 피처(feature)는 일정한 비율로 도시되지 않았다는 점에 유의한다. 실제로, 다양한 피처의 치수는 설명의 명료성을 위해 임의로 증가 또는 감소될 수 있다.
도 1-12는 일부 실시예들에 따라 깊은 파티션 커패시터(deep partition capacitor)들을 갖는 패키지의 형성에 있어서 중간 단계들의 단면도들을 도시한다.
도 13 및 14는 일부 실시예들에 따라 깊은 파티션 커패시터들을 갖는 패키지의 단면도들을 도시한다.
도 15-20은 일부 실시예들에 따라 지지 기판 상에 깊은 파티션 커패시터들을 갖는 패키지의 형성에 있어서 중간 단계들의 단면도들을 도시한다.
도 21-28은 일부 실시예들에 따라 깊은 파티션 커패시터들을 갖는 패키지의 단면도들을 도시한다.
도 29는 일부 실시예들에 따라 깊은 파티션 커패시터들을 갖는 패키지를 형성하기 위한 공정 순서도를 도시한다.
아래의 개시는 본 개시의 다양한 피처를 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 본 개시를 간단히 하도록, 구성 요소 및 배치에 있어서 특정 예가 이하에 설명된다. 물론, 이는 단지 예일 뿐이며, 한정하려는 의도가 아니다. 예를 들어, 다음의 설명에서 제2 피처 위의 또는 그 상의 제1 피처의 형성은, 제1 및 제2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수도 있고, 또한 부가적인 피처가 제1 및 제2 피처들 사이에 형성되어 제1 및 제2 피처가 직접 접촉부하지 않는 실시예를 포함할 수도 있다. 또한, 본 개시는 다양일 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간결성과 명료성을 위한 것이며 그 자체가 논의된 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래에 놓인(underlying)", "아래에(below)", "하부의(lower)", "위에 놓인(overlying)", "상부의(upper)" 등과 같은 공간적으로 상대적인 용어가, 도면에 도시된 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들) 간의 관계를 설명하는 데 있어서, 설명의 편의를 위해 이용될 수도 있다. 공간적으로 상대적인 용어는, 도면에 나타난 방향 외에도, 이용 또는 작동 중인 디바이스의 다른 방향을 망라한다. 장치는 다른 방향으로(90도 회전되거나 다른 방향으로 회전되어) 배치될 수 있고, 본 개시에서 이용된 공간적으로 상대적인 서술어는 이에 따라 마찬가지로 해석될 수 있다.
깊은 파티션 커패시터들을 갖는 패키지 및 그 형성 방법이 제공된다. 본 개시의 일부 실시예들에 따르면, 깊은 트렌치 커패시터일 수 있는 고밀도 커패시터가, 기판을 포함할 수도 있고 포함하지 않을 수도 있는 다이와 같은 패키지 컴포넌트 상에 형성된다. 커패시터를 포함하는 패키지 컴포넌트는, 로직 다이일 수 있는 디바이스 다이의 하부 재배선층(redistribution layer)에 직접 접합되어, 디바이스 다이가 고밀도 커패시터에 액세스하도록 할 수 있다. 접합 후에, 디바이스 다이의 상부층들은 커패시터 다이 위에 형성된다. 고밀도 커패시터는 디바이스 다이의 전력 전달 네트워크에서 사용될 수 있다. 이러한 설계를 사용하면, 로직 다이의 설계를 방해하지 않고 매우 높은 커패시터 밀도를 얻을 수 있다. 또한, 커패시터 다이는 디바이스 다이의 하부층들과 상부층들 사이에 삽입되는 것과 동등하므로, 커패시터 다이의 커패시터들은 디바이스 다이의 디바이스들에 대해 짧은 경로들을 갖는다. 본 명세서에서 논의된 실시예들은 본 개시의 주제를 만들거나 사용할 수 있는 예를 제공하기 위한 것이며, 당업자는 다양한 실시예들의 고려되는 범위 내에서 이루어질 수 있는 수정예들을 쉽게 이해할 것이다. 다양한 도면들 및 예시적인 실시예들에 걸쳐, 유사한 구성요소를 지정하기 위해 유사한 참조 번호가 사용된다. 방법 실시예가 특정 순서로 수행되는 것으로 논의될 수 있지만, 다른 방법 실시예는 임의의 논리적 순서로 수행될 수 있다.
도 1 내지 12는, 본 개시의 일부 실시예들에 따라 깊은 파티션 커패시터들을 갖는 패키지의 형성에 있어서 중간 단계들의 단면도들을 도시한다. 대응하는 공정들은 또한 도 29에 도시된 바와 같은 공정 순서도(200)에 개략적으로 반영된다.
도 1은 웨이퍼(2)의 형성에 있어서 단면도를 도시한다. 각각의 공정은 도 29에 도시된 공정 순서도에서 공정(202)으로 도시된다. 본 개시의 일부 실시예들에 따르면, 웨이퍼(2)는, 트랜지스터 및/또는 다이오드와 같은 능동 디바이스들, 및 가능하면, 커패시터, 인덕터, 저항 등과 같은 수동 디바이스들을 포함하는 디바이스 웨이퍼이다. 디바이스 웨이퍼(2)는 그 안에 복수의 칩들(4)을 포함할 수 있으며, 칩들(4) 중 하나가 도시되어 있다. 이하에서는 칩들(4)을 (디바이스) 다이라고도 한다. 본 개시의 일부 실시예들에 따르면, 디바이스 다이(4)는 중앙 처리 장치(CPU, Central Processing Unit) 다이, 그래픽 처리 장치(GPU, Graphics　Processing Unit), 익스트림 처리 장치(XPU, Xtreme Processing Unit), 마이크로 제어 장치(MCU, Micro Control Unit) 다이, 베이스 밴드(BB, BaseBand) 다이, 애플리케이션 프로세서(AP, Application processor) 다이 등과 같은 로직 다이이다.
본 개시의 일부 실시예들에 따르면, 예시적인 웨이퍼(2)는 반도체 기판(20) 및 반도체 기판(20)의 상단 표면에 형성된 피처들을 포함한다. 반도체 기판(20)은 결정질 실리콘, 결정질 게르마늄, 결정질 실리콘 게르마늄 및/또는 GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP 등과 같은 III-V 화합물 반도체 등으로 형성될 수 있다. 반도체 기판(20)은 벌크 실리콘 기판 또는 실리콘-온-인슐레이터(SOI, Silicon-On-Insulator) 기판일 수도 있다. 얕은 트렌치 격리(STI, Shallow Trench Isolation) 영역(미도시)이 반도체 기판(20)에 형성되어 반도체 기판(20)의 활성 영역들을 격리할 수 있다. 도시되지는 않았지만, 관통 비아(through-via)들이 반도체 기판(20) 내로 연장되도록 형성될 수 있으며, 관통 비아들은 웨이퍼(2)의 양면 상에 위치한 피처들을 전기적으로 상호 커플링하는 데 사용된다.
본 개시의 일부 실시예들에 따르면, 웨이퍼(2)는 반도체 기판(20)의 상단 표면 상에 형성되는 집적 회로 디바이스들(22)을 포함한다. 예시적인 집적 회로 디바이스들(22)은 상보형 금속 산화물 반도체(CMOS, Complementary Metal-Oxide Semiconductor) 트랜지스터들, 저항기들, 커패시터들, 다이오드들 등을 포함할 수 있다. 집적 회로 디바이스들(22)의 세부 사항은 여기에서 설명하지 않는다. 대안적인 실시예들에 따르면, 웨이퍼(2)는 인터포저를 형성하기 위해 사용되며, 여기서 기판(20)은 반도체 기판 또는 유전체 기판일 수 있다.
층간 유전체(ILD, Inter-Layer Dielectric)(24)가 반도체 기판(20) 위에 형성되고 집적 회로 디바이스들(22)에서 트랜지스터들(미도시)의 게이트 스택들 사이의 공간을 충전한다. 일부 예시적인 실시예에 따르면, ILD(24)는 포스포 실리케이트 유리(PSG, Phospho Silicate Glass), 보로 실리케이트 유리(BSG, Boro Silicate Glass), 붕소-도핑된 포스포 실리케이트 유리(BPSG, Boron-Doped Phospho Silicate Glass), 불소-도핑된 실리케이트 유리(FSG, Fluorine-Doped Silicate Glass), 테트라 에틸 오르토 실리케이트(TEOS, Tetra Ethyl Ortho Silicate) 등으로 형성될 수 있다. ILD(24)는, 스핀 코팅, 유동성 화학적 기상 증착(FCVD, Flowable Chemical Vapor Deposition), 화학적 기상 증착(CVD, Chemical Vapor Deposition) 등을 이용하여 형성될 수 있다. 본 개시의 일부 실시예들에 따르면, ILD(24)는 플라즈마 강화 화학적 기상 증착(PECVD, Plasma-Enhanced Chemical Vapor Deposition), 저압 화학적 기상 증착(LPCVD, Low-Pressure Chemical Vapor Deposition) 등과 같은 퇴적 방법을 이용하여 형성될 수 있다.
접촉 플러그들(28)이 ILD(24)에 형성되고, 집적 회로 디바이스들(22)을 위에 놓인 금속 라인들 및 비아들에 전기적으로 연결하는 데 사용된다. 본 개시의 일부 실시예들에 따르면, 접촉 플러그들(28)은, 텅스텐, 알루미늄, 구리, 티타늄, 탄탈륨, 티타늄 질화물, 탄탈륨 질화물, 이의 합금 및/또는 이들의 다층으로부터 선택된 전도성 물질로 형성된다. 접촉 플러그들(28)의 형성은, ILD(24)에 접촉 개구부들을 형성하는 단계, 접촉 개구부들에 전도성 물질(들)을 충전하는 단계, 및 평탄화(예컨대, 화학 기계적 폴리싱(CMP, Chemical Mechanical Polish)) 공정)을 수행하여 접촉 플러그들(28)의 상단 표면들을 ILD(24)의 상단 표면과 높이가 같도록 하는 단계를 포함할 수 있다.
ILD(24)와 접촉 플러그들(28) 위에는 상호 연결 구조체(30)가 위치한다. 상호 연결 구조체(30)는, 유전체층들(32)에 형성된 금속 라인들(34) 및 비아들(36)을 포함한다. 이하에서, 유전체층들(32)은 금속-간 유전체(IMD, Inter-Metal Dielectric)층으로 대안적으로 지칭된다. 본 개시의 일부 실시예들에 따르면, 유전체층들(32)의 적어도 일부 또는 전부는, 유전 상수(k-값)가 약 3.0 미만, 약 2.5, 또는 그보다 더 낮은 로우(low)-k 유전체 물질로 형성된다. 유전체층들(32)은 블랙 다이아몬드(Black Diamond, 어플라이드 머티어리얼즈(Applied Materials)의 등록 상표), 탄소 함유 로우-k 유전체 물질, 수소 실세스퀴옥산(HSQ, Hydrogen Silsesquioxane), 메틸 실세스퀴옥산(MSQ, Methyl Silsesquioxane) 등으로 형성될 수 있다. 본 개시의 대안적인 실시예들에 따르면, 유전체층들(32)의 일부 또는 전부는 실리콘 산화물, 실리콘 탄화물(SiC), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 등과 같은 비-로우-k(non-low-k) 유전체 물질로 형성된다. 본 개시의 일부 실시예들에 따르면, 유전체층들(32)의 형성은, 포로겐(porogen) 함유 유전체 물질을 퇴적하는 단계 후에, 포로겐을 몰아내도록(drive out) 경화 공정을 수행하는 단계를 포함하고, 따라서, 나머지 유전체층들(32)은 다공성이다. 실리콘 탄화물, 실리콘 질화물 등으로 형성될 수 있는 에칭 정지층(미도시)은 IMD층들(32) 사이에 형성되며, 간략화를 위해 도시되지 않는다.
금속 라인들(34) 및 비아들(36)이 유전체층들(32)에 형성된다. 동일한 레벨의 금속 라인들(34)은 이하에서 집합적으로 금속층으로 지칭된다. 본 개시의 일부 실시예들에 따르면, 상호 연결 구조체(30)는 비아들(36)을 통해 상호 연결된 복수의 금속층들을 포함한다. 금속 라인들(34) 및 비아들(36)은 구리 또는 구리 합금으로 형성될 수 있으며, 또한 다른 금속으로 형성될 수 있다. 형성 공정은 단일 다마신 및 이중 다마신 공정을 포함할 수 있다. 예시적인 단일 다마신 공정에서, 트렌치는 유전체층들(32) 중 하나에 먼저 형성되고, 이어서 트렌치를 전도성 물질로 충전한다. 그런 다음, CMP 공정과 같은 평탄화 공정을 수행하여 IMD층의 상단 표면보다 높은 전도성 물질의 과잉 부분을 제거하여 트렌치에 금속 라인을 남긴다. 이중 다마신 공정에서, 트렌치와 비아 개구부 모두가 IMD층에 형성되며, 비아 개구부는 트렌치 하부에 위치하고 트렌치에 연결된다. 그런 다음 전도성 물질이 트렌치 및 비아 개구부에 충전되어 금속 라인 및 비아를 각각 형성한다. 전도성 물질은 확산 장벽층 및 확산 장벽층 위의 구리 함유 금속 물질을 포함할 수 있다. 확산 방지층은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다.
금속 라인들(34) 및 비아들(36)은 전력 전달 네트워크(PDN, Power Delivery Network) 및 신호 전달 네트워크를 포함할 수 있다. 전력 공급 네트워크는, VDD 및 VSS를 제공하고 전압 강하를 줄이기 위한 대형 금속판인 전력 플레인(power plane)을 포함할 수 있다. 전력 전달 네트워크는, 동시 스위칭 노이즈(SSN, Simultaneous Switching Noise)을 감소시키고 전압 강하를 감소시키기 위해, 후속 적으로 접합된 커패시터 다이들(42)(도 12)의 고밀도 커패시터(49)에 연결될 수 있다.
도 1은 본 개시의 일부 실시예들에 따른 표면 유전체층(38)을 더 도시한다. 표면 유전체층(38)은 실리콘 산화물과 같은 비-로우-k 유전체 물질로 형성될 수 있고, 일부 실시예들에 따라 아래에 놓인 로우-k 유전체층들(32)과 물리적으로 접촉할 수 있다. 표면 유전체층(38)은, 유해한(detrimental) 화학 물질 및 습기의 악영향으로부터 하부에 위치한 로우-k 유전체층(존재하는 경우)을 격리하는 기능을 갖기 때문에 대안적으로 패시베이션층으로 지칭된다. 표면 유전체층(38)은, 실리콘 산화물, 실리콘 질화물, 미도핑 실리케이트 유리(USG, Undoped Silicate Glass) 등으로 형성될 수 있는 하나 이상의 층을 포함하는 단일-층 구조체 또는 복합 구조체를 가질 수 있다. 디바이스 다이(4)에는 알루미늄 함유 패드들 및 그 내부의 폴리머들과 같은 유기 물질들이 없을 수 있다.
접합 패드들(40)로 통칭하거나 개별적으로도 지칭되는 접합 패드들(40A 및 40B)이 표면 유전체층(38)에 형성된다. 본 개시의 일부 실시예들에 따라, 접합 패드들(40A 및 40B)은 단일 다마신 공정을 통해 형성되고, 장벽층들 및 장벽층들 위에 형성된 구리 함유 물질을 포함할 수도 있다. 본 발명의 대안적인 실시예들에 따르면, 접합 패드들(40A 및 40B)은 이중 다마신 공정을 통해 형성될 수 있다. 상단 표면 유전체층(38) 및 접합 패드들(40)은 그들의 상단 표면들이 동일 평면이 되도록 평탄화되며, 이는 접합 패드들(40)의 형성에서 CMP로 인해 발생할 수 있다.
도 2는, 내부에 커패시터(49)를 포함하는 커패시터 다이들(42)의 단면도를 도시한다. 일부 실시예들에 따르면, 커패시터 다이들(42)은, 실리콘 기판일 수 있거나 다른 반도체 물질로 형성될 수 있는 반도체 기판(44)을 포함한다. 관통-반도체 비아들 또는 관통 비아들이라고도 하는 관통-실리콘 비아(TSV, Through-Silicon Via)들(46)이 반도체 기판(44) 내로 연장되도록 형성된다. 또한, 커패시터 다이들(42)은, 커패시터 다이들(42)의 금속 라인들과 깊은 트렌치 커패시터들(49)을 연결하여 패드들(50)을 접합시키기 위한 상호 연결 구조체(48)를 포함한다. 상호 연결 구조체(48)는 유전체층들(51) 및 금속 라인들 및 비아들(53)을 포함한다. 금속 라인들 및 비아들(53) 및 접합 패드들(50)은 다마신 공정들을 사용하여 형성될 수 있다.
커패시터(49)는 커패시터 전극들(49A 및 49C) 및 커패시터 전극들(49A 및 49C) 사이의 커패시터 절연체(49B)를 포함할 수 있다. 전극들(49A 및 49C) 및 커패시터 절연체(49B)는 기판(44) 내로 연장될 수 있어서, 커패시터(49)는 깊은 트렌치 커패시터가 될 수 있고, 커패시턴스 밀도(단위 면적당 커패시턴스)가 높다. 또한, 복수의 커패시터 절연체들 사이에 위치하여 복수의 서브 커패시터들을 형성하는 복수의 커패시터 절연체들이 있을 수 있다. 서브 커패시터들이 병렬로 연결되어 통합 커패시터를 형성한다. 일부 실시예들에 따르면, 커패시터 다이들(42)의 커패시턴스 밀도는 약 100 nF/mm2를 초과하거나, 약 500 nF/mm2를 초과하거나, 약 1,000 nF/mm2를 초과할 수 있으며, 약 250 nF/mm2 내지 약 5,000 nF/mm2일 수 있다. 커패시턴스 밀도 값이 클수록, 일부 응용예들에 필요한, 커패시턴스 값이 큰 커패시터들을 형성하는 데 유용하다.
커패시터 다이들(42)은, 커패시터 다이들(42)의 도시된 상단 표면에 접합 패드들(50) 및 유전체층(52)을 포함한다. 접합 패드들(50)의 상단 표면들은 유전체층(52)의 상단 표면과 실질적으로 동일 평면에 위치한다. 본 개시의 일부 실시예들에 따르면, 커패시터 다이들(42)에는 트랜지스터 및 다이오드와 같은 능동 디바이스가 없다. 일부 실시예들에 따르면, 커패시터들(49) 각각은 접합 패드들(50) 중 하나에 각각 연결되는 2개의 단자들을 갖는다.
다음으로, 도 3에 도시된 바와 같이, 복수의 커패시터 다이들(42)이 웨이퍼(2)에 접합된다. 각각의 공정은 도 29에 도시된 공정 순서도에서 공정(204)으로 도시된다. 접합은 하이브리드 접합을 통해 달성될 수 있다. 예를 들어, 접합 패드들(50)은 금속-금속 직접 결합을 통해 접합 패드들(40A)에 접합된다. 본 개시의 일부 실시예들에 따르면, 금속-금속 직접 결합은 구리-구리 직접 결합이다. 더욱이, 유전체층(52)은 예를 들어 Si-O-Si 결합이 생성되는 용융 접합(fusion bonding)을 통해 표면 유전체층(38)에 접합된다.
하이브리드 접합을 달성하기 위해, 커패시터 다이들(42)은 다이(4)에 대해 커패시터 다이들(42)을 가볍게 눌러서 유전체층(38) 및 접합 패드들(40A)에 먼저 사전 접합된다(pre-bonded). 2개의 커패시터 다이들(42)이 도시되어 있지만, 하이브리드 접합은 웨이퍼 레벨에서 수행될 수 있고, 커패시터 다이들(42)을 포함하는 예시된 다이 그룹과 동일한 복수의 디바이스 다이 그룹들이 사전 접합되고 행들 및 열들로 배열된다.
모든 커패시터 다이들(42)이 사전 접합된 후에, 접합 패드들(40A) 및 대응하는, 위에 놓인 접합 패드들(50) 내의 금속들의 상호 확산을 야기하기 위해 어닐링 공정이 수행된다. 어닐링 온도는 약 200℃ 내지 약 400℃의 범위일 수 있고, 일부 실시예들에서는 약 300℃ 내지 약 400℃의 범위일 수 있다. 어닐링 시간은 약 1.5시간 내지 약 3.0시간의 범위일 수 있고, 일부 실시예들에 따라 약 1.5시간 내지 약 2.5시간의 범위일 수 있다.
유전체층(38)은 유전체층들(52)에 또한 접합되어, 그 사이에 결합이 형성된다. 예를 들어, 유전체층들(38 및 52) 중 하나의 원자들(예를 들어, 산소 원자들)은 유전체층들(38 및 52) 중 다른 하나의 원자들(예를 들어, 실리콘 원자들)과 화학적 또는 공유 결합들을 형성한다. 유전체층들(38 및 52) 사이에 생성된 결합들은 유전체-유전체 결합들이고, 용융 접합일 수 있다. 이웃하는 커패시터 다이들(42) 사이에 갭들(53)이 남는다.
도 4를 참조하면, 얇은 커패시터 다이들(42)에 대해 후면 연삭 공정(backside grinding process)이 수행될 수 있다. 각각의 공정은 도 29에 도시된 공정 순서도에서 공정(206)으로 도시된다. 이 공정은 또한 생략될 수 있으며, 따라서 도 29의 공정(206)은 이 공정이 수행될 수 있거나 수행되지 않을 수 있음을 나타내기 위해 점선으로 표시된다. 도 4는, 후면 연삭 공정 전후에 커패시터 다이들(42)의 후방 표면들인 점선들(44-BS1 및 44-BS1)을 개략적으로 도시한다. 커패시터 다이들(42)의 박형화를 통해, 갭 충전을 수행하기 위해 이웃하는 커패시터 다이들(42) 사이의 갭들(53)의 종횡비(aspect ratio)가 감소된다. 그렇지 않으면, 갭들(53)의 높은 종횡비로 인해 갭 충전이 어려울 수 있다. 일부 실시예들에 따르면, 후면 연삭 단계 후에, TSV들(46)이 드러나지 않고, TSV들(46)을 덮는 기판의 얇은 층이 있을 때 후면 연삭이 중지된다. 대안적인 실시예들에 따르면, 연삭 단계 후에 TSV들(46)이 드러난다.
도 5는 갭 충전층의 형성 단계를 도시한다. 각각의 공정은 도 29에 도시된 공정 순서도에서 공정(208)으로 도시된다. 본 개시의 일부 실시예들에 따르면, 갭 충전층은 에칭 정지층(54), 및 에칭 정지층(54) 위에 이와 접촉해 있는 유전체층(56)을 포함한다. 에칭 정지층(54)은 원자층 증착(ALD, Atomic Layer Deposition) 또는 화학적 기상 증착(CVD)과 같은 등각(conformal) 퇴적 공정을 사용하여 퇴적될 수 있다. 따라서, 에칭 정지층(54)은, 예를 들어, 수평부분의 두께 및 수직부분의 두께가 서로 실질적으로 동일하며, 예를 들어 약 20퍼센트 미만의 변동을 갖는 등각층일 수 있다. 에칭 정지층(54)은 커패시터 다이들(42)의 측벽들과 유전체층(38) 및 접합 패드들(40B)의 상단 표면들에 우수한 접착력(adhesion)을 갖는 유전체 물질로 형성된다. 본 개시의 일부 실시예들에 따르면, 에칭 정지층(54)은 실리콘 질화물과 같은 질화물 함유 물질로 형성되거나 이를 포함한다.
유전체층(56)은 에칭 정지층(54)의 물질과 상이한 물질로 형성된다. 본 개시의 일부 실시예들에 따르면, 유전체층(56)은 실리콘 산화물로 형성되거나 이를 포함하는 반면, 실리콘 탄화물, 실리콘 산질화물, 실리콘 산탄질화물 등과 같은 다른 유전체 물질도 사용될 수 있다. 유전체층(56)은 수평부들과 수직부들의 두께들이 서로 실질적으로 동일한 등각층일 수도 있고, 비-등각층일 수도 있다.
도 6을 참조하면, CMP 공정 또는 기계적 연삭 공정과 같은 평탄화 공정이 수행되어 갭 충전층들(56, 54)의 과잉 부분들을 제거하여, 커패시터 다이들(42)이 노출된 다음 폴리싱되도록 한다. 각각의 공정은 도 29에 도시된 공정 순서도에서 공정(210)으로 도시된다. 또한 관통 비아들(46)이 노출된다. 층들(54 및 56)의 나머지 부분들은 (갭 충전) 격리 영역들(58)로 집합적으로 지칭된다.
도 7은 개구부들(66)을 형성하기 위한 격리 영역들(58)의 에칭 단계를 도시한다. 각각의 공정은 도 29에 도시된 공정 순서도에서 공정(212)으로 도시된다. 본 개시의 일부 실시예들에 따르면, 포토 레지스트(68)가 형성되고 패터닝되고, 유전체층(56)은 에칭 마스크로서 패터닝된 포토 레지스트(68)를 사용하여 에칭된다. 따라서, 개구부들(66)은 에칭 정지층(54)까지 아래로 연장하도록 형성된다. 다음으로, 에칭 정지층(54)이 추가로 에칭되어, 개구부들(66)이 개구부들(66)에 노출되는 접합 패드들(40B)까지 아래로 연장된다. 에칭 공정은, 또한, 건식 에칭 공정 또는 습식 에칭 공정일 수 있다. 본 개시의 일부 실시예들에 따르면, 에칭 정지층(54)은 실리콘 질화물로 형성되고, 에칭은 건식 에칭을 사용하여 수행된다. 에칭 가스는 CF4, O2 및 N2의 혼합물, NF3와 O2의 혼합물, SF6, 또는 SF6와 O2의 혼합물을 포함할 수 있다. 그런 다음, 포토 레지스트(68)가 제거된다.
도 8은, 개구부들(66)(도 7)을 충전하고 접합 패드들(40B)에 연결되는 관통 비아들(70)의 형성 단계를 도시한다. 각각의 공정은 도 29에 도시된 공정 순서도에서 공정(214)으로 도시된다. 본 개시의 일부 실시예들에 따르면, 관통 비아들(70)의 형성 단계는, 전기-화학적 도금 공정 또는 무전해(electro-less) 도금 공정과 같은 도금 공정을 수행하는 단게를 포함한다. 관통 비아들(70)은 텅스텐, 알루미늄, 구리 등과 같은 금속 물질을 포함할 수 있다. 전도성 장벽층(티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등)이 금속 물질 아래에 형성될 수도 있다. 도금된 금속 물질의 과잉 부분을 제거하기 위해 CMP 공정과 같은 평탄화 공정이 수행되고, 금속 물질의 나머지 부분들은 관통 비아들(70)을 형성한다. 관통 비아들(70)은 실질적으로 직선 및 수직 측벽들을 가질 수 있다. 또한, 관통 비아들(70)은 상단 폭들이 각각의 하단 폭들보다 약간 더 큰 테이퍼형(tapered) 프로파일을 가질 수 있다.
도 8에 도시된 바와 같이, TSV들(46)이 접합 전에 사전에 형성되는 일부 실시예들에 따르면, TSV들(46)은 각각의 하단 폭들보다 작은 상부 폭들을 가질 수 있다. 반대로, TSV들(46)이 사전에 형성되지 않은 경우, 예를 들어, 갭 충전 영역들(58)의 형성 후에, 커패시터 다이들(42)이 에칭되어, 개구부들(66)의 형성 전에 또는 후에 추가의 개구부들(도시된 TSV들(46)에 의해 점유됨)을 형성할 수 있다. 커패시터 다이들(42) 및 개구부들(66)의 추가의 개구부들은, TSV들(46) 및 관통 비아들(70)을 형성하도록 동시에 충전될 수 있다. 결과적인 관통 비아들(46)은 각각의 하부 부분들보다 더 넓은 상부 부분을 가질 수 있다.
도 9를 참조하면, 후면(backside) 재배선 라인(RDL, Redistribution Line)들(72) 및 유전체층(74)이 형성된다. 각각의 공정은 도 29에 도시된 공정 순서도에서 공정(216)으로 도시된다. 본 개시의 일부 실시예들에 따르면, 유전체층(74)은 실리콘 산화물과 같은 산화물, 실리콘 질화물과 같은 질화물 등으로 형성되거나, 또는 유전체층들(32)의 유전체 물질과 유사한 로우-k 유전체 물질로 형성될 수 있다. RDL들(72)은, 개구부들을 형성하도록 유전체층(74)을 에칭하는 단계, 개구부들 내로 전도성 장벽층을 퇴적하는 단계, 구리 또는 구리 합금과 같은 금속 물질을 도금하는 단계, 및 평탄화를 수행하여 RDL들(72)의 과잉 부분을 제거하는 단계를 포함하는 다마신 공정(들)을 사용하여 형성될 수 있다. 후면 RDL들(72) 및 유전체층(74)의 하나의 층이 도시되어 있지만, 후면 RDL들의 복수의 층이 있을 수 있다. 본 개시의 일부 실시예들에 따르면, 금속 패드들(80) 아래에 놓인 전체 구조체에는 유기 물질들(예를 들어, 폴리머층들)이 없으므로, 금속 패드들(80) 아래에 놓인 구조체들을 형성하는 공정은 다마신 공정들을 채택할 수 있고, 작은 피치들 및 라인 폭들을 갖는 미세-피치 RDL들(예컨대 72)이 가능할 수 있다. 금속 패드들(80) 아래에 놓인 모든 유전체 물질들은 무기 유전체 물질들이다.
도 10은 패시베이션층들, 금속 패드들 및 위에 놓인 유전체층들의 형성 단계를 도시한다. 일부 실시예들에 따르면, 패시베이션층(76)(때로는 패시베이션-1이라고도 함)이 유전체층(74) 위에 형성되고, 비아들(78)이 패시베이션층(76)에 형성되어 RDL들(72)에 전기적으로 연결된다. 금속 패드들(80)은 패시베이션층(76) 위에 형성되고, 비아들(78)를 통해 RDL들(72)에 전기적으로 커플링된다. 각각의 공정은 도 29에 도시된 공정 순서도에서 공정(216)으로 또한 도시된다. 금속 패드들(80)은 알루미늄 패드들 또는 알루미늄-구리 패드들일 수 있는 반면, 다른 금속 물질이 사용될 수도 있다. 금속 패드들(80)은 블랭킷층을 퇴적하고, 에칭을 통해 블랭킷층을 패터닝함으로써 형성될 수 있다.
또한, 도 10에 도시된 바와 같이, 패시베이션층(82)(때로는 패시베이션-2라고도 함)이 패시베이션층(76) 위에 형성된다. 패시베이션층들(76 및 82) 각각은 단일층 또는 복합층일 수 있고, 비-다공성 물질로 형성될 수 있다. 본 개시의 일부 실시예들에 따르면, 패시베이션층들(76 및 82) 중 하나 또는 둘 모두는, 실리콘 산화물층(별도로 미도시) 및 실리콘 산화물 위 또는 아래의 실리콘 질화물층(별도로 미도시)을 포함하는 복합층이다. 패시베이션층들(76 및 82)은, 또한, 미도핑 실리케이트 유리(USG, Un-doped Silicate Glass), 실리콘 산질화물 등과 같은 다른 비-다공성 유전체 물질들로 형성될 수 있다.
다음으로, 패시베이션층(82)이 패터닝되어, 패시베이션층(82)의 일부 부분들이 금속 패드들(80)의 가장자리 부분들을 덮고, 금속 패드들(80)의 일부 부분들이 패시베이션층(82)의 개구부들을 통해 노출되도록 한다. 그런 다음, 폴리머층(84)이 형성되고, 패터닝되어 금속 패드들(80)을 노출시킨다. 폴리머층(84)은 폴리이미드, 폴리 벤족사졸(PBO, polybenzoxazole) 등으로 형성될 수 있다.
도 11을 참조하면, 사후-패시베이션-상호 연결체(PPI, Post-Passivation Interconnect)들(86)이 형성되는데, 이는 금속 시드층 및 금속 시드층 위의 패터닝된 마스크층(미도시)을 형성하고, 패터닝된 마스크층에 PPI들(86)을 도금하는 것을 포함할 수 있다. 그런 다음, 패터닝된 마스크층 및 패터닝된 마스크층에 의해 중첩된 금속 시드층의 부분들이 에칭 공정에서 제거된다. 그런 다음, PBO, 폴리이미드 등으로 형성될 수 있는 폴리머층(88)이 형성된다.
도 12를 참조하면, 언더 범프 야금물(UBM, Under-Bump Metallurgies)들(90)이 형성되고, UBM들(90)이 폴리머층(88) 내로 연장되어 PPI들(86)에 연결된다. 본 개시의 일부 실시예들에 따르면, UBM들(90) 각각은 장벽층(미도시) 및 장벽층 위의 시드층(미도시)을 포함한다. 장벽층은 티타늄층, 티타늄 질화물층, 탄탈륨층, 탄탈륨 질화물층, 또는 티타늄 합금 또는 탄탈륨 합금으로 형성된 층일 수 있다. 시드층의 물질들은 구리 또는 구리 합금을 포함할 수 있다. 은, 금, 알루미늄, 팔라듐, 니켈, 니켈 합금, 텅스텐 합금, 크롬, 크롬 합금 및 이들의 조합과 같은 다른 금속도 UBM들(90)에 포함될 수 있다.
또한, 도 12에 도시된 바와 같이, 전기 커넥터들(92)이 형성된다. UBM들(90) 및 전기 커넥터들(92)을 형성하기 위한 예시적인 형성 공정은, 블랭킷 UBM층을 퇴적하는 단계, 블랭킷 UBM층의 부분들이 마스크(포토 레지스트일 수 있음, 미도시)의 개구부를 통해 노출되도록 마스크를 형성하고 패터닝하는 단계를 포함한다. UBM들(90)을 형성하는 단계 후에, 도시된 패키지는 도금 용액(미도시)에 배치되고, 도금 공정이 수행되어 UBM들(90) 상에 전기 커넥터들(92)을 형성한다. 본 개시의 일부 예시적인 실시예들에 따르면, 전기 커넥터들(92)은, 후속하는 리플로우 공정들에서 용융되지 않는(not molten) 비-솔더(non-solder) 부분들(미도시)을 포함한다. 비-솔더 부분들은 구리로 형성될 수 있으며, 따라서 다른 비-솔더 물질들로 형성될 수 있지만, 이하에서는 구리 범프라고 한다. 전기 커넥터들(92)은 Sn-Ag 합금, Sn-Cu 합금, Sn-Ag-Cu 합금 등으로 형성될 수 있고 무연(lead-free) 또는 납 함유일 수 있는 솔더 캡을 더 포함할 수 있다.
이전 단계들에서 형성된 구조체는 재구성된 웨이퍼(94)로 지칭된다. 재구성된 웨이퍼(94)를 복수의 패키지들(96)로 분리하기 위해 다이-쏘(싱귤레이션) 공정이 재구성된 웨이퍼(94)에 수행된다. 각각의 공정은 도 29에 표시된 공정 순서도에서 공정(218)으로 도시된다.
결과적인 패키지에서, 커패시터 다이(42)는 디바이스 다이(4)에서의 로우-레벨 유전체층 및 각각의 접합 패드들에 접합된다. 예를 들어, 표면 유전체층(38)은 아래에 놓인 로우-k 유전체층 바로 위에 이와 접촉해 있을 수 있다. 또한, 금속 패드들(40), RDL들(34) 및 비아들(36)은 모두 퇴적 및 에칭이 아니라 다마신 공정들을 통해 형성될 수 있다. 금속 패드들(80), 폴리머층(84), PPI(86), 전기 커넥터들(92) 등은 커패시터 다이들(42)의 접합 후에 형성되며, 이들이 커패시터 다이들(42)의 접합 후에 형성되지 않으면 디바이스 다이(4)의 상부 피처들이 될 것이다. 따라서, 커패시터 다이(42)는 디바이스 다이(4)의 하부층들과 상부층들 사이에 삽입되는 것과 동등하다. 따라서, 커패시터들(49)과 디바이스 다이(4)의 상호 연결 구조체(30) 내부의 전력 네트워크 사이의 전기 경로들이 감소된다. 비교하자면, 종래의 구조체들에서, 금속 패드들(80), 폴리머층(84), PPI(86), 전기 커넥터들(92) 등과 같은 상부 피처들은 커패시터 다이들(42)의 접합 전에 형성될 것이며, 커패시터 다이들(42)은 상부 피처들(80/84/86/92) 위에 접합될 것이다. 커패시터들(49)과 디바이스 다이(4)의 집적 회로 디바이스(22) 및 전력 네트워크 사이의 전기 경로들은 종래의 구조체에서 더 길어질 것이다. 커패시터들(49)은, 디바이스 다이(4) 내부에 형성되는 것이 아니라, 유전체층(38)과 위에 놓인 피처들(80/84/86/92) 사이에 추가로 삽입되는 또 다른 커패시터 다이로 파티셔닝되기 때문에, 깊은 파티션 커패시터라고 불린다.
일부 실시예들에 따르면, 본 개시의 모든 실시예들에 걸쳐서, 커패시터 다이(42)의 커패시터들(49) 각각은 접합 패드들(50) 중 하나에 각각 연결된 2개의 단자들을 가질 수 있다. 한편, 커패시터들(49)은 관통 비아들(46) 및 관통 비아들(70) 중 임의의 것에 연결되지 않는다. 또한, 커패시터 다이(42)가 능동 디바이스 및/또는 메모리 디바이스(이후 실시예들에서 논의될 것임)를 포함하는 경우, 커패시터들(49)은, 또한, 커패시터 다이들(42)의 능동 디바이스 및 메모리 디바이스와 연결되지 않고(disconnected), 이에 의해 사용되지 않는다. 대신에, 커패시터들(49)은 디바이스 다이(4)에 의해 사용된다.
도 13은 대안적인 실시예들에 따라 형성된 재구성된 웨이퍼(94) 및 패키지들(96)을 도시한다. 이들 실시예들은, 별개의(discrete) 커패시터 다이들(42)을 웨이퍼(2)에 접합하는 대신에, 커패시터 웨이퍼(142)가 웨이퍼(2)에 접합된다는 점을 제외하고는 도 12에 도시된 실시예들과 유사하다. 커패시터 웨이퍼(142)는 내부에 복수의 커패시터 다이들(42)을 다시 포함한다. 대응하는 재구성된 웨이퍼(94) 및 패키지들(96)을 형성하기 위한 공정들 및 물질들은 도 1-12에 도시된 실시예들과 본질적으로 동일하지만, 도 13의 실시예들에서는, 웨이퍼-웨이퍼 접합이 수행되고, 갭 충전 영역들(58) 및 관통 비아들(70)(도 12)은 더 이상 형성되지 않는다.
도 14는 다른 대안적인 실시예들에 따라 형성된 재구성된 웨이퍼(94) 및 패키지들(96)을 도시한다. 이들 실시예들은, 도 13에 도시된 바와 같은 재배선 라인들(72) 및 대응하는 유전체층들(예컨대, 74)과 같은 추가의 재배선층들이 형성되지 않는다는 점을 제외하면, 도 13에 도시된 실시예들과 유사하다. 오히려, 알루미늄 함유 패드들일 수 있는 금속 패드들(80)이 관통 비아들(46) 상에 직접 형성된다. 대응하는 재구성된 웨이퍼(94) 및 패키지들(96)을 형성하기 위한 공정들은, 일부 피처들이 더 이상 형성되지 않는다는 점을 제외하고는, 도 1-12에 도시된 실시예들과 유사하다.
도 15 내지 20은 본 개시의 일부 실시예들에 따른 깊은 파티션 커패시터들을 포함하는 패키지의 형성에 있어서 중간 단계들의 단면도들을 도시한다. 달리 명시되지 않는 한, 이들 실시예들에서 컴포넌트들의 물질 및 형성 공정들은, 도 1 내지 12에 도시된 이전 실시예들에서 유사한 참조 번호로 표시된 유사한 컴포넌트들과 본질적으로 동일하다. 따라서, 도 15 내지 20에 도시된 컴포넌트들의 형성 공정 및 물질들에 관한 세부 사항은 이전 실시예들의 논의에서 찾을 수 있다.
도 15를 참조하면, 웨이퍼(2)(및 그 안의 대응하는 디바이스 다이들(4))가 지지 기판(102)에 접합된다. 웨이퍼(2)는, 관통 비아들(26)이 기판(20) 내로 연장되어 형성된다는 점을 제외하고는, 도 1에 도시된 바와 같은 웨이퍼(2)와 본질적으로 동일하다. 일부 실시예들에 따르면, 지지 기판(102)은 실리콘 기판과 같은 반도체 기판이다. 대안적인 실시예들에 따르면, 지지 기판(102)은 실리콘 산화물 기판, 실리콘 산질화물 기판 등과 같은 유전체 기판이다. 전체 지지 기판(102)은, 내부에 금속과 같은 다른 물질들이 없이, 실리콘과 같은 등질의(homogeneous) 물질로 형성될 수 있다. 실리콘 산화물층은 지지 기판(102)의 표면 상에 형성되거나 형성되지 않을 수 있다. 접합은 용융 접합일 수 있으며, 웨이퍼(2)의 표면 유전체층(38)은 예를 들어 Si-O-Si 결합이 형성되어 지지 기판(102)에 접합될 수 있다.
도 16을 참조하면, 관통 비아들(26)이 노출될 때까지, 후면 폴리싱 공정이 디바이스 웨이퍼(2)에 수행된다. 후속 공정에서, 도 17에 도시된 바와 같이, 후면 RDL들(73) 및 유전체층들(75)은 전면 상호 연결 구조체(30)에 그리고 집적 회로 디바이스들(22)에 전기적으로 커플링되도록 형성된다. 후면 RDL들(73)은 또한 다마신 공정들을 사용하여 형성될 수 있다. 유전체층들(75)은 로우-k 및/또는 비-로우-k 유전체 물질들로 형성될 수 있다. 예를 들어, 상단 유전체층(75)은 비-로우-k 유전체층일 수 있는 반면, 유전체층들(75)의 하부층들은 로우-k 유전체층들일 수 있다. 후면 RDL들(73)은 VDD 및 VSS와 같은 전력을 라우팅하기 위한 금속 플레인들(플레이트들) 및 비아들을 포함하는 전력 분배 네트워크(PDN, Power Distribution Network)를 형성하는 데 사용될 수 있다. 일부 실시예들에 따르면, 후면 RDL들(73)의 금속 영역들의 대부분(50퍼센트 초과)이 PDN에 의해 사용되고, 금속 영역들의 작은 부분은 신호 라우팅을 위한 것이다. 반면에, 대부분의 신호 라우팅은 기판(20)의 전면 상의 상호 연결 구조체(30)에 있다. 상세하게 도시되지는 않았지만, 유전체층들(75)(및 RDL들(73))의 총 두께는 상호 연결 구조체(30)의 두께보다 크다. 유전체층들(75)(및 RDL들(73))의 총 두께가 상호 연결 구조체(30)보다 더 큰 경우, PDN은 작은 전압 강하를 형성할 수 있다.
다음으로, 도 18에 도시된 바와 같이, 커패시터 다이들(42)을 포함하는 커패시터 웨이퍼(142)가 하이브리드 접합을 통해 디바이스 웨이퍼(2)에 접합된다. 이전 실시예들에서 상세히 논의된 바와 같이, 커패시터들(49)이 커패시터 다이들(42)에 형성되고, 이들은 깊은 트렌치 커패시터들 또는 다층 MIM 커패시터들과 같은 다른 유형의 고밀도 커패시터들일 수 있다. 커패시터들(49)은 접합 패드에 전기적으로 커플링된다. 예를 들어, 커패시터들(49) 각각은 접합 패드들(50) 중 하나에 각각 전기적으로 연결된 2개의 단자들을 가질 수 있다. 따라서, 접합 후에, 커패시터들(49) 각각은 디바이스 다이들(4)의 디바이스들에 전기적으로 연결되고 이에 의해 사용된다.
도 19는, 관통 비아들(46)이 노출될 때까지, 기판(44)이 폴리싱되는 제2 평탄화 공정을 도시한다. 다음으로, 도 20에 도시된 바와 같이, 일부 실시예들에 따라 관통 비아들(46)에 연결되는 금속 패드들(80)이 형성된다. 대안적인 실시예들에 따르면, 재배선 라인들(72)과 유사한 더 많은 재배선 라인들 및 유전체층들(74)(도 9)이 기판(44)의 후면 상에 형성되고, 재배선 라인들은 관통 비아들(46)에 연결된다. 추가의 유전체층들은 또한 로우-k 유전체층들을 포함할 수 있고, 대응하는 RDL들은 다마신 공정들을 사용하여 형성될 수 있다.
후속 공정들에서, 위에 놓인(overlying) 패시베이션층(82), 폴리머층들(84 및 88), PPI들(86), UBM들(90) 및 전기 커넥터들(92)이 형성된다. 세부 사항은 도 1-12에 도시된 실시예들을 참조할 수 있으며 여기서 반복되지 않는다.
도 20의 실시예들에서, 커패시터 다이(42)는, 디바이스 다이(4)의 디바이스들(22)과 위에 놓인 피처들(80/84/86/92) 사이에 접합되고, 따라서 커패시터 다이들(42)의 커패시터들(49) 사이에서 디바이스 다이들(4)의 집적 회로들(22)까지의 전기적 경로들이 단축된다.
도 21은 대안적인 실시예들에 따라 형성된 재구성된 웨이퍼(94) 및 패키지들(96)을 도시한다. 이들 실시예들은, 깊은 트렌치 커패시터들(49)에 추가하여, MIM 커패시터들(49')이 또한 커패시터 다이들(42)의 전면 상에 형성된다는 점을 제외하면, 도 20에 도시된 실시예들과 유사하다. MIM 커패시터들(49') 또한 디바이스 다이들(4)의 집적 회로 디바이스들(22)에 연결되고 이에 의해 사용된다. 다시, 패키지들(96)에서, 디바이스 다이들(4)의 후면 RDL들(73)은 PDN을 형성하는 데 사용될 수 있으며, PDN은 VDD 및 VSS와 같은 전력 라우팅을 위한 금속 플레이트들 및 비아들을 포함한다. 일부 실시예들에 따르면, 후면 RDL들(73)의 금속 영역들의 대부분은 PDN에 의해 사용되고, 금속 영역들의 작은 부분은 신호 라우팅을 위한 것이다. 한편, 대부분의 신호 라우팅은 기판(20)의 전면 상의 상호 연결 구조체(30)에 있다. 상세하게 도시되지는 않았지만, 유전체층들(75)(및 RDL들(73))의 총 두께는 또한 상호 연결 구조체(30)의 두께보다 클 수 있다.
도 22는 대안적인 실시예들에 따라 형성된 재구성된 웨이퍼(94) 및 패키지들(96)을 도시한다. 이러한 실시예들은, 깊은 트렌치 커패시터들(49)에 추가하여, MIM 커패시터들(49')이 또한 커패시터 다이들(42)의 전면에 형성되고, 커패시턴스 밀도가 증가되도록 복수의 층들을 포함할 수 있다는 점을 제외하면, 도 20에 도시된 실시예들과 유사하다. 또한, 커패시터 다이들(42)은 반도체 기판(44)의 전방 표면(도시된 하단 표면) 상에 형성될 수 있는 메모리 디바이스(27)를 포함한다. 메모리 디바이스(27)는 정적 랜덤 액세스 메모리(SRAM, Static Random Access Memory), 동적 랜덤 액세스 메모리(DRAM, Dynamic Random Access Memory), 또는 다른 유형의 메모리들을 포함할 수 있다. 커패시터 다이들(42)에는 깊은 트렌치 커패시터들이 없을 수 있다. 메모리 디바이스들(27)과 MIM 커패시터들(49')의 모두는 디바이스 다이들(4)의 집적 회로 디바이스들(22)에 연결되고, 이에 의해 사용되며, 관통 비아들(46)에는 연결되지 않을 수 있다. 일부 실시예들에 따르면, 지지 기판(102)은 전체가 동질의 물질로 형성되는 블랭킷 기판이다. 대안적인 실시예들에 따르면, 메모리 디바이스(106)는 지지 기판(102)의 상단 표면에 형성되고, 디바이스 다이(4)의 디바이스들(22)에 전기적으로 연결되고 이에 의해 사용된다.
도 23은 대안적인 실시예들에 따라 형성된 재구성된 웨이퍼(94) 및 패키지들(96)을 도시한다. 이들 실시예들은, 커패시터 다이들(42)이 어떠한 반도체 기판도 포함하지 않고, MIM 커패시터들(49')이 커패시터 다이(42)의 재배선 구조체들의 일부로서 형성된다는 점을 제외하고는, 도 22에 도시된 실시예들과 유사하다. MIM 커패시터들(49')은, 커패시턴스 밀도가 증가하도록 복수의 층들을 포함할 수 있다. 일부 실시예들에 따르면, 지지 기판(102)은 전체가 동질의 물질로 형성되는 블랭킷 기판이다. 대안적인 실시예들에 따르면, 메모리 디바이스들이 지지 기판(102)의 표면에 형성되고, 디바이스 다이(4)의 디바이스들(22)에 전기적으로 연결되고 이에 의해 사용된다. 대안적인 실시예들에 따르면, 메모리 디바이스들(106)은 지지 기판(102)의 상단 표면에 형성되고, 디바이스 다이(4)의 디바이스들(22)에 전기적으로 연결되고 이에 의해 사용된다.
도 24는 이전 실시예들에서 개시된 패키지들(96)을 포함하는(incorporate) 팬-아웃 패키지(110)를 도시한다. 팬-아웃 패키지는 봉지재(encapsulant)(112)에 봉지된 패키지들(96)을 포함한다. 봉지재(112)는 몰딩 컴파운드, 몰딩 언더필 등일 수 있다. RDL들(114) 및 유전체층들(116)을 포함하는 팬-아웃 재배선 구조체(118)는 패키지들(96) 및 봉지재(112) 상에 형성된다. 전기 커넥터들(120)은 재배선 구조체(118)의 표면 상에 형성된다.
도 25는 이전 실시예들에서 개시된 바와 같은 패키지(96)를 포함하는 패키지(110)를 도시한다. 패키지(96)는 플립-칩 접합을 통해 패키지 기판(126)에 접합된다. 언더필(128)은 패키지들(96)과 패키지 기판(126) 사이에 분배된다(dispensed).
도 26은 대안적인 실시예들에 따라 형성된 패키지들(96)을 포함하는 패키지(110)를 도시한다. 이들 실시예들은, 메모리 다이(140)가 디바이스 다이(4)의 후면에 접합된다는 점을 제외하고는, 도 22에 도시된 실시예들과 유사하다. 메모리 다이(140)는, SRAM 메모리, DRAM 메모리 등을 포함할 수 있는 메모리들(143)을 포함할 수 있다. 도 26의 디바이스 다이(4)의 전면은 위로 향하고(face up), 커패시터 다이(42)를 향한다.
도 27은 대안적인 실시예들에 따라 형성된 패키지들(96)을 포함하는 패키지(110)를 도시한다. 이들 실시예들은, 도 15-23에서와 같은 지지 기판을 메모리 다이와 같은 디바이스 다이로 대체함으로써 형성될 수 있다. 결과적인 구조체는, 도 27의 디바이스 다이(4)의 전면이 아래를 향하고(face down) 커패시터 다이(42)를 마주하지 않는다는(face away) 점을 제외하고는, 도 26에 도시된 실시예들과 유사하다.
도 28은, 커패시터 다이(42)와 접합된 디바이스 다이(4)를 포함하는 패키지(150)를 도시한다. 커패시터 다이(42)는 일부 실시예들에 따라 깊은 트렌치 커패시터들일 수 있는 커패시터들(49)을 포함한다. 또한, 커패시터 다이(42)는 내부에 메모리 디바이스들(27)을 포함할 수 있다. 커패시터 다이(42) 내의 관통 비아들(158)은 상이한 측방향 치수들을 가질 수 있다.
전기 커넥터들(92), 층들(82/84/88), 금속 패드들(80) 및 PPI들(86)이 또한 도시되어 있다. 패키지는, 반도체 기판(162) 및 반도체 기판(162)의 표면 상에 형성된 메모리 디바이스들(164)을 포함하는 메모리 다이(152)를 더 포함한다. 몰딩 컴파운드일 수 있는 봉지재(166)가 내부에 메모리 다이(152)를 봉지하기 위해 분배된다. 전체가 실리콘과 같은 동질의 물질로 형성되는 블랭킷 다이일 수 있는 지지 다이(102)가 메모리 다이(152)에 추가로 접합된다. 열 계면 물질(154) 및 열 확산기(156)가 지지 다이(102)에 부착될 수 있다. 지지 다이(102)는 다른 실시예에서 채택되거나 채택되지 않을 수 있고, 지지 다이(102)가 채택되지 않으면, 열 계면 물질(154)은 기판(162)과 접촉할 것이다. 다이들(4, 42, 152)의 크기는 서로 같거나 또는 상이할 수 있으며, 더 작은 다이는 산화물, 질화물 등과 같은 갭 충전 물질로 둘러싸인다. 또한, 함께 적층된 하나 이상의 커패시터 다이(42), 하나 이상의 메모리 다이(152) 등이 있을 수 있다.
도 21 내지 28의 실시예들 각각에서, 커패시터 다이(42)는 디바이스 다이(4)의 집적 회로 디바이스들(22)과 위에 놓인 피처들(80/84/86/92) 사이에 접합되고, 따라서 커패시터 다이들의 커패시터들 사이에서 디바이스 다이들(4)의 집적 회로들(22)까지의 전기적 경로들은 짧다.
본 개시의 실시예들은 몇몇 유리한 피처들을 갖는다. 커패시터 다이에 고밀도 커패시터들을 형성하고, 로직 다이들의 다마신 구조체들과 알루미늄 패드들, 폴리머층들 등과 같은 각각의 위에 놓인 피처들 사이에 고밀도 커패시터들을 접합/삽입함으로써 고밀도 커패시터들이 사용될 수 있으며, CPU, GPU, XPU 등과 같은 로직 다이들에서 고밀도 커패시터들과 집적 회로들 사이의 전기적 경로들이 단축된다.
본 개시의 일부 실시예들에 따르면, 방법은, 디바이스 다이에 커패시터 다이를 접합시키는 단계 - 디바이스 다이는, 제1 반도체 기판; 제1 반도체 기판의 표면에 있는 능동 디바이스들; 복수의 로우-k 유전체층들; 복수의 로우-k 유전체층들에서의 상단 로우-k 유전체층 위에 이와 접촉해 있는 제1 유전체층; 및 제1 유전체층 내의 제1 복수의 접합 패드들을 포함하고, 커패시터 다이는, 제1 유전체층에 접합되는 제2 유전체층; 제2 유전체층 내의 제2 복수의 접합 패드들 - 제2 복수의 접합 패드들은 제1 복수의 접합 패드들에 접합됨 -; 및 제2 복수의 접합 패드들에 전기적으로 커플링된 커패시터를 포함함 -; 커패시터 다이가 디바이스 다이에 접합된 후에, 커패시터 다이 위에 알루미늄 함유 패드를 형성하는 단계 - 알루미늄 함유 패드는 디바이스 다이에 전기적으로 커플링됨 -; 및 알루미늄 함유 패드 위에 폴리머층을 형성하는 단계를 포함한다. 일 실시예에서, 디바이스 다이 및 커패시터 다이 각각은 내부에 폴리머층이 없다. 일 실시예에서, 디바이스 다이 및 커패시터 다이 각각은 내부에 알루미늄 함유 패드가 없다. 일 실시예에서, 커패시터 다이는 제2 반도체 기판을 포함하고, 커패시터는 제2 반도체 기판 내로 연장되는 깊은 트렌치 커패시터를 포함한다. 일 실시예에서, 방법은, 알루미늄 함유 패드가 형성되기 전에, 커패시터 다이를 봉지화하도록 갭 충전 영역들을 형성하는 단계; 및 갭 충전 영역들과 커패시터 다이를 평탄화하는 단계를 더 포함한다. 일 실시예에서, 방법은, 디바이스 다이에 지지 다이(supporting die)를 접합시키는 단계; 및 디바이스 다이에서 관통 비아들을 드러내도록 디바이스 다이를 폴리싱하는 단계 - 관통 비아들은 제1 반도체 기판 내로 연장됨 - 를 더 포함한다. 일 실시예에서, 제1 유전체층 및 제1 복수의 접합 패드들은 폴리싱된 디바이스 다이 상에 형성된다. 일 실시예에서, 지지 다이 및 커패시터 다이는 디바이스 다이의 양면에 접합된다. 일 실시예에서, 커패시터 다이는 디바이스 다이의 전면에 접합된다. 일 실시예에서, 커패시터 다이는 디바이스 다이의 후면에 접합된다. 일 실시예에서, 커패시터 다이는 내부에 능동 디바이스가 없다. 일 실시예에서, 커패시터 다이는 내부에 임의의 반도체 기판이 없다. 일 실시예에서, 방법은, 커패시터 다이에 메모리 디바이스를 형성하는 단계를 더 포함한다.
본 개시의 일부 실시예들에 따르면, 패키지는, 디바이스 다이 - 디바이스 다이는, 반도체 기판; 반도체 기판의 표면에 있는 능동 디바이스들; 복수의 로우-k 유전체층들; 복수의 로우-k 유전체층들 중 상단 로우-k 유전체층 위에 이와 접촉해 있는 제1 유전체층; 및 제1 유전체층 내의 제1 복수의 접합 패드들을 포함함 - ; 커패시터 다이 - 커패시터 다이는, 제1 유전체층에 접합되는 제2 유전체층; 제2 유전체층 내의 제2 복수의 접합 패드들 - 제2 복수의 접합 패드들은 제1 복수의 접합 패드들에 접합됨 -; 및 제2 복수의 접합 패드들에 전기적으로 커플링된 커패시터를 포함함 -; 커패시터 다이 위의 알루미늄 함유 패드 - 알루미늄 함유 패드는 디바이스 다이에 전기적으로 커플링됨 -; 및 알루미늄 함유 패드 위의 폴리머층을 포함한다. 일 실시예에서, 커패시터 다이 및 디바이스 다이 각각에는 알루미늄 함유 패드가 없다. 일 실시예에서, 커패시터 다이 및 디바이스 다이 각각에는 유기 물질이 없다. 일 실시예에서, 패키지는, 커패시터 다이를 에워싸는 갭 충전 영역들을 더 포함한다.
본 개시의 일부 실시예들에 따르면, 패키지는, 디바이스 다이 - 디바이스 다이는, 제1 반도체 기판; 제1 복수의 유전체층들; 및 제1 복수의 유전체층들 내의 제1 복수의 다마신 구조체들을 포함함 -; 커패시터 다이 - 커패시터 다이는 제2 반도체 기판; 제2 복수의 유전체층들; 및 제2 복수의 유전체층들 내의 제2 복수의 다마신 구조체들을 포함하고, 제2 복수의 다마신 구조체들의 하단 표면들은 제2 복수의 유전체층들 중 대응하는 제2 유전체층들의 하단 표면들과 동일 평면에 있고, 제2 복수의 유전체층들 중 하단층은 제1 복수의 유전체층들 중 상단층에 접합됨 -; 커패시터 다이 위의 복수의 알루미늄 함유 패드들 - 복수의 알루미늄 함유 패드들은 디바이스 다이에 전기적으로 커플링됨 -; 복수의 알루미늄 함유 패드들 각각의 에지 부분을 덮는 부분을 포함하는 폴리머층; 및 복수의 알루미늄 함유 패드들 위에 있고 이에 전기적으로 연결되는 복수의 전기 커넥터들을 포함한다. 일 실시예에서, 디바이스 다이 및 커패시터 다이의 모든 물질들은 무기 물질들이다. 일 실시예에서, 커패시터 다이는 깊은 트렌치 커패시터를 포함한다.
전술한 내용은 당업자가 본 개시의 양태를 보다 잘 이해할 수 있도록 몇몇 실시예의 피처를 개략적으로 설명한다. 당업자는 본 개시가 동일한 목적을 수행하고/수행하거나 본 명세서에 도입된 실시예의 동일한 장점을 달성하기 위한 다른 공정 및 구조체를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 이용할 수 있음을 이해해야 한다. 당업자는 이러한 등가의 구성이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에서 다양한 변경, 대체 및 변경을 행할 수 있음을 인식해야 한다.
실시예들
실시예 1. 방법에 있어서,
디바이스 다이에 커패시터 다이를 접합시키는 단계;
커패시터 다이가 디바이스 다이에 접합된 후에, 커패시터 다이 위에 알루미늄 함유 패드를 형성하는 단계 - 알루미늄 함유 패드는 디바이스 다이에 전기적으로 커플링됨 -; 및
알루미늄 함유 패드 위에 폴리머층을 형성하는 단계를 포함하되,
디바이스 다이는,
제1 반도체 기판;
제1 반도체 기판의 표면에 있는 능동 디바이스들;
복수의 로우-k 유전체층들;
복수의 로우-k 유전체층들에서의 상단 로우-k 유전체층 위에 상단 로우-k 유전체층과 접촉해 있는 제1 유전체층; 및
제1 유전체층 내의 제1 복수의 접합 패드들을 포함하고,
커패시터 다이는,
제1 유전체층에 접합되는 제2 유전체층;
제2 유전체층 내의 제2 복수의 접합 패드들 - 제2 복수의 접합 패드들은 제1 복수의 접합 패드들에 접합됨 -; 및
제2 복수의 접합 패드들에 전기적으로 커플링된 커패시터를 포함하는 것인, 방법.
실시예 2. 실시예 1에 있어서, 디바이스 다이 및 커패시터 다이 각각은 내부에 폴리머층이 없는 것인, 방법.
실시예 3. 실시예 1에 있어서, 디바이스 다이 및 커패시터 다이 각각은 내부에 알루미늄 함유 패드가 없는 것인, 방법.
실시예 4. 실시예 1에 있어서, 커패시터 다이는 제2 반도체 기판을 포함하고, 커패시터는 제2 반도체 기판 내로 연장되는 깊은 트렌치 커패시터(deep trench capacitor)를 포함하는 것인, 방법.
실시예 5. 실시예 1에 있어서, 알루미늄 함유 패드가 형성되기 전에,
커패시터 다이를 봉지화(encapsulate)하도록 갭 충전 영역들을 형성하는 단계; 및
갭 충전 영역들과 커패시터 다이를 평탄화하는 단계를 더 포함하는, 방법.
실시예 6. 실시예 1에 있어서,
디바이스 다이에 지지 다이를 접합시키는 단계; 및
디바이스 다이에서 관통 비아들을 드러내도록 디바이스 다이를 폴리싱하는 단계 - 관통 비아들은 제1 반도체 기판 내로 연장됨 - 를 더 포함하는, 방법.
실시예 7. 실시예 6에 있어서, 제1 유전체층 및 제1 복수의 접합 패드들은 폴리싱된 디바이스 다이 상에 형성되는 것인, 방법.
실시예 8. 실시예 6에 있어서, 지지 다이 및 커패시터 다이는 디바이스 다이의 양면에 접합되는 것인, 방법.
실시예 9. 실시예 1에 있어서, 커패시터 다이는 디바이스 다이의 전면에 접합되는 것인, 방법.
실시예 10. 실시예 1에 있어서, 커패시터 다이는 디바이스 다이의 후면에 접합되는 것인, 방법.
실시예 11. 실시예 1에 있어서, 커패시터 다이는 내부에 능동 디바이스가 없는 것인, 방법.
실시예 12. 실시예 1에 있어서, 커패시터 다이는 내부에 임의의 반도체 기판이 없는 것인, 방법.
실시예 13. 실시예 1에 있어서, 커패시터 다이에 메모리 디바이스를 형성하는 단계를 더 포함하는, 방법.
실시예 14. 패키지에 있어서,
디바이스 다이;
커패시터 다이;
커패시터 다이 위의 알루미늄 함유 패드 - 알루미늄 함유 패드는 디바이스 다이에 전기적으로 커플링됨 -; 및
알루미늄 함유 패드 위의 폴리머층을 포함하되,
디바이스 다이는,
반도체 기판;
반도체 기판의 표면에 있는 능동 디바이스들;
복수의 로우-k 유전체층들;
복수의 로우-k 유전체층들에서의 상단 로우-k 유전체층 위에 상단 로우-k 유전체층과 접촉해 있는 제1 유전체층; 및
제1 유전체층 내의 제1 복수의 접합 패드들을 포함하고,
커패시터 다이는,
제1 유전체층에 접합되는 제2 유전체층;
제2 유전체층 내의 제2 복수의 접합 패드들 - 제2 복수의 접합 패드들은 제1 복수의 접합 패드들에 접합됨 -; 및
제2 복수의 접합 패드들에 전기적으로 커플링된 커패시터를 포함하는 것인, 패키지.
실시예 15. 실시예 14에 있어서, 커패시터 다이 및 디바이스 다이 각각에는 알루미늄 함유 패드가 없는 것인, 패키지.
실시예 16. 실시예 14에 있어서, 커패시터 다이 및 디바이스 다이 각각에는 유기 물질(organic material)이 없는 것인, 패키지.
실시예 17. 실시예 14에 있어서, 커패시터 다이를 에워싸는 갭 충전 영역들을 더 포함하는, 패키지.
실시예 18. 패키지에 있어서,
디바이스 다이;
커패시터 다이;
커패시터 다이 위의 복수의 알루미늄 함유 패드들 - 복수의 알루미늄 함유 패드들은 디바이스 다이에 전기적으로 커플링됨 -;
복수의 알루미늄 함유 패드들 각각의 에지 부분을 덮는 일부분을 포함하는 폴리머층; 및
복수의 알루미늄 함유 패드들 위에 있고 복수의 알루미늄 함유 패드들에 전기적으로 연결되는 복수의 전기 커넥터들을 포함하되,
디바이스 다이는,
제1 반도체 기판;
제1 복수의 유전체층들; 및
제1 복수의 유전체층들 내의 제1 복수의 다마신 구조체들을 포함하고,
커패시터 다이는,
제2 반도체 기판;
제2 복수의 유전체층들; 및
제2 복수의 유전체층들 내의 제2 복수의 다마신 구조체들을 포함하되, 제2 복수의 다마신 구조체들의 하단 표면들은 제2 복수의 유전체층들 중 대응하는 제2 유전체층들의 하단 표면들과 동일 평면에 있고, 제2 복수의 유전체층들에서의 하단층은 제1 복수의 유전체층들에서의 상단층에 접합되는 것인, 패키지.
실시예 19. 실시예 18에 있어서, 디바이스 다이 및 커패시터 다이 내의 모든 물질은 무기 물질(inorganic material)인 것인, 패키지.
실시예 20. 실시예 18에 있어서, 커패시터 다이는 깊은 트렌치 커패시터(deep trench capacitor)를 포함하는 것인, 패키지.

Claims (10)

  1. 방법에 있어서,
    디바이스 다이에 지지 다이를 접합시키는 단계 - 상기 지지 다이가 접합될 때, 상기 디바이스 다이는 그 안에 관통 비아들을 포함함 - ;
    상기 디바이스 다이 내에서 상기 관통 비아들을 드러내도록 상기 디바이스 다이를 폴리싱하는 단계;
    상기 디바이스 다이에 커패시터 다이를 접합시키는 단계;
    상기 커패시터 다이가 상기 디바이스 다이에 접합된 후에, 상기 커패시터 다이 위에 알루미늄 함유 패드를 형성하는 단계 - 상기 알루미늄 함유 패드는 상기 디바이스 다이에 전기적으로 커플링됨 -; 및
    상기 알루미늄 함유 패드 위에 폴리머층을 형성하는 단계를 포함하되,
    상기 디바이스 다이는,
    제1 반도체 기판 - 상기 관통 비아들은 상기 제1 반도체 기판 내로 연장됨 - ;
    상기 제1 반도체 기판의 표면에 있는 능동 디바이스들;
    복수의 로우-k 유전체층들;
    상기 복수의 로우-k 유전체층들 내에서의 상단 로우-k 유전체층 위에 상기 상단 로우-k 유전체층과 접촉해 있는 제1 유전체층; 및
    상기 제1 유전체층 내의 제1 복수의 접합 패드들을 포함하고,
    상기 커패시터 다이는 내부에 능동 디바이스가 없고, 상기 커패시터 다이는,
    상기 제1 유전체층에 접합되는 제2 유전체층;
    상기 제2 유전체층 내의 제2 복수의 접합 패드들 - 상기 제2 복수의 접합 패드들은 상기 제1 복수의 접합 패드들에 접합됨 -; 및
    상기 제2 복수의 접합 패드들에 전기적으로 커플링된 커패시터를 포함하는 것인, 방법.
  2. 제1항에 있어서, 상기 디바이스 다이 및 상기 커패시터 다이 각각은 내부에 폴리머층이 없는 것인, 방법.
  3. 삭제
  4. 제1항에 있어서, 상기 제1 유전체층 및 상기 제1 복수의 접합 패드들은 상기 폴리싱된 디바이스 다이 상에 형성되는 것인, 방법.
  5. 패키지에 있어서,
    지지 다이;
    상기 지지 다이 상의 디바이스 다이 - 상기 디바이스 다이는 그 안에 관통 비아들을 포함함 - ;
    내부에 능동 디바이스가 없는 커패시터 다이;
    상기 커패시터 다이 위의 알루미늄 함유 패드 - 상기 알루미늄 함유 패드는 상기 디바이스 다이에 전기적으로 커플링됨 -; 및
    상기 알루미늄 함유 패드 위의 폴리머층을 포함하되,
    상기 디바이스 다이는,
    반도체 기판 - 상기 관통 비아들은 상기 반도체 기판 내로 연장됨 - ;
    상기 반도체 기판의 표면에 있는 능동 디바이스들;
    복수의 로우-k 유전체층들;
    상기 복수의 로우-k 유전체층들 내에서의 상단 로우-k 유전체층 위에 상기 상단 로우-k 유전체층과 접촉해 있는 제1 유전체층; 및
    상기 제1 유전체층 내의 제1 복수의 접합 패드들을 포함하고,
    상기 커패시터 다이는,
    상기 제1 유전체층에 접합되는 제2 유전체층;
    상기 제2 유전체층 내의 제2 복수의 접합 패드들 - 상기 제2 복수의 접합 패드들은 상기 제1 복수의 접합 패드들에 접합됨 -; 및
    상기 제2 복수의 접합 패드들에 전기적으로 커플링된 커패시터를 포함하는 것인, 패키지.
  6. 제5항에 있어서, 상기 커패시터 다이 및 상기 디바이스 다이 각각에는 알루미늄 함유 패드가 없는 것인, 패키지.
  7. 제5항에 있어서, 상기 커패시터 다이 및 상기 디바이스 다이 각각에는 유기 물질(organic material)이 없는 것인, 패키지.
  8. 제5항에 있어서, 상기 커패시터 다이를 에워싸는 갭 충전 영역들을 더 포함하는, 패키지.
  9. 패키지에 있어서,
    지지 다이;
    상기 지지 다이 상의 디바이스 다이 - 상기 디바이스 다이는 그 안에 관통 비아들을 포함함 - ;
    커패시터 다이;
    상기 커패시터 다이 위의 복수의 알루미늄 함유 패드들 - 상기 복수의 알루미늄 함유 패드들은 상기 디바이스 다이에 전기적으로 커플링됨 -;
    상기 복수의 알루미늄 함유 패드들 각각의 에지 부분을 덮는 일부분을 포함하는 폴리머층; 및
    상기 복수의 알루미늄 함유 패드들 위에 있고 상기 복수의 알루미늄 함유 패드들에 전기적으로 연결되는 복수의 전기 커넥터들을 포함하되,
    상기 디바이스 다이는,
    제1 반도체 기판 - 상기 관통 비아들은 상기 제1 반도체 기판 내로 연장됨 - ;
    제1 복수의 유전체층들; 및
    상기 제1 복수의 유전체층들 내의 제1 복수의 다마신 구조체들을 포함하고,
    상기 커패시터 다이는,
    제2 반도체 기판 - 상기 커패시터 다이는 상기 제2 반도체 기판의 표면들에 능동 디바이스가 없음 - ;
    제2 복수의 유전체층들; 및
    상기 제2 복수의 유전체층들 내의 제2 복수의 다마신 구조체들을 포함하되, 상기 제2 복수의 다마신 구조체들의 하단 표면들은 상기 제2 복수의 유전체층들 중 대응하는 제2 유전체층들의 하단 표면들과 동일 평면에 있고, 상기 제2 복수의 유전체층들 내에서의 하단층은 상기 제1 복수의 유전체층들 내에서의 상단층에 접합되는 것인, 패키지.
  10. 제9항에 있어서, 상기 커패시터 다이는 깊은 트렌치 커패시터(deep trench capacitor)를 포함하는 것인, 패키지.
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