KR102093304B1 - 패키지 구조물에서의 수동 소자 집적 - Google Patents

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밍-파 첸
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
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Abstract

방법은 제1 디바이스 다이를 제2 디바이스 다이와 본딩하는 단계를 포함한다. 제2 디바이스 다이는 제1 디바이스 다이 위에 있다. 제1 및 제2 디바이스 다이를 포함하는 결합 구조물에 수동 소자가 형성된다. 수동 소자는 제1 및 제2 단부를 포함한다. 제1 디바이스 다이 위에 갭 충진 재료가 형성되며 갭 충진 재료는 제2 디바이스 다이의 대향면 상의 부분을 포함한다. 방법은, 제2 디바이스 다이를 드러내도록 평탄화를 수행하는 단계를 더 포함하며, 갭 충진 재료의 남은 부분이 아이솔레이션 영역을 형성하고, 제1 디바이스 다이에 전기적으로 커플링하도록 아이솔레이션 영역을 통해 관통하는 제1 및 제2 쓰루 비아를 형성하는 단계, 및 수동 소자의 제1 및 제2 단부에 전기적으로 커플링하는 제1 및 제2 전기적 커넥터를 형성하는 단계를 더 포함한다.

Description

패키지 구조물에서의 수동 소자 집적{INTEGRATING PASSIVE DEVICES IN PACKAGE STRUCTURES}
우선권 주장 및 상호참조
본 출원은, 2017년 11월 15일 출원되어 발명의 명칭이 “Integrating Passive Devices in SoIC Structures”인 미국 가특허 출원 번호 제62/586,333호의 우선권을 주장하며, 이 출원은 참조에 의해 여기에 포함된다.
더 많은 기능을 달성하기 위해 더 많은 디바이스 다이가 동일 패키지에 패키징되면서 집적 회로의 패키지는 점점 더 복잡해지고 있다. 예를 들어, 동일 패키지에 프로세서 및 메모리 큐브와 같은 복수의 디바이스 다이를 포함시키도록 패키지 구조물이 개발되었다. 패키지 구조물은 상이한 기술을 사용하여 형성된 디바이스 다이를 포함할 수 있고 동일한 디바이스 다이에 본딩된 상이한 기능을 가질 수 있으며, 따라서 시스템을 형성할 수 있다. 이는 제조 비용을 절약하고 디바이스 성능을 최적화할 수 있다.
방법은 제1 디바이스 다이를 제2 디바이스 다이와 본딩하는 단계를 포함한다. 제2 디바이스 다이는 제1 디바이스 다이 위에 있다. 제1 및 제2 디바이스 다이를 포함하는 결합 구조물에 수동 소자가 형성된다. 수동 소자는 제1 및 제2 단부를 포함한다. 제1 디바이스 다이 위에 갭 충진 재료가 형성되며 갭 충진 재료는 제2 디바이스 다이의 대향면 상의 부분을 포함한다. 방법은, 제2 디바이스 다이를 드러내도록 평탄화를 수행하는 단계를 더 포함하며, 갭 충진 재료의 남은 부분이 아이솔레이션 영역을 형성하고, 제1 디바이스 다이에 전기적으로 커플링하도록 아이솔레이션 영역을 통해 관통하는 제1 및 제2 쓰루 비아를 형성하는 단계, 및 수동 소자의 제1 및 제2 단부에 전기적으로 커플링하는 제1 및 제2 전기적 커넥터를 형성하는 단계를 더 포함한다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1 내지 도 10은 일부 실시예에 따라 패키지의 제조에 있어서의 중간 단계의 단면도들이다.
도 11 내지 도 13은 일부 실시예에 따라 정면-정면(face-to-face) 본딩을 통해 본딩된 디바이스 다이를 갖는 패키지의 단면도들을 예시한다.
도 14는 일부 실시예에 따라 정면-배면(face-to-back) 본딩을 통해 본딩된 디바이스 다이를 갖는 패키지의 단면도를 예시한다.
도 15 및 도 16은 일부 실시예에 따른 예시적인 수동 소자를 예시한다.
도 17 및 도 18은 일부 실시예에 따라 차폐 구조물에 형성된 예시적인 수동 소자를 예시한다.
도 19 및 도 20은 일부 실시예에 따라 패키지를 매립한 패키지의 단면도들을 예시한다.
도 21은 일부 실시예에 따라 패키지를 형성하기 위한 프로세스 흐름을 예시한다.
다음의 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래의", "밑에", "하부", "위의", "상부" 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
패키지 및 이를 형성하는 방법이 다양한 예시적인 실시예에 따라 제공된다. 패키지를 형성하는 중간 단계들이 일부 실시예에 따라 예시된다. 일부 실시예의 일부 변형들이 설명된다. 다양한 도면 및 예시적인 실시예 전반에 걸쳐, 유사한 참조 번호는 유사한 요소를 지정하는 데에 사용된다.
도 1 내지 도 10은 본 개시의 일부 실시예에 따른 패키지의 형성에 있어서의 중간 단계의 단면도들을 예시한다. 도 1 내지 도 10에 도시된 단계들은 또한 도 21에 도시된 프로세스 흐름(200)에 개략적으로 반영된다.
도 1은 패키지 컴포넌트(2)의 형성에 있어서의 단면도를 예시한다. 본 개시의 일부 실시예에 따르면, 패키지 컴포넌트(2)는 트랜지스터 및/또는 다이오드와 같은 능동 소자(22), 그리고 가능하게는 커패시터, 인덕터, 저항 등과 같은 수동 소자를 포함하는 디바이스 웨이퍼이다. 패키지 컴포넌트(2)는 그 안에 복수의 칩(4)을 포함할 수 있으며 칩(4) 중의 하나가 예시되어 있다. 이하, 칩(4)은 대안으로서 (디바이스) 다이로 지칭된다. 본 개시의 일부 실시예에 따르면, 디바이스 다이(4)는, CPU(Central Processing Unit) 다이, MCU(Micro Control Unit) 다이, IO(input-output) 다이, BB(BaseBand) 다이, AP(Application processor) 다이 등일 수 있는 로직 다이이다. 디바이스 다이(4)는 또한, DRAM(Dynamic Random Access Memory) 다이 또는 SRAM(Static Random Access Memory) 다이와 같은 메모리 다이일 수 있거나, 또는 다른 유형의 다이일 수 있다. 후속 설명에서, 디바이스 웨이퍼가 예시적인 패키지 컴포넌트(2)로서 설명된다. 본 개시의 실시예는 또한 인터포저 웨이퍼와 같은 다른 유형의 패키지 컴포넌트에도 적용될 수 있다.
본 개시의 일부 실시예에 따르면, 예시적인 웨이퍼(2)는 반도체 기판(20) 및 반도체 기판(20)의 상부 표면에 형성된 특징부를 포함한다. 반도체 기판(20)은 결정질 실리콘, 결정질 게르마늄, 결정질 실리콘 게르마늄, 및/또는 GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP 등과 같은 III-V 화합물 반도체로 형성될 수 있다. 반도체 기판(20)은 또한 벌크 실리콘 기판 또는 SOI(Silicon-On-Insulator) 기판일 수 있다. 반도체 기판(20)에서의 능동 영역들을 격리시키도록 쉘로우 트렌치 아이솔레이션(STI; Shallow Trench Isolation) 영역(도시되지 않음)이 반도체 기판(20)에 형성될 수 있다. 도시되지 않았지만, 쓰루 비아(through-via)가 반도체 기판(20) 안으로 연장하도록 형성될 수 있고, 쓰루 비아는 웨이퍼(20)의 대향면 상의 특징부들을 전기적으로 상호커플링하도록 사용된다.
본 개시의 일부 실시예에 따르면, 웨이퍼(2)는 반도체 기판(20)의 상부 표면 상에 형성되는 집적 회로 디바이스(22)를 포함한다. 예시적인 집적 회로 디바이스(22)는 CMOS(Complementary Metal-Oxide Semiconductor) 트랜지스터, 저항, 커패시터, 다이오드 등을 포함할 수 있다. 집적 회로 디바이스(22)의 세부사항은 여기에 예시되지 않는다. 대안의 실시예에 따르면, 웨이퍼(2)는 인터포저를 형성하기 위해 사용되며, 기판(20)은 반도체 기판 또는 유전체 기판일 수 있다.
층간 유전체(ILD; Inter-Layer Dielectric)(24)가 반도체 기판(20) 위에 형성되고, 집적 회로 디바이스(22)에서의 트랜지스터(도시되지 않음)의 게이트 스택 사이의 공간을 채운다. 일부 예시적인 실시예에 따르면, ILD(24)는 PSG(Phospho Silicate Glass), BSG(Boro Silicate Glass), BPSG(Boron-Doped Phospho Silicate Glass), FSG(Fluorine-Doped Silicate Glass), TEOS(Tetra Ethyl Ortho Silicate) 등으로 형성된다. ILD(24)는 스핀 코팅, FCVD(Flowable Chemical Vapor Deposition), CVD(Chemical Vapor Deposition), PECVD(Plasma Enhanced Chemical Vapor Deposition), LPCVD(Low Pressure Chemical Vapor Deposition) 등을 사용하여 형성될 수 있다.
컨택 플러그(28)가 ILD(24)에 형성되고, 집적 회로 디바이스(22)를 위의 금속 라인(34) 및 비아(36)에 전기적으로 접속시키는데 사용된다. 본 개시의 일부 실시예에 따르면, 컨택 플러그(28)는 텅스텐, 알루미늄, 구리, 티타늄, 탄탈, 티타늄 질화물, 탄탈 질화물, 이들의 합금 및/또는 이들의 다층으로부터 선택된 전도성 재료로 형성된다. 컨택 플러그(28)의 형성은, ILD(24)에 컨택 개구를 형성하고 컨택 개구 안에 전도성 재료(들)를 채우며 컨택 플러그의 상부 표면을 ILD(24)의 상부 표면과 동등하게 하도록 (화학 기계적 연마(CMP; Chemical Mechanical Polish) 프로세스와 같은) 평탄화를 수행하는 것을 포함할 수 있다.
ILD(24) 및 컨택 플러그(28) 위에는 상호접속 구조물(30)이 상주한다. 상호접속 구조물(30)은 유전체 층(32), 및 유전체 층(32)에 형성된 금속 라인(34) 및 비아(36)를 포함한다. 이하, 유전체 층(32)은 대안으로서 금속간 유전체(IMD; Inter-Metal Dielectric) 층(32)으로 지칭된다. 본 개시의 일부 실시예에 따르면, 유전체 층(32)에서의 적어도 하부 층이 약 3.0보다 낮거나 또는 약 2.5보다 낮은 유전 상수(k 값)를 갖는 로우 k(low-k) 유전체 재료로 형성된다. 유전체 층(32)은 Black Diamond(Applied Materials의 등록 상표), 탄소 함유 로우 k 유전체 재료, HSQ(Hydrogen SilsesQuioxane), MSQ(MethylSilsesQuioxane) 등으로 형성될 수 있다. 본 개시의 대안의 실시예에 따르면, 유전체 층(32)의 일부 또는 전부는 실리콘 산화물, SiC, SiCN, SiOCN 등과 같은 비(non)-로우 k 유전체 재료로 형성된다. 본 개시의 일부 실시예에 따르면, 유전체 층(32)의 형성은, 포로젠(porogen) 함유 유전체 재료를 퇴적한 다음, 포로젠을 제거하도록 경화 프로세스를 수행하는 것을 포함하며, 따라서 남은 유전체 층(32)은 다공성이 된다. 실리콘 탄화물, 실리콘 질화물 등으로 형성될 수 있는 에칭 정지 층(도시되지 않음)이 IMD 층(32) 사이에 형성되며, 단순화를 위해 도시되지 않는다.
금속 라인(또한 금속 패드를 포함함)(34) 및 비아(36)가 유전체 층(32)에 형성된다. 이하, 동일 레벨에 있는 금속 라인(34)은 집합적으로 금속 층으로 지칭된다. 본 개시의 일부 실시예에 따르면, 상호접속 구조물(30)은 비아(36)를 통해 상호접속되는 복수의 금속 층을 포함한다. 금속 라인(34) 및 비아(36)는 구리 또는 구리 합금으로 형성될 수 있고, 또한 다른 금속으로도 형성될 수 있다. 형성 프로세스는 단일 다마신 및 듀얼 다마신 프로세스를 포함할 수 있다. 예시적인 단일 다마신 프로세스에서는, 먼저 유전체 층(32) 중의 하나에 트렌치가 형성되고, 그 다음 전도성 재료로 트렌치를 채우는 것이 이어진다. 이어서, CMP 프로세스와 같은 평탄화 프로세스가 IMC 층의 상부 표면보다 더 높은 전도성 재료의 과도한 부분을 제거하도록 수행되며, 트렌치에 금속 라인을 남긴다. 듀얼 다마신 프로세스에서는, 트렌치와 비아 개구 둘 다가 IMD 층에 형성되며, 비아 개구는 트렌치 아래에 있고 트렌치에 연결된다. 그 다음, 각각 금속 라인 및 비아를 형성하도록 전도성 재료가 트렌치 및 비아 개구 안으로 채워진다. 전도성 재료는 확산 배리어 및 확산 배리어 위에 구리 함유 금속성 재료를 포함할 수 있다. 확산 배리어는 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물 등을 포함할 수 있다.
금속 라인(34)은 가끔은 상부 금속 라인으로 지칭되는 금속 라인(34A)을 포함한다. 상부 금속 라인(34A)은 또한 집합적으로 상부 금속 층인 것으로서 지칭된다. 각자의 유전체 층(32A)은 미도핑 실리케이트 유리(USG; Un-doped Silicate Glass), 실리콘 산화물, 실리콘 질화물 등과 같은 비-로우 k 유전체 재료로 형성될 수 있다. 유전체 층(32A)은 또한 로우 k 유전체 재료로 형성될 수 있으며, 이는 아래의 IMD 층(32)의 유사 재료로부터 선택될 수 있다.
본 개시의 일부 실시예에 따르면, 유전체 층(38, 40, 및 42)이 상부 금속 층 위에 형성된다. 유전체 층(38 및 42)은 실리콘 산화물, 실리콘 산질화물, 실리콘 옥시탄화물 등으로 형성될 수 있고, 유전체 층(40)은 유전체 층(42)의 유전체 재료와 상이한 유전체 재료로 형성된다. 예를 들어, 유전체 층(42)은 실리콘 질화물, 실리콘 탄화물 등으로 형성될 수 있다.
비아(44) 및 금속 패드(46A, 46B, 및 46C)가 유전체 층(38, 40, 및 42)에 형성된다. 해당 프로세스는 도 21에 도시된 프로세스 흐름에서 단계 202로서 예시되어 있다. 이하, 금속 패드(46A, 46B, 및 46C)는 집합적으로 그리고 개별적으로 금속 패드(46)로 지칭될 수 있다. 비아(44) 및 금속 패드(46)는, 유전체 층(38 및 40)에 비아 개구를, 유전체 층(42)에 트렌치를 형성하고, 비아 개구 및 트렌치를 전도성 재료로 채우는 것을 포함하는 듀얼 다마신 프로세스를 사용하여 형성될 수 있다. 유전체 층(42) 및 금속 패드(46)의 상부 표면을 동등하게 하도록 CMP 프로세스 또는 기계적 그라인딩 프로세스와 같은 평탄화 프로세스가 수행된다. 전도성 재료의 충진은, 티타늄 질화물 층, 탄탈 질화물, 티타늄 층, 탄탈 층 등과 같은 확산 배리어를 퇴적하고, 확산 배리어 위에 구리 함유 재료를 퇴적하는 것을 포함할 수 있다.
디바이스 다이(4)는 또한, 알루미늄 또는 알루미늄 구리 패드와 같은 금속 패드를 포함할 수 있으며, 이는 일부 실시예에 따라 유전체 층(38)에 형성될 수 있다. 알루미늄(구리) 패드는 단순화를 위해 도시되지 않는다.
본 개시의 일부 실시예에 따르면, 웨이퍼(2)에 폴리머 층과 같은 유기 유전체 재료가 없다. 유기 유전체 층은 통상적으로 10 ppm/C°이상일 수 있는 높은 열 팽창 계수(CTF; Coefficients of Thermal Expansion)를 갖는다. 이는 약 3 ppm/C°인 (기판(20)과 같은)실리콘 기판의 CTE보다 상당히 더 크다. 따라서, 유기 유전체 층은 웨이퍼(2)의 휨(warpage)을 초래하는 경향이 있다. 웨이퍼(2)에 유기 재료를 포함하지 않으면, 웨이퍼(2)에서의 층들 사이의 CTE 미스매치를 유리하게 감소시키고, 그 결과 휨이 감소하게 된다. 또한, 웨이퍼(2)에 유기 재료를 포함하지 않는 것은, 미세 피치 금속 라인(도 10에서의 66 및 70과 같은) 및 고밀도 본드 패드의 형성을 가능하게 하며, 그 결과 라우팅 능력이 개선된다.
도 1은 또한 수동 소자(48A)의 형성을 예시하며, 이는 상부 금속 층 및 금속 패드(46)의 형성과 동시에 형성된다. 기재 전반에 걸쳐, 수동 소자는 48A, 48B, 48C, 48D, 48E, 48F, 48G(도 10 내지 도 14에 도시됨) 등으로서 식별될 수 있으며, 이는 집합적으로 그리고 개별적으로 수동 소자(48)로 지칭될 수 있다. 본 개시의 일부 실시예에 따르면, 수동 소자(48A)(및 임의의 기타 수동 소자(48))는 커패시터, 인덕터, 트랜스포머, 저항 등일 수 있다. 도 15는 커패시터인 예시적인 수동 소자(48)를 예시한다. 커패시터(48)는 커패시터 플레이트(160 및 164) 및 커패시터 절연체(162)를 포함한다. 커패시터 플레이트(160 및 164)는 또한, 각각 커패시터(48)의 2개의 단자(TB 및 TA)로 지칭된다. 커패시터(48A)(도 1)가 도 15에 도시된 구조물을 갖는 커패시터일 때, 상부 커패시터 플레이트(164)가 금속 패드(46)(도 1)와 동시에 형성되고, 하부 커패시터 플레이트(160)가 상부 금속 층(34A)(도 1)과 동시에 형성되며, 커패시터 절연체는 유전체 층(38 및 40)의 일부이다.
도 16은 인덕터인 예시적인 수동 소자(48)를 예시한다. 인덕터는 하부 플레이트(166), 상부 플레이트(170) 및 비아(168)를 포함할 수 있다. 비아(168)는 인덕터를 형성하도록 하부 플레이트(166)와 상부 플레이트(170)를 상호접속시킨다. 커패시터(48A)(도 1)가 도 16에 도시된 구조물을 갖는 인덕터일 때, 상부 플레이트(170)가 금속 패드(46)와 동시에 형성되고, 하부 플레이트(166)가 상부 금속 층(34A)과 동시에 형성되며, 비아(168)(도 16)가 비아(44)(도 1)와 동시에 형성된다. 도 16에서의 수동 소자(48)는 또한 2개의 단자(TA 및 TB)를 갖는다. 기재 전반에 걸쳐, 더 많은 수동 소자가 형성될 수 있고, 예시적인 구조물 및 대응하는 층들을 예로서 도 15 및 도 16을 참조함으로써 찾아볼 수 있다. 수동 소자가 도 15 및 도 16에 도시된 바와 상이한 많은 구조물을 가질 수 있다는 것을 알아야 한다.
도 2는 디바이스(112)의 디바이스 다이(4)에의 본딩을 예시한다. 해당 프로세스는 도 21에 도시된 프로세스 흐름에서 단계 204로서 예시되어 있다. 본 개시의 일부 실시예에 따르면, 디바이스 다이(112)는, CPU 다이, MCU 다이, IO 다이, BaseBand 다이, AP 다이 등일 수 있는 로직 다이이다. 디바이스 다이(112)는 또한 메모리 다이일 수 있다. 디바이스 다이(110)는 실리콘 기판일 수 있는 반도체 기판(114)을 포함한다. 가끔 쓰루 반도체 비아 또는 쓰루 비아로 지칭되는 TSV(Through-Silicon Via)(116)가 반도체 기판(114)을 통해 관통하도록 형성된다. TSV(116)는 반도체 기판(114)의 정면(예시된 하면) 상에 형성된 디바이스 및 금속 라인을 배면에 접속시키는 데에 사용된다. 또한, 디바이스 다이(112)는 디바이스 다이(112)에서의 능동 소자 및 수동 소자에 접속하기 위한 상호접속 구조물(130)을 포함한다. 상호접속 구조물(130)은 금속 라인 및 비아(도시되지 않음)를 포함한다.
디바이스 다이(112)는 유전체 층(138 및 142) 및 유전체 층(138 및 142) 사이의 에칭 정지 층(140)을 포함할 수 있다. 본드 패드(146) 및 비아(144)가 층(138, 140, 및 142)에 형성된다. 본 개시의 일부 실시예에 따르면, 다이(112)에는 폴리머와 같은 유기 유전체 재료가 없다. 유전체 층(138 및 142), 본드 패드(146), 및 비아(144)의 재료 및 형성 방법은 디바이스 다이(4)에서의 그의 대응하는 부분과 유사할 수 있고, 따라서 세부사항은 여기에 반복되지 않는다.
디바이스 다이(112)의 다이(4)에의 본딩은 하이브리드(hybrid) 본딩을 통해 달성될 수 있다. 예를 들어, 본드 패드(146)가 금속-금속 직접 본딩을 통해 본드 패드(46A 및 46C)에 본딩된다. 본 개시의 일부 실시예에 따르면, 금속-금속 직접 본딩은 구리-구리 직접 본딩이다. 본드 패드(146)는 각자의 본드 패드(46A 및 46C)의 크기보다 더 크거나 동일하거나 또는 더 작은 크기를 가질 수 있다. 하나의 디바이스 다이(112)가 예시되어 있지만, 웨이퍼(2)에 본딩하는 복수의 디바이스 다이(112)가 있을 수 있고, 이웃하는 디바이스 다이(112) 사이에 갭(53)이 남는다. 또한, 유전체 층(142)이 유전체-유전체 본딩을 통해 표면 유전체 층(42)에 본딩되며, 이는 예를 들어 Si-O-Si 본드가 생성되는 용융 본딩일 수 있다. 하이브리드 본딩을 달성하기 위해, 디바이스 다이(112)가 먼저, 다이(4)에 대항하여 디바이스 다이(112)를 가볍게 가압함으로써 유전체 층(42) 및 본드 패드(46A)에 사전 본딩된다(pre-bonded). 그 다음, 본드 패드(46A/46C) 및 대응하는 위의 본드 패드(146)에 금속의 상호 확산(inter-diffusion)을 일으키도록 어닐이 수행된다.
도 2를 다시 참조하여, 일부 실시예에 따르면, 본딩 프로세스 후에, 디바이스 다이(112)를 예를 들어 약 15 ㎛ 내지 약 30 ㎛ 사이 두께로 박형화하도록 배면 그라인딩이 수행될 수 있다. 도 2는 배면 그라인딩 전의 디바이스 다이(112)의 배면 표면인 점선(112-BS1)을 개략적으로 예시한다. 배면 표면(112-BS2)은 배면 그라인딩 후의 디바이스 다이(112)의 배면 표면이다. 디바이스 다이(112)의 박형화를 통해, 갭(553)의 종횡비(aspect ratio)는 갭 충진을 수행하기 위하여 감소된다. 그렇지 않으면, 갭(53)의 높은 종횡비로 인해 갭 충진이 어려울 수 있다. 배면 그라인딩 후에, TSV(116)가 드러날 수 있다. 대안으로서, TSV(116)는 이번에 드러나지 않고, TSV(116)를 덮는 기판(114)의 얇은 층이 있을 때 배면 그라인딩이 정지된다. 일부 실시예에 따르면, TSV(116)는 도 4에 도시된 단계에서 드러날 수 있다. 갭(53)의 종횡비가 갭 충진을 위해 너무 높지 않은 다른 실시예에 따르면, 배면 그라인딩이 스킵된다.
본 개시의 일부 실시예에 따르면, 디바이스 다이(112)는 수동 소자(48B)의 일부를 포함한다. 디바이스 다이(112)와 디바이스 다이(4)의 본딩 후에, 디바이스 다이(4)의 금속 패드(들)가 디바이스 다이(112)에서의 수동 소자(48B)의 일부에 본딩되어 전체 수동 소자(48B)를 형성한다. 예를 들어, 수동 소자(48B)가 커패시터일 때, 상부 커패시터 플레이트는 상부 금속 층(134A)의 일부일 수 있다. 하부 커패시터 플레이트는 각각 디바이스 다이(112 및 4)의 금속 패드인 상부 부분 및 하부 부분을 포함한다. 예를 들어 도 16에 도시된 바와 같이 수동 소자(48B)가 인덕터일 때, 상부 플레이트(170)(도 16)는 디바이스 다이(112)에서의 상부 금속 층(134A)(도 2)에 있을 것이고, 비아(168)(도 16)는 디바이스 다이(112)에서의 유전체 층(138 및 140)(도 2)에 있을 것이고, 하부 플레이트(166)(도 16)의 각각은 또한, 각각 디바이스 다이(112 및 4)의 금속 패드인 상부 부분 및 하부 부분을 포함할 것이다.
디바이스 다이(112)의 디바이스 다이(4)에의 본딩 후에, 적층된 금속 패드/라인 및 비아를 각각 포함하는 전기적 접속 채널(52)이 형성되며, 그리하여 디바이스 다이(112 및 4)에 형성되는 수동 소자(48)가 후속 단계에서 형성될 위의 전기적 커텍터(솔더 영역과 같은)에 접속될 수 있다. 각각이 전기적 채널(52)의 하나를 둘러싸는 차폐 링(50)이 형성된다. 도 2에 도시된 구조물의 상부로부터 볼 때, 차폐 링(50)은 링의 형상을 갖는다. 차폐 링(50)은 금속 라인 및 비아로 형성되며, 이는 일부 금속 층 및 일부 비아 층에서 솔리드(solid) 링(브레이크(break) 없음)일 수 있다. 수동 소자에 전기적으로 접속하기 위하여, 차폐 링(50)은 수동 소자(48)를 전기적 채널(52)에 접속시키도록 금속 라인이 브레이크(break)를 통해 통과할 수 있게 해주는 일부 브레이크를 갖는다. 수동 소자(48)에 접속하는 금속 라인은 유전체 재료에 의해 차폐 링으로부터 전기적으로 절연된다. 예를 들어, 도 10은 수동 소자(48B) 및 전기적 접속 채널(52)을 상호접속시키도록 금속 라인이 차폐 링(50)에서의 브레이크를 통해 통과하는 평면으로부터 획득된 단면도를 예시한다. 도 10에서의 점선(차폐 링(50)의 일부를 도시함)은 예시된 평면 앞뒤에서의 차폐 링의 일부를 나타낸다. 차폐 링(50)은 전기적으로 접지되며, 그리하여 수동 소자(48B와 같은)는 디바이스 다이(112 및 4)에서의 다른 디바이스를 간섭하지 않고 그에 의해 간섭되지 않는다.
도 3은 유전체 층(56) 및 아래의 에칭 정지 층(54)을 포함하는 갭 충진 층의 형성을 예시한다. 해당 프로세스는 도 21에 도시된 프로세스 흐름에서 단계 206으로서 예시되어 있다. 유전체 층(54)은 원자층 증착(ALD; Atomic Layer Deposition) 또는 화학적 기상 증착(CVD; Chemical Vapor Deposition)과 같은 컨포멀 퇴적 방법을 사용하여 퇴적될 수 있다. 에칭 정지 층(54)은 디바이스 다이(112))의 측벽, 유전체 층(42)의 상부 표면, 및 본드 패드(46B)에의 양호한 접착력을 갖는 유전체 재료로 형성된다. 본 개시의 일부 실시예에 따르면, 에칭 정지 층(54)은 실리콘 질화물과 같은 질화물 함유 재료로 형성된다. 에칭 정지 층(54)은 컨포멀 층일 수 있으며, 수평 부분의 두께(T1A) 및 수직 부분의 두께(T1B)가 서로 실질적으로 동일하고, 예를 들어 차이(T1A-T1B)가 둘 다의 두께(T1A 및 T1B)의 약 20 퍼센트보다 작거나 또는 약 10 퍼센트보다 작은 절대값을 가질 수 있다.
유전체 층(56)은 에칭 정지 층(54)의 재료와 상이한 재료로 형성된다. 본 개시의 일부 실시예에 따르면, 유전체 층(56)은 TEOS로 형성될 수 있는 실리콘 산화물로 형성되며, 실리콘 탄화물, 실리콘 산질화물, 실리콘 옥시탄질화물(ocy-carbo-nitride), PSG, BSG, BPSG 등과 같은 다른 유전체 재료도 또한 사용될 수 있다. 유전체 층(56)은 CVD, HDPCVD(High-Density Plasma Chemical Vapor Deposition), 유동(Flowable) CVD, 스핀온 코팅 등을 사용하여 형성될 수 있다. 유전체 층(56)은 나머지 갭(53)(도 2)을 충분히 채운다.
도 4를 참조하면, 디바이스 다이(112)가 노출되도록 갭 충진 층(54 및 56)의 과도한 부분을 제거하기 위해 CMP 프로세스 또는 기계적 그라인딩 프로세스와 같은 평탄화 프로세스가 수행된다. 해당 프로세스는 또한 도 21에 도시된 프로세스 흐름에서 단계 206으로서 예시되어 있다. 또한, 쓰루 비아(116)가 노출된다. 층(54 및 56)의 남은 부분은 집합적으로 (갭 충진) 아이솔레이션 영역(58)으로 지칭된다.
본 개시의 일부 실시예에 따르면, 도 5에 도시된 바와 같이, 쓰루 비아(116)가 기판(114)의 상부 표면 밖으로 돌출하는 상부 부분을 갖도록, 기판(114)이 가볍게 에칭된다. 유전체 층(60)이 형성되고, 쓰루 비아(116)를 덮는 유전체 층(60)의 일부를 제거하도록 가볍게 연마된다. 유전체 층(60)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등으로 형성될 수 있다. 본 개시의 일부 실시예에 따르면, 쓰루 비아(116)의 에칭 및 유전체 층(60)의 형성은 스킵된다.
도 6은 개구(61)를 형성하기 위해 유전체 층(60, 56, 및 54)의 에칭을 예시한다. 해당 프로세스는 도 21에 도시된 프로세스 흐름에서 단계 208로서 예시되어 있다. 본 개시의 일부 실시예에 따르면, 포토레지스트(도시되지 않음)가 형성 및 패터닝되고, 유전체 층(60 및 56)이 에칭 마스크로서 패터닝된 포토레지스트를 사용하여 에칭된다. 따라서 개구(61)가 형성되고 에칭 정치 층으로서 작용하는 에칭 정지 층(54)까지 하향 에칭된다. 본 개시의 일부 실시예에 따르면, 층(60 및 56)은 산화물을 포함하고, 에칭은 건식 에칭을 통해 수행될 수 있다. 에칭 가스는 NF3과 NH3의 혼합물, 또는 HF와 NH3의 혼합물을 포함할 수 있다. 다음으로, 개구(61)가 본드 패드(46B)까지 하향 연장하도록 에칭 정지 층(54)이 에칭된다. 본 개시의 일부 실시예에 따르면, 에칭 정지 층(54)은 실리콘 질화물로 형성되고, 에칭은 건식 에칭을 사용하여 수행된다. 에칭 가스는 CF4와 O2와 N2의 혼합물, NF3과 O2의 혼합물, SF6, SF6과 O2의 혼합물 등을 포함할 수 있다.
도 7은 개구(61)(도 6)를 채우는 쓰루 비아(64)(64-1 및 64-2를 포함함) 및 쓰루 유전체 비아(TDV; Through-Dielectric Via)(65)의 형성을 예시한다. 해당 프로세스는 도 21에 도시된 프로세스 흐름에서 단계 210으로서 예시되어 있다. 쓰루 비아(64) 및 TDV(65)는 본드 패드(46B)에 접속된다. TDV(65)는 차폐 구조물을 형성하도록 전기적으로 접지되며, 그리하여 (도 10의 48C와 같은)수동 소자는 디바이스 다이(112 및 4)에서의 다른 디바이스를 간섭하지 않고 그에 의해 전기적으로 간섭되지 않는다. 본 개시의 일부 실시예에 따르면, 쓰루 비아(64) 및 TDV(65)의 형성은 전기 화학 도금 프로세스 또는 무전해 도금 프로세스와 같은 도금 프로세스를 수행하는 것을 포함한다. 쓰루 비아(64) 및 TDV(65)는 텅스텐, 알루미늄, 구리 등과 같은 금속성 재료를 포함할 수 있다. (티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물 등과 같은)전도성 배리어 층도 또한 금속성 재료 아래에 형성될 수 있다. 도금된 금속성 재료의 과도한 부분을 제거하도록 CMP와 같은 평탄화가 수행되고, 금속성 재료의 남은 부분은 쓰루 비아(64) 및 TDV(65)를 형성한다. 쓰루 비아(64) 및 TDV(65)는 실질적으로 직선이고 수직인 측벽을 가질 수 있다. 또한, 쓰루 비아(64) 및 TDV(65)는, 상부 폭이 각자의 하부 폭보다 약간 더 큰 경사진 프로파일을 가질 수 있다.
대안의 실시예에 따르면, TSV(116)는 디바이스 다이(112)에 사전형성되지 않는다. 오히려, 이들은 아이솔레이션 구조물(58)의 형성 후에 형성된다. 예를 들어, 개구(61)(도 6)의 형성 전이나 후에, 디바이스 다이(112)는 추가적인 개구(예시된 TSV(116)에 의해 점유됨)를 형성하도록 에칭된다. 디바이스 다이(112)에서의 추가적인 개구 및 개구(61)는 쓰루 TSV(116) 및 쓰루 비아(64)를 형성하도록 동시에 채워질 수 있다. 결과적인 쓰루 비아(116)는 도 10에 도시된 바와 반대로 각자의 하부 부분보다 더 넓은 상부 부분을 가질 수 있다.
도 8을 참조하면, 유전체 층(62 및 63), 재배선 라인(RDL; Redistribution Lines)(66 및 70), 및 비아(68)가 형성된다. 해당 프로세스는 도 21에 도시된 프로세스 흐름에서 단계 212로서 예시되어 있다. 본 개시의 일부 실시예에 따르면, 유전체 층(62 및 63)은 실리콘 산화물과 같은 산화물, 실리콘 질화물과 같은 질화물 등으로 형성된다. 2개의 RDL 층이 예시되어 있지만, 2개보다 더 많은 RDL 층이 있을 수 있다. RDL(70)은 단일 및/또는 듀얼 다마신 프로세스를 사용하여 형성될 수 있으며, 이는 비아 개구 및 트렌치를 형성하도록 유전체 층을 에칭하고, 개구 안에 전도성 배리어 층을 퇴적하며, 구리 또는 구리 합금과 같은 금속성 재료를 도금하고, 금속성 재료의 과도한 부분을 제거하도록 평탄화를 수행하는 것을 포함한다. 유젠치 층(60, 62, 및 63) 사이에 에칭 정지 층이 존재할 수 있으며, 에칭 정지 층은 도시되지 않는다.
도 8은 도 15 및 도 16에서의 일부 예시적인 실시예에 예시된 바와 같이 커패시터, 인덕터 등일 수도 있는 수동 소자(48C)를 예시한다. 수동 소자(48C)는 다른 재배선 라인의 형성과 동시에 형성된다.
도 9는 패시베이션 층, 금속 패드, 및 위의 유전체 층의 형성을 예시한다. 해당 프로세스는 도 21에 도시된 프로세스 흐름에서 단계 214로서 예시되어 있다. 패시베이션 층(72)이 유전체 층(63) 위에 형성된다. 금속 패드(74)는 패시베이션 층(72) 위에 형성되고 RDL(70)에 전기적으로 커플링된다. 금속 패드(74)는 알루미늄 패드 또는 알루미늄 구리 패드일 수 있고, 다른 금속성 재료가 사용될 수 있다. 본 개시의 일부 실시예에 따르면, 금속 패드(74)가 형성되지 않고, 포스트-패시베이션 상호접속부(PPI; Post-Passivation Interconnect)가 형성된다. 패시베이션 층(72)은 단층이거나 복합 층일 수 있고, 비다공성 재료로 형성될 수 있다. 본 개시의 일부 실시예에 따르면, 패시베이션 층(72)은 실리콘 산화물 층(별도로 도시되지 않음) 및 실리콘 산화물 층 위의 실리콘 질화물 층(별도로 도시되지 않음)을 포함하는 복합 층이다. 패시베이션 층(72)은 또한, USG(Un-doped Silicate Glass), 실리콘 산질화물 등과 같은 다른 비다공성 유전체 재료로 형성될 수 있다. 다음으로, 폴리머 층(76)이 형성되고, 그 다음 금속 패드(74)를 노출시키도록 패터닝된다. 폴리머 층(76)은 폴리이미드, PBO(polybenzoxazole) 등으로 형성될 수 있다.
본 개시의 일부 실시예에 따르면, 금속 패드(74) 아래의 구조물은 (폴리머 층과 같은)유기 재료가 없으며, 그리하여 금속 패드(74) 아래의 구조물을 형성하는 프로세스는 디바이스 다이를 형성하기 위해 사용된 프로세스를 채용할 수 있고, 작은 피치 및 선폭을 갖는 미세 피치 RDL(66 및 70과 같은)을 가능하게 한다.
도 10을 참조하면, UBM(Under-Bump Metallurgies)(77)이 형성되고, UBM(77)은 금속 패드(74) 또는 PPI에 접속하도록 폴리머 층(76) 안으로 연장한다. 해당 프로세스는 도 21에 도시된 프로세스 흐름에서 단계 214로서 예시되어 있다. 본 개시의 일부 실시예에 따르면, UCM(77)의 각각은 배리어 층(도시되지 않음) 및 배리어 층 위의 시드 층(도시되지 않음)을 포함한다. 배리어 층은 티타늄 층, 티타늄 질화물 층, 탄탈 층, 탄탈 질화물 층, 또는 티타늄 합금 또는 탄탈 합금으로 형성된 층일 수 있다. 시드 층의 재료는 구리 또는 구리 합금을 포함할 수 있다. 은, 금, 알루미늄, 팔라듐, 니켈, 니켈 합금, 텅스텐 합금, 크롬, 크롬 합금, 및 이들의 조합과 같은 다른 금속도 또한 UBM(77)에 포함될 수 있다.
도 10에 또한 도시된 바와 같이, 전기적 커넥터(78)(78-1 내지 78-5를 포함함)가 형성된다. 해당 프로세스는 또한 도 21에 도시된 프로세스 흐름에서 단계 214으로서 예시되어 있다. UBM(77) 및 전기적 커넥터(78)를 형성하기 위한 예시적인 형성 프로세스는, 전면(blanket) UBM 층을 퇴적하고, 전면 UBM 층의 일부가 마스크의 개구를 통해 노출되어 있는 마스크(포토레지스트일 수 있음, 도시되지 않음)를 형성 및 패터닝하는 것을 포함한다. UBM(77)의 형성 후에, 예시된 패키지는 도금 용액(도시되지 않음) 안에 배치되고, UBM(77) 상에 전기적 커넥터(78)를 형성하도록 도금 단계가 수행된다. 본 개시의 일부 예시적인 실시예에 따르면, 전기적 커넥터(78)는 후속 리플로우 프로세스에서 용융되지 않는 비-솔더 부분(도시되지 않음)을 포함한다. 비-솔더 부분은 구리로 형성될 수 있고, 따라서 이하 구리 범프로 지칭되지만, 이는 다른 비-솔더 재료로 형성될 수 있다. 전기적 커넥터(78)의 각각은 또한, 니켈 층, 니켈 합금, 팔라듐 층, 금 층, 은 층, 또는 이들의 다층으로부터 선택된 캡 층(들)(도시되지 않음)을 포함할 수 있다. 캡 층(들)은 구리 범프 위에 형성된다. 전기적 커넥터(78)는 솔더 캡을 더 포함할 수 있다. 앞의 단계에서 형성된 구조물은 복합 웨이퍼(80)로서 지칭된다. 복합 웨이퍼(80)를 복수의 패키지(82)로 분리하도록 복합 웨이퍼(80)에 대해 다이 쏘(개별화(singulation)) 단계가 수행된다. 해당 프로세스는 도 21에 도시된 프로세스 흐름에서 단계 216으로서 예시되어 있다.
도 10에 도시된 바와 같이, (도 11 내지 도 13에 도시된 바와 같은 48A, 48B, 48C 및 수동 소자(48D 내지 48G)과 같은)수동 소자(48)의 각각은, 각각이 전기적 커넥터(78) 중의 하나와 TSV(116) 중의 하나에 접속하는 2개의 단자(도 15 및 도 16에서 TA 및 TB)를 포함한다. 예를 들어, 도 10은 각각 TSV(116-1, 116-2, 116-3, 64-1, 및 64-2)에 접속되어 있는 예시적인 전기적 커넥터(78-1, 78-2, 78-3, 78-4, 및 78-5)를 예시한다. 본 개시의 일부 실시예에 따르면, 수동 소자(48A 및 48C)의 각각은 쓰루 비아(64-1 및 64-2)에 전기적으로 접속되며, 이는 전기적 커넥터(78-4 및 78-5)에 더 접속된다. 수동 소자(48A 및 48C)의 하나 또는 둘 다가 일부 실시예에 따라 형성될 수 있다는 것을 알아야 할 것이다. 또한, 둘 다의 수동 소자(48A 및 48C)가 형성될 때, 수동 소자(48A 및 48C)는 LC 회로, RC 회로, RL 회로와 같은 회로를 형성하도록 상이한 유형의 수동 소자일 수 있다. 수동 소자(48A 및 48C)는 또한 커패시터와 같은 동일한 유형의 수동 소자일 수 있다. 이는 점유된 칩 영역을 증가시키지 않고서 커패시턴스를 증가시킬 수 있다. 마찬가지로, 수동 소자(48B)와 같은 다른 수동 소자가 또한 2개의 솔더 영역(78-2 및 78-3과 같은)에 접속된다.
본 개시의 일부 실시예에 따르면, 도 10에 도시된 바와 같이, 수동 소자(48)가 패키지(82)에 형성되고, 패키지(82) 안의 집적 회로에 전기적으로 접속되고 그에 의해 사용될 수 있거나, 또는 그렇지 않을 수 있다. 수동 소자(48)의 각 수동 소자의 2개의 단자는 패키지(82) 밖으로 접속된다. 따라서, 수동 소자(48)는 또한 집적 수동 소자(IPD; Integrated Passive Device)로도 알려져 있는 표면 실장형 디바이스(SMD; Surface-Mount Device)와 동일한 기능을 갖는다. 패키지(82)가 더 큰 패키지를 형성하도록 다른 패키지 컴포넌트와 함께 패키징될 때, 그 다른 패키지 컴포넌트는 솔더 영역 및 TSV를 통해 직접 수동 소자에 액세스하고 이를 사용할 수 있다.
다시 도 10을 참조하면, TDV(65)는 아이솔레이션 영역(58)을 통해 관통하고, 수동 소자(48)를 둘러싼다. 도 17은 TDV(65), 쓰루 비아(64-1 및 64-2), 및 수동 소자(48)의 예시적인 레이아웃의 평면도를 예시한다. 일부 실시예에 따르면, (도 10에 도시된 바와 같이) 쓰루 비아(64-1 및 64-2) 및 수동 소자(48) 바로 아래의 영역을 둘러싸도록 복수의 TDV(65)가 형성된다. TDV(65)는 서로 가까우며, 예를 들어 거리(D1)는 약 10 um보다 더 작다. TDV(65)는 전기적으로 접지되고, 따라서 TDV(65)에 의해 둘러싸인 영역 밖에 있는 집적 회로 디바이스와 수동 소자(48) 사이의 간섭을 막기 위한 차폐 구조를 형성한다. 도 18은 쓰루 비아(64) 및 수동 소자(48) 바로 아래의 영역을 둘러싸는 완전한 링을 형성하는 TDV(65)의 평면도를 예시한다.
본 개시의 일부 실시예에 따르면, 수동 소자(48) 바로 위의 그리고 바로 아래의 영역은, 수동 소자(48)와 집적 회로 간의 간섭을 감소시키기 위하여 트랜지스터 및 다이오드와 같은 능동 소자가 없다. 따라서, 일부 제외 구역이 디바이스 다이(4 및 112)에 설계되고, 제외 구역에는 어떠한 능동 소자도 설계되지 않는다. 디바이스 다이(112)와 중첩되지 않는 디바이스 다이(4)의 부분에 수동 소자를 적층하고 설계하는 것은, 필요한 제외 구역을 최소화할 수 있다.
도 11 내지 도 13은 수동 소자(48)를 형성하기 위한 일부 가능한 위치를 예시한다. 예를 들어, 도 11은, 수동 소자(48D)가 금속 층에 있고(유전체 층(32A)에서의 상부 금속 층을 포함하거나 포함하지 않을 수 있음) 아이솔레이션 영역(58) 바로 아래에 형성됨을 예시한다. 수동 소자(48D)는 쓰루 비아(64-1 및 64-2) 및 전기적 커넥터(78-4 및 78-5)에 접속된다.
도 12는 수동 소자(48E 및 48F)를 예시한다. 수동 소자(48E)는 디바이스 다이(4 및 112)의 본드 패드를 포함하며, 본드 패드는 수동 소자(48E)의 상부 플레이트를 형성하도록 본딩된다. 하부 플레이트 및 비아(있는 경우)가 디바이스 다이(4)에 형성된다. 수동 소자(48F)는 디바이스 다이(4)에서의 그리고 디바이스 다이(112) 바로 아래의 금속 층에 있고(유전체 층(32A)에서의 상부 금속 층을 포함할 수 있거나 포함하지 않을 수 있음), TSV(116-2 및 116-3)에 전기적으로 접속된다. 수동 소자(48D)는 쓰루 비아(64-1 및 64-2) 및 전기적 커넥터(78-4 및 78-5)에 접속된다. 수동 소자(48E)는 디바이스 다이(4 및 112)의 본드 패드를 포함하며, 본드 패드는 수동 소자(48E)의 상부 플레이트를 형성하도록 본딩된다. 하부 플레이트 및 비아(있는 경우)가 디바이스 다이(4)에 형성된다. 수동 소자(48D)는 또한 아이솔레이션 영역(58) 바로 아래에 형성된다.
도 13은, 수동 소자(48G)가 디바이스 다이(112)와 중첩하는 RDL 층에 있고 TSV(116-2 및 116-3)에 전기적으로 접속됨을 예시한다. 수동 소자(48G)는 수동 소자(48B)와 중첩할 수 있고, 수동 소자(48B)와 병렬로 접속될 수 있다. 도 10 내지 도 13에 도시된 바와 같은 수동 소자(48)는 임의의 조합으로 동일 칩에 형성될 수 있다는 것을 알아야 할 것이다.
도 1 내지 도 13에 도시된 패키지는 정면-정면 구조물을 가지며, 디바이스 다이(112)는 디바이스 다이(4)의 정면 표면과 마주하는 자신의 정면 표면을 갖는다. 도 14는 정면-배면 구조물을 예시하며, 디바이스 다이(112)는 디바이스 다이(4)의 배면 표면과 마주하는 자신의 정면 표면을 갖는다. 디바이스 다이(4)는, 기판(20) 및 유전체 층(17)을 통해 연장하는 TSV(16)를 포함한다. 수동 소자(48)가 예로서 도시되어 있다. 도 10 내지 도 13에 도시된 바와 같은 수동 소자(48)는 적용가능할 때마다 도 14에서의 패키지에 형성될 수 있고, 수동 소자(48)의 세부사항은 본질적으로 도 10 내지 도 13에서와 본질적으로 동일할 수 있으며 여기에서 반복되지 않는다는 것을 알아야 할 것이다.
도 19 및 도 20은 다른 패키지 컴포넌트에의 패키지(82)의 본딩을 예시한다. 해당 프로세스는 도 21에 도시된 프로세스 흐름에서 단계 218로서 예시되어 있다. 도 19는 패키지(82)(도 10 내지 14)가 매립되는 패키지(84)를 예시한다. 패키지는 복수의 적층된 메모리 다이(별도로 도시되지 않음)를 포함하는 메모리 큐브(86)를 포함한다. 패키지(82) 및 메모리 큐브(86)는 몰딩 컴파운드일 수 있는 봉지(encapsulating) 재료(88)로 봉지된다. 유전체 층 및 RDL(집합적으로 89로 예시됨)은 패키지(82) 및 메모리 큐브(86) 아래에 있으며 이에 접속된다. 패키지(82)에서의 수동 소자(48)는, 패키지(84)에 본딩되어 있는 메모리 큐브(86) 또는 패키지 컴포넌트에 의해 액세스될 수 있다.
도 20은 상부 패키지(83)와 본딩된 InFO(Integrated Fan-Out) 패키지(92)를 갖는 PoP(Package-on-Package) 구조물(90)을 예시한다. InFO 패키지(90)는 또한 안에 매립된 패키지(82)를 포함한다. 패키지(82) 및 쓰루 비아(94)는 몰딩 컴파운드일 수 있는 봉지 재료(96)에 봉지된다. 패키지(82)는 유전체 층 및 RDL에 본딩되며, 이는 집합적으로 상호접속 구조물(95)로 지칭된다. 패키지(82)(도 20에 도시되지 않음, 도 10 내지 도 14 참조)에서의 수동 소자(48)는 패키지(90)에 본딩되어 있는 상부 패키지(93) 또는 패키지 컴포넌트에 의해 액세스될 수 있다.
본 개시의 실시예는 일부 이로운 특징을 갖는다. 패키지에 수동 소자를 집적함으로써, SMD가 필요하지 않으며, 제조 비용이 절약된다. 패키지에 수동 소자를 설계하는 데에 유연하다.
본 개시의 일부 실시예에 따르면, 방법은, 제1 디바이스 다이를 제2 디바이스 다이와 본딩하는 단계로서, 상기 제2 디바이스 다이는 상기 제1 디바이스 다이 위에 있고, 상기 제1 디바이스 다이 및 상기 제2 디바이스 다이를 포함하는 결합 구조물에 제1 수동 소자가 형성되고, 상기 제1 수동 소자는 제1 및 제2 단부를 포함하는 것인, 상기 본딩하는 단계; 상기 제2 디바이스 다이의 대향면 상의 부분을 포함하는 갭 충진 재료를 상기 제1 디바이스 다이 위에 채우는 단계; 상기 제2 디바이스 다이를 드러내도록 평탄화를 수행하는 단계로서, 상기 갭 충진 재료의 남은 부분이 아이솔레이션 영역을 형성하는 것인, 상기 평탄화를 수행하는 단계; 상기 제1 디바이스 다이에 전기적으로 커플링하도록 상기 아이솔레이션 영역을 통해 관통하는 제1 쓰루 비아 및 제2 쓰루 비아를 형성하는 단계; 및 상기 제1 수동 소자의 제1 단부 및 제2 단부에 전기적으로 커플링하는 제1 전기적 커넥터 및 제2 전기적 커넥터를 형성하는 단계를 포함한다. 실시예에서, 상기 제1 전기적 커넥터 및 상기 제2 전기적 커넥터는 솔더 영역을 포함한다. 실시예에서, 상기 제1 수동 소자의 제1 단부 및 제2 단부는 각각 상기 제1 쓰루 비아 및 상기 제2 쓰루 비아에 접속된다. 실시예에서, 상기 제1 수동 소자는 커패시터를 포함한다. 상기 제1 수동 소자는 인덕터를 포함한다. 실시예에서, 상기 제1 디바이스 다이는 제1 금속 패드를 포함하고, 상기 제2 디바이스 다이는 상기 제1 금속 패드에 본딩된 제2 금속 패드를 포함하고, 상기 본딩의 결과로서 제2 수동 소자가 더 형성되며, 상기 제1 금속 패드 및 상기 제2 금속 패드는 결합하여 상기 제2 수동 소자의 플레이트를 형성한다. 실시예에서, 상기 제1 디바이스 다이는 차폐 링(shielding ring)의 제1 부분을 포함하고, 상기 제2 디바이스 다이는 상기 차폐 링의 제2 부분을 포함하고, 상기 제1 부분은 상기 차폐 링의 제2 부분에 본딩되고, 상기 차폐 링은 상기 제2 수동 소자를 둘러싼다. 실시예에서, 상기 제1 디바이스 다이는 전도성 플레이트를 포함하는 제3 수동 소자를 포함하고, 상기 갭 충진 재료는 상기 제3 수동 소자의 전도성 플레이트와 접촉한다. 실시예에서, 방법은, 상기 아이솔레이션 영역에 복수의 추가적인 쓰루 비아를 형성하는 단계를 더 포함하고, 상기 복수의 추가적인 쓰루 비아는 전기적으로 접지되며, 상기 복수의 추가적인 쓰루 비아는 결합하여 상기 제1 수동 소자 바로 아래의 영역을 둘러싼다.
본 개시의 일부 실시예에 따르면, 방법은, 제1 디바이스 다이를 제2 디바이스 다이와 본딩하는 단계로서, 상기 제1 디바이스 다이에서의 제1 금속 패드가 상기 제2 디바이스 다이에서의 제2 금속 패드에 본딩되는 것인, 상기 본딩하는 단계; 아이솔레이션 영역에서 상기 제2 디바이스 다이를 봉지(encapsulating)하는 단계; 상기 제2 디바이스 다이 및 상기 아이솔레이션 영역 위에 유전체 층을 형성하는 단계; 상기 유전체 층에 제1 수동 소자를 형성하는 단계; 및 상기 유전체 층 위에 제1 솔더 영역 및 제2 솔더 영역을 형성하는 단계를 포함하고, 상기 제1 솔더 영역 및 상기 제2 솔더 영역은 상기 제1 수동 소자의 대향 단부에 전기적으로 접속된다. 실시예에서, 방법은, 제1 개구 및 제2 개구를 형성하도록 상기 아이솔레이션 영역을 에칭하는 단계; 및 상기 제1 개구 및 상기 제2 개구에 각각 제1 쓰루 비아 및 제2 쓰루 비아를 형성하는 단계를 더 포함하고, 상기 제1 쓰루 비아 및 상기 제2 쓰루 비아는 상기 제1 수동 소자의 대향 단부에 전기적으로 접속된다. 실시예에서, 방법은, 상기 제1 수동 소자는 상기 아이솔레이션 영역과 중첩되고, 상기 제2 디바이스 다이로부터 수직으로 오정렬된다. 실시예에서, 상기 제1 수동 소자는 상기 제2 디바이스와 중첩된다. 실시예에서, 상기 제1 디바이스 다이는 하이브리드 본딩을 통해 상기 제2 디바이스 다이에 본딩되고, 상기 제1 디바이스 다이의 제1 표면 유전체 층이 상기 제2 디바이스 다이의 제2 표면 유전체 층에 본딩된다.
본 개시의 일부 실시예에 따르면, 패키지는, 제1 디바이스 다이; 상기 제1 디바이스 다이 위에 있으며 상기 제1 디바이스 다이에 본딩되는 제2 디바이스 다이; 상기 제2 디바이스 다이를 둘러싸는 아이솔레이션 영역; 상기 제1 디바이스 다이에서의 제1 본드 패드 및 제2 본드 패드에 각각 접속하도록 상기 아이솔레이션 영역을 통해 관통하는 제1 쓰루 비아 및 제2 쓰루 비아; 및 상기 제1 쓰루 비아 및 상기 제2 쓰루 비아에 각각 접속된 제1 단자 및 제2 단자를 포함하는 제1 수동 소자를 포함한다. 실시예에서, 패키지는, 상기 제1 수동 소자의 제1 단자 및 제2 단자에 각각 전기적으로 접속된 제1 솔더 영역 및 제2 솔더 영역을 더 포함한다. 실시예에서, 패키지는, 상기 제1 디바이스 다이에서의 제2 수동 소자를 더 포함하며, 상기 제2 수동 소자의 단자가 상기 제1 쓰루 비아 및 상기 제2 쓰루 비아에 접속된다. 실시예에서, 상기 제2 수동 소자의 상부 플레이트가 상기 아이솔레이션 영역의 하부 표면에 접촉하고, 상기 상부 플레이트의 상부 표면이 상기 제1 디바이스 다이와 상기 제2 디바이스 다이 사이의 계면과 공면을 이룬다. 실시예에서, 상기 제1 디바이스 다이와 상기 제2 디바이스 다이는 하이브리드 본딩을 통해 본딩되며, 상기 제1 디바이스 다이의 본드 패드가 상기 제2 디바이스 다이의 본드 패드에 본딩되고, 상기 제1 디바이스 다이의 제1 표면 유전체 층이 상기 제2 디바이스 다이의 제2 표면 유전체 층에 본딩되고, 상기 제2 수동 소자는 상기 제1 표면 유전체 층 아래의 플레이트를 포함한다. 실시예에서, 패키지는 상기 아이솔레이션 영역에서의 차폐 구조물을 더 포함하며, 상기 차폐 구조물은 상기 제1 쓰루 비아 및 상기 제2 쓰루 비아를 둘러싼다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 방법에 있어서,
제1 디바이스 다이를 제2 디바이스 다이와 본딩하는 단계로서, 상기 제2 디바이스 다이는 상기 제1 디바이스 다이 위에 있고, 상기 제1 디바이스 다이 및 상기 제2 디바이스 다이를 포함하는 결합 구조물에 제1 수동 소자가 형성되고, 상기 제1 수동 소자는 제1 및 제2 단부를 포함하는 것인, 상기 본딩하는 단계;
상기 제2 디바이스 다이의 대향면 상의 부분을 포함하는 갭 충진 재료를 상기 제1 디바이스 다이 위에 채우는 단계;
상기 제2 디바이스 다이를 드러내도록 평탄화를 수행하는 단계로서, 상기 갭 충진 재료의 남은 부분이 아이솔레이션 영역을 형성하는 것인, 상기 평탄화를 수행하는 단계;
상기 제1 디바이스 다이에 전기적으로 커플링하도록 상기 아이솔레이션 영역을 통해 관통하는 제1 쓰루 비아 및 제2 쓰루 비아를 형성하는 단계; 및
상기 제1 수동 소자의 제1 단부 및 제2 단부에 전기적으로 커플링하는 제1 전기적 커넥터 및 제2 전기적 커넥터를 형성하는 단계를 포함하는 방법.
실시예 2. 실시예 1에 있어서, 상기 제1 전기적 커넥터 및 상기 제2 전기적 커넥터는 솔더 영역을 포함하는 것인 방법.
실시예 3. 실시예 1에 있어서, 상기 제1 수동 소자의 제1 단부 및 제2 단부는 각각 상기 제1 쓰루 비아 및 상기 제2 쓰루 비아에 접속되는 것인 방법.
실시예 4. 실시예 1에 있어서, 상기 제1 수동 소자는 커패시터를 포함하는 것인 방법.
실시예 5. 실시예 1에 있어서, 상기 제1 수동 소자는 인덕터를 포함하는 것인 방법.
실시예 6. 실시예 1에 있어서, 상기 제1 디바이스 다이는 제1 금속 패드를 포함하고, 상기 제2 디바이스 다이는 상기 제1 금속 패드에 본딩된 제2 금속 패드를 포함하고, 상기 본딩의 결과로서 제2 수동 소자가 더 형성되며, 상기 제1 금속 패드 및 상기 제2 금속 패드는 결합하여 상기 제2 수동 소자의 플레이트를 형성하는 것인 방법.
실시예 7. 실시예 6에 있어서, 상기 제1 디바이스 다이는 차폐 링(shielding ring)의 제1 부분을 포함하고, 상기 제2 디바이스 다이는 상기 차폐 링의 제2 부분을 포함하고, 상기 제1 부분은 상기 차폐 링의 제2 부분에 본딩되고, 상기 차폐 링은 상기 제2 수동 소자를 둘러싸는 것인 방법.
실시예 8. 실시예 1에 있어서, 상기 제1 디바이스 다이는 전도성 플레이트를 포함하는 제3 수동 소자를 포함하고, 상기 갭 충진 재료는 상기 제3 수동 소자의 전도성 플레이트와 접촉하는 것인 방법.
실시예 9. 실시예 1에 있어서, 상기 아이솔레이션 영역에 복수의 추가적인 쓰루 비아를 형성하는 단계를 더 포함하고, 상기 복수의 추가적인 쓰루 비아는 전기적으로 접지되며, 상기 복수의 추가적인 쓰루 비아는 결합하여 상기 제1 수동 소자 바로 아래의 영역을 둘러싸는 것인 방법.
실시예 10. 방법에 있어서,
제1 디바이스 다이를 제2 디바이스 다이와 본딩하는 단계로서, 상기 제1 디바이스 다이에서의 제1 금속 패드가 상기 제2 디바이스 다이에서의 제2 금속 패드에 본딩되는 것인, 상기 본딩하는 단계;
아이솔레이션 영역에서 상기 제2 디바이스 다이를 봉지(encapsulating)하는 단계;
상기 제2 디바이스 다이 및 상기 아이솔레이션 영역 위에 유전체 층을 형성하는 단계;
상기 유전체 층에 제1 수동 소자를 형성하는 단계; 및
상기 유전체 층 위에 제1 솔더 영역 및 제2 솔더 영역을 형성하는 단계를 포함하고,
상기 제1 솔더 영역 및 상기 제2 솔더 영역은 상기 제1 수동 소자의 대향 단부에 전기적으로 접속되는 것인 방법.
실시예 11. 실시예 10에 있어서,
제1 개구 및 제2 개구를 형성하도록 상기 아이솔레이션 영역을 에칭하는 단계; 및
상기 제1 개구 및 상기 제2 개구에 각각 제1 쓰루 비아 및 제2 쓰루 비아를 형성하는 단계를 더 포함하고,
상기 제1 쓰루 비아 및 상기 제2 쓰루 비아는 상기 제1 수동 소자의 대향 단부에 전기적으로 접속되는 것인 방법.
실시예 12. 실시예 10에 있어서, 상기 제1 수동 소자는 상기 아이솔레이션 영역과 중첩되고, 상기 제2 디바이스 다이로부터 수직으로 오정렬되는 것인 방법.
실시예 13. 실시예 10에 있어서, 상기 제1 수동 소자는 상기 제2 디바이스와 중첩되는 것인 방법.
실시예 14. 실시예 10에 있어서, 상기 제1 디바이스 다이는 하이브리드 본딩을 통해 상기 제2 디바이스 다이에 본딩되고, 상기 제1 디바이스 다이의 제1 표면 유전체 층이 상기 제2 디바이스 다이의 제2 표면 유전체 층에 본딩되는 것인 방법.
실시예 15. 패키지에 있어서,
제1 디바이스 다이;
상기 제1 디바이스 다이 위에 있으며 상기 제1 디바이스 다이에 본딩되는 제2 디바이스 다이;
상기 제2 디바이스 다이를 둘러싸는 아이솔레이션 영역;
상기 제1 디바이스 다이에서의 제1 본드 패드 및 제2 본드 패드에 각각 접속하도록 상기 아이솔레이션 영역을 통해 관통하는 제1 쓰루 비아 및 제2 쓰루 비아; 및
상기 제1 쓰루 비아 및 상기 제2 쓰루 비아에 각각 접속된 제1 단자 및 제2 단자를 포함하는 제1 수동 소자를 포함하는 패키지.
실시예 16. 실시예 15에 있어서,
상기 제1 수동 소자의 제1 단자 및 제2 단자에 각각 전기적으로 접속된 제1 솔더 영역 및 제2 솔더 영역을 더 포함하는 패키지.
실시예 17. 실시예 15에 있어서,
상기 제1 디바이스 다이에서의 제2 수동 소자를 더 포함하며, 상기 제2 수동 소자의 단자가 상기 제1 쓰루 비아 및 상기 제2 쓰루 비아에 접속되는 것인 패키지.
실시예 18. 실시예 17에 있어서, 상기 제2 수동 소자의 상부 플레이트가 상기 아이솔레이션 영역의 하부 표면에 접촉하고, 상기 상부 플레이트의 상부 표면이 상기 제1 디바이스 다이와 상기 제2 디바이스 다이 사이의 계면과 공면을 이루는 것인 패키지.
실시예 19. 실시예 17에 있어서, 상기 제1 디바이스 다이와 상기 제2 디바이스 다이는 하이브리드 본딩을 통해 본딩되며, 상기 제1 디바이스 다이의 본드 패드가 상기 제2 디바이스 다이의 본드 패드에 본딩되고, 상기 제1 디바이스 다이의 제1 표면 유전체 층이 상기 제2 디바이스 다이의 제2 표면 유전체 층에 본딩되고, 상기 제2 수동 소자는 상기 제1 표면 유전체 층 아래의 플레이트를 포함하는 것인 패키지.
실시예 20. 실시예 15에 있어서, 상기 아이솔레이션 영역에서의 차폐 구조물을 더 포함하며, 상기 차폐 구조물은 상기 제1 쓰루 비아 및 상기 제2 쓰루 비아를 둘러싸는 것인 패키지.

Claims (10)

  1. 방법에 있어서,
    제1 디바이스 다이를 제2 디바이스 다이와 본딩하는 단계로서, 상기 제2 디바이스 다이는 상기 제1 디바이스 다이 위에 있고, 상기 제1 디바이스 다이 및 상기 제2 디바이스 다이를 포함하는 결합 구조물에 제1 수동 소자가 형성되고, 상기 제1 수동 소자는 제1 및 제2 단부를 포함하는 것인, 상기 본딩하는 단계;
    상기 제2 디바이스 다이의 대향면 상의 부분을 포함하는 갭 충진 재료를 상기 제1 디바이스 다이 위에 채우는 단계;
    상기 제2 디바이스 다이를 드러내도록 평탄화를 수행하는 단계로서, 상기 갭 충진 재료의 남은 부분이 아이솔레이션 영역을 형성하는 것인, 상기 평탄화를 수행하는 단계;
    상기 제1 디바이스 다이에 전기적으로 커플링하도록 상기 아이솔레이션 영역을 통해 관통하는 제1 쓰루 비아 및 제2 쓰루 비아를 형성하는 단계; 및
    상기 제1 수동 소자의 제1 단부 및 제2 단부에 전기적으로 커플링하는 제1 전기적 커넥터 및 제2 전기적 커넥터를 형성하는 단계를 포함하는 방법.
  2. 청구항 1에 있어서, 상기 제1 전기적 커넥터 및 상기 제2 전기적 커넥터는 솔더 영역을 포함하는 것인 방법.
  3. 청구항 1에 있어서, 상기 제1 수동 소자의 제1 단부 및 제2 단부는 각각 상기 제1 쓰루 비아 및 상기 제2 쓰루 비아에 접속되는 것인 방법.
  4. 청구항 1에 있어서, 상기 제1 수동 소자는 커패시터를 포함하는 것인 방법.
  5. 청구항 1에 있어서, 상기 제1 수동 소자는 인덕터를 포함하는 것인 방법.
  6. 청구항 1에 있어서, 상기 제1 디바이스 다이는 제1 금속 패드를 포함하고, 상기 제2 디바이스 다이는 상기 제1 금속 패드에 본딩된 제2 금속 패드를 포함하고, 상기 본딩의 결과로서 제2 수동 소자가 더 형성되며, 상기 제1 금속 패드 및 상기 제2 금속 패드는 결합하여 상기 제2 수동 소자의 플레이트를 형성하는 것인 방법.
  7. 청구항 1에 있어서, 상기 제1 디바이스 다이는 전도성 플레이트를 포함하는 제3 수동 소자를 포함하고, 상기 갭 충진 재료는 상기 제3 수동 소자의 전도성 플레이트와 접촉하는 것인 방법.
  8. 청구항 1에 있어서, 상기 아이솔레이션 영역에 복수의 추가적인 쓰루 비아를 형성하는 단계를 더 포함하고, 상기 복수의 추가적인 쓰루 비아는 전기적으로 접지되며, 상기 복수의 추가적인 쓰루 비아는 결합하여 상기 제1 수동 소자 바로 아래의 영역을 둘러싸는 것인 방법.
  9. 방법에 있어서,
    제1 디바이스 다이를 제2 디바이스 다이와 본딩하는 단계로서, 상기 제1 디바이스 다이에서의 제1 금속 패드가 상기 제2 디바이스 다이에서의 제2 금속 패드에 본딩되는 것인, 상기 본딩하는 단계;
    아이솔레이션 영역에서 상기 제2 디바이스 다이를 봉지(encapsulating)하는 단계;
    상기 제2 디바이스 다이 및 상기 아이솔레이션 영역 위에 유전체 층을 형성하는 단계;
    상기 유전체 층에 제1 수동 소자를 형성하는 단계; 및
    상기 유전체 층 위에 제1 솔더 영역 및 제2 솔더 영역을 형성하는 단계를 포함하고,
    상기 제1 솔더 영역 및 상기 제2 솔더 영역은 상기 제1 수동 소자의 대향 단부에 전기적으로 접속되는 것인 방법.
  10. 패키지에 있어서,
    제1 디바이스 다이;
    상기 제1 디바이스 다이 위에 있으며 상기 제1 디바이스 다이에 본딩되는 제2 디바이스 다이;
    상기 제2 디바이스 다이를 둘러싸는 아이솔레이션 영역;
    상기 제1 디바이스 다이에서의 제1 본드 패드 및 제2 본드 패드에 각각 접속하도록 상기 아이솔레이션 영역을 통해 관통하는 제1 쓰루 비아 및 제2 쓰루 비아; 및
    상기 제1 쓰루 비아 및 상기 제2 쓰루 비아에 각각 접속된 제1 단자 및 제2 단자를 포함하는 제1 수동 소자를 포함하는 패키지.
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