JP2022179135A - 半導体装置 - Google Patents

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慎也 渡辺
Shinya Watanabe
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Kioxia Corp
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Kioxia Corp
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    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08121—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the connected bonding areas being not aligned with respect to each other
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    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
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    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
    • H—ELECTRICITY
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
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    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
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    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
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    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
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Abstract

Figure 2022179135000001
【課題】貼合される半導体チップ間の接触抵抗の上昇を抑制し、あるいは、オープン不良を抑制することができる半導体装置を提供する。
【解決手段】本実施形態による半導体装置は、第１絶縁層を備える。第１パッドは、第１絶縁層の表面に露出される。第２絶縁層は、第１絶縁層に接合される。第２パッドは、第２絶縁層の表面に露出され、第１パッドに接合される。第１絶縁層の表面に対して略垂直方向からの第１平面視において、第１パッドの内側には、第１導電性材料と、第１導電性材料よりもエッチングレートが低い第１絶縁性材料とがある。第１絶縁性材料は第１導電性材料の内側にアイランド状に設けられている。
【選択図】図３Ａ

Description

本実施形態は、半導体装置に関する。
近年、複数の半導体チップ同士を貼合させてパッドを電気的に接合する技術が開発されている。一方、ＣＭＰ（Chemical Mechanical Polishing）法等の研磨方法では、研磨される材質の相違によって、ディッシング（窪み）が発生することがある。接合面のパッドがディッシングによって窪むと、複数の半導体チップ同士を貼合したときに、パッド間の接触抵抗が上昇したり、パッド間のオープン不良が生じる場合がある。
米国特許第１００２６７６９号公報 特開２０２０－１０２４８５号公報
貼合される半導体チップ間の接触抵抗の上昇を抑制し、あるいは、オープン不良を抑制することができる半導体装置を提供する。
本実施形態による半導体装置は、第１絶縁層を備える。第１パッドは、第１絶縁層の表面に露出される。第２絶縁層は、第１絶縁層に接合される。第２パッドは、第２絶縁層の表面に露出され、第１パッドに接合される。第１絶縁層の表面に対して略垂直方向からの第１平面視において、第１パッドの内側には、第１導電性材料と、第１導電性材料よりもエッチングレートが低い第１絶縁性材料とがある。第１絶縁性材料は第１導電性材料の内側にアイランド状に設けられている。
第１実施形態による半導体パッケージの構成例を示す断面図。 第１実施形態による半導体パッケージの一部分の構成例を示す断面図。 パッドの構成例を示す平面図。 パッドの構成例を示す平面図。 配線層の構成の一例を示す平面図。 接合面の部分の構成例を示す断面図。 第１実施形態によるパッドの製造方法の一例を示す断面図。 図５に続く、パッドの製造方法の一例を示す断面図。 図６に続く、パッドの製造方法の一例を示す断面図。 図７に続く、パッドの製造方法の一例を示す断面図。 図８に続く、パッドの製造方法の一例を示す断面図。 図９に続く、パッドの製造方法の一例を示す断面図。 図１０に続く、パッドの製造方法の一例を示す断面図。 回路チップの貫通電極の領域の形成工程の一例を示す断面図。 図１２に続く、パッドの製造方法の一例を示す断面図。 図１３に続く、パッドの製造方法の一例を示す断面図。 図１４に続く、パッドの製造方法の一例を示す断面図。 図１５に続く、パッドの製造方法の一例を示す断面図。 図１６に続く、パッドの製造方法の一例を示す断面図。 パッドの製造方法の他の例を示す断面図。 図１８Ａに続く、パッドの製造方法を示す断面図。 図１８Ｂに続く、パッドの製造方法を示す断面図。 図１８Ｃに続く、パッドの製造方法を示す断面図。 パッドの製造方法のさらに他の例を示す断面図。 図１９Ａに続く、パッドの製造方法を示す断面図。 図１９Ｂに続く、パッドの製造方法を示す断面図。 図１９Ｃに続く、パッドの製造方法を示す断面図。 図１９Ｄに続く、パッドの製造方法を示す断面図。 図１９Ｅに続く、パッドの製造方法を示す断面図。 図１９Ｆに続く、パッドの製造方法を示す断面図。 回路チップの貫通電極の領域の形成工程の他の例を示す断面図。 図２０Ａに続く、貫通電極の領域の形成工程の他の例を示す断面図。 図２０Ｂに続く、貫通電極の領域の形成工程の他の例を示す断面図。 図２０Ｃに続く、貫通電極の領域の形成工程の他の例を示す断面図。 図２０Ｄに続く、貫通電極の領域の形成工程の他の例を示す断面図。 図２０Ｅに続く、貫通電極の領域の形成工程の他の例を示す断面図。 第２実施形態によるパッドの構成例を示す平面図。 第２実施形態による接合面の領域の構成例を示す断面図。 第３実施形態によるパッドの構成例を示す平面図。 第４実施形態によるパッドの構成例を示す平面図。 第５実施形態による接合面の領域の構成例を示す断面図。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体チップの上下方向は、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
(第１実施形態)
図１は、第１実施形態による半導体パッケージ１の構成例を示す断面図である。本実施形態の半導体パッケージ１は、半導体メモリのパッケージの例である。しかし、本実施形態は、他の半導体装置に適用することもできる。
半導体パッケージ１は、配線基板１０と、金属バンプ２０、半田ボール７０と、コントローラチップ３０と、積層された複数のメモリチップを含むメモリチップ積層体４０と、各メモリチップを貫通するように設けられた電極５０と、封止樹脂６０とを備えている。
配線基板１０は、絶縁体１１と、配線層１２と、ソルダレジスト層１３とを備えている。絶縁体１１には、例えば、ガラスエポキシ樹脂等の絶縁材料が用いられる。配線層１２は、絶縁体１１の表面および裏面に設けられた導電体である。配線層１２には、例えば、銅等の低抵抗金属材料が用いられる。ソルダレジスト層１３は、配線層１２の上に設けられている。
金属バンプ２０は、配線基板１０の表面側に設けられており、配線層１２の一部に電気的に接続されている。半田ボール７０は、配線基板１０の裏面側に設けられており、配線層１２の一部に電気的に接続されている。
コントローラチップ３０は、配線基板１０の表面上方に設けられている。コントローラチップ３０は、複数のメモリチップを制御するために設けられている。
メモリチップ積層体４０は、コントローラチップ３０の上に積層されている。複数のメモリチップは、例えば、ＮＡＮＤ型メモリセルを搭載する半導体チップである。電極５０を介して各メモリチップ及びコントローラチップ３０が電気的に接続されている。電極５０は、電源電力、接地電圧、制御信号、または、データ等を伝達する。電極５０には、例えば、タングステン、ニッケル、銅、金、アルミ、ポリシリコン等の導電性材料が用いられる。
封止樹脂６０は、配線基板１０の表面上に設けられ、コントローラチップ３０およびメモリチップ積層体４０を封止している。
図２は、第１実施形態による半導体パッケージ１の一部分の構成例を示す断面図である。 図２では、積層された２つのメモリチップ４０＿１、４０＿２の断面を示している。メモリチップ４０＿１とメモリチップ４０＿２とは、接合面Ｂ＿ｃｈｉｐにおいて接合されている。
メモリチップ４０＿１は、メモリセルアレイＭＣＡ１を含むアレイチップＣＨ＿Ａ１と、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路ＣＭＯＳ１を含む回路チップＣＨ＿Ｃ１とを含む。メモリチップ４０＿２は、メモリセルアレイＭＣＡ２を含むアレイチップＣＨ＿Ａ２と、ＣＭＯＳ回路ＣＭＯＳ２を含む回路チップＣＨ＿Ｃ２とを含む。
（メモリチップ４０＿１）
アレイチップＣＨ＿Ａ１は、層間絶縁膜ＩＬＤ１＿１で被覆されたメモリセルアレイＭＣＡ１を含む。メモリセルアレイＭＣＡ１は、Ｚ方向に積層され相互に絶縁された複数のワード線ＷＬ１と、積層された複数のワード線ＷＬ１を積層方向（Ｚ方向）に貫通するように延伸する複数の柱状体ＣＬ１とを有する。ワード線ＷＬ１と柱状体ＣＬ１との交差点に対応してメモリセルＭＣ１が設けられている。複数の柱状体ＣＬ１の一端は、ソース線ＳＬ１に共通に接続されている。複数の柱状体ＣＬ１の他端は、Ｙ方向に延伸するビット線ＢＬ１のいずれかに接続されている。
メモリセルアレイＭＣＡ１は、アレイ領域Ｒ＿Ａｒｒに設けられている。ワード線ＷＬ１は、テラス領域Ｒ＿ＴｒｒまでＸ方向に延伸しており、テラス領域Ｒ＿Ｔｒｒにおいて、階段状に形成されている。階段状に形成された各ワード線ＷＬ１のステップ面に対して、コンタクトプラグＣＣ１が接続されている。コンタクトプラグＣＣ１は、それぞれアレイ領域Ｒ＿Ａｒｒに設けられたパッドＰ１＿１ａとワード線ＷＬ１との間に配線層Ｗ１＿１を介して電気的に接続される。パッドＰ１＿１ａは、層間絶縁膜ＩＬＤ１＿１の表面から露出され、アレイチップＣＨ＿Ａ１の接合面Ｂ＿ｍｃ１に設けられた電極パッドである。配線層Ｗ１＿１は、コンタクトプラグＣＣ１を介してメモリセルアレイＭＣＡ１とパッドＰ１＿１ａとの間を電気的に接続する。
アレイ領域Ｒ＿Ａｒｒおよびテラス領域Ｒ＿Ｔｒｒの周囲には、周辺領域Ｒ＿Ｐｒｉが設けられている。周辺領域Ｒ＿Ｐｒｉはメモリチップの周辺部だけでなく、メモリチップの中央部も含め、様々な位置に設けられてもよい。周辺領域Ｒ＿Ｐｒｉには、コンタクトプラグＣｐｒｉ１がアレイチップＣＨ＿Ａ１の層間絶縁膜ＩＬＤ１＿１をＺ方向に貫通するように設けられている。コンタクトプラグＣｐｒｉ１の一端は、周辺領域Ｒ＿Ｐｒｉの接合面Ｂ＿ｍｃ１に設けられたパッドＰ１＿１ａに配線層Ｗ１＿１を介して電気的に接続されている。コンタクトプラグＣｐｒｉ１の他端は、アレイチップＣＨ＿Ａ１の接合面Ｂ＿ｍｃ１とは反対面に設けられたパッドＰ１＿１ｂに電気的に接続されている。
回路チップＣＨ＿Ｃ１は、アレイチップＣＨ＿Ａ１の下方（－Ｚ方向）に設けられており、層間絶縁膜ＩＬＤ１＿２で被覆されたＣＭＯＳ回路ＣＭＯＳ１を含む。ＣＭＯＳ回路ＣＭＯＳ１は、半導体層ＳＵＢ１上に設けられており、Ｐ型ＭＯＳＦＥＴ（MOS Field Effect Transistor）およびＮ型ＭＯＳＦＥＴを含む回路である。ＣＭＯＳ回路ＣＭＯＳ１は、他の半導体素子（例えば、抵抗素子、容量素子）を含んでいてもよい。ＣＭＯＳ回路ＣＭＯＳ１は、層間絶縁膜ＩＬＤ１＿２に被覆されている。層間絶縁膜ＩＬＤ１＿２には、多層配線層Ｗ１＿２が設けられている。多層配線層Ｗ１は、ＣＭＯＳ回路ＣＭＯＳ１とパッドＰ１＿２ａとの間を電気的に接続する。パッドＰ１＿２ａは、層間絶縁膜ＩＬＤ１＿２の表面から露出され、回路チップＣＨ＿Ｃ１の接合面Ｂ＿ｍｃ１に設けられた電極パッドである。パッドＰ１＿２ａは、アレイ領域Ｒ＿Ａｒｒ、テラス領域Ｒ＿Ｔｒｒおよび周辺領域Ｒ＿Ｐｒｉのいずれに設けられていてもよい。
回路チップＣＨ＿Ｃ１の周辺領域Ｒ＿Ｐｒｉには、貫通電極ＴＳＶ１が設けられている。貫通電極ＴＳＶ１は電極５０の一部である。貫通電極ＴＳＶ１は、半導体層ＳＵＢ１をＺ方向に貫通し、パッドＰ１＿２ａとパッドＰ１＿２ｂとの間に電気的に接続されている。パッドＰ１＿２ｂは、接合面Ｂ＿ｍｃ１とは反対側の貫通電極ＴＳＶ１の端部に設けられた電極パッドである。
アレイチップＣＨ＿Ａ１と回路チップＣＨ＿Ｃ１は、接合面Ｂ＿ｍｃ１において貼り合わされている。接合面Ｂ＿ｍｃ１において、層間絶縁膜ＩＬＤ１＿１、ＩＬＤ１＿２が接合されており、パッドＰ１＿１ａとＰ１＿２ａとが接合されている。これにより、回路チップＣＨ＿Ｃ１のＣＭＯＳ回路ＣＭＯＳ１は、多層配線層Ｗ１＿２、パッドＰ１＿２ａ、Ｐ１＿１ａおよびコンタクトプラグＣＣ１を介してメモリセルアレイＭＣＡ１に電気的に接続される。その結果、ＣＭＯＳ回路ＣＭＯＳ１は、メモリセルアレイＭＣＡ１を制御することができる。また、貫通電極ＴＳＶ１は、パッドＰ１＿２ａ、Ｐ１＿１ａおよび配線層Ｗ１＿１を介してコンタクトプラグＣｐｒｉ１に電気的に接続される。貫通電極ＴＳＶ１は、例えば、電源電力または接地電位をチップ間に共通に伝達可能にするために設けられている。
（メモリチップ４０＿２）
アレイチップＣＨ＿Ａ２は、層間絶縁膜ＩＬＤ２＿１で被覆されたメモリセルアレイＭＣＡ２を含む。メモリセルアレイＭＣＡ２は、Ｚ方向に積層され相互に絶縁された複数のワード線ＷＬ２と、積層された複数のワード線ＷＬ２を積層方向（Ｚ方向）に貫通するように延伸する複数の柱状体ＣＬ２とを有する。ワード線ＷＬ２と柱状体ＣＬ２との交差点に対応してメモリセルＭＣ２が設けられている。複数の柱状体ＣＬ２の一端は、ソース線ＳＬ２に共通に接続されている。複数の柱状体ＣＬ２の他端は、Ｙ方向に延伸するビット線ＢＬ２のいずれかに接続されている。
メモリセルアレイＭＣＡ２は、アレイ領域Ｒ＿Ａｒｒに設けられている。ワード線ＷＬ２は、テラス領域Ｒ＿ＴｒｒまでＸ方向に延伸しており、テラス領域Ｒ＿Ｔｒｒにおいて、階段状に形成されている。階段状に形成された各ワード線ＷＬ２のステップ面に対して、コンタクトプラグＣＣ２が接続されている。コンタクトプラグＣＣ２は、それぞれアレイ領域Ｒ＿Ａｒｒに設けられたパッドＰ２＿１ａとワード線ＷＬ２との間に配線層Ｗ２＿１を介して電気的に接続される。パッドＰ２＿１ａは、層間絶縁膜ＩＬＤ２＿１の表面に露出されており、アレイチップＣＨ＿Ａ２の接合面Ｂ＿ｍｃ２に設けられた電極パッドである。配線層Ｗ２＿１は、コンタクトプラグＣＣ２を介してメモリセルアレイＭＣＡ２とパッドＰ２＿１ａとの間を電気的に接続する。
アレイ領域Ｒ＿Ａｒｒおよびテラス領域Ｒ＿Ｔｒｒの周囲には、周辺領域Ｒ＿Ｐｒｉが設けられている。周辺領域Ｒ＿Ｐｒｉには、コンタクトプラグＣｐｒｉ２がアレイチップＣＨ＿Ａ２の層間絶縁膜ＩＬＤ２＿１をＺ方向に貫通するように設けられている。コンタクトプラグＣｐｒｉ２の一端は、周辺領域Ｒ＿Ｐｒｉの接合面Ｂ＿ｍｃ２に設けられたパッドＰ２＿１ａに配線層Ｗ２＿１を介して電気的に接続されている。コンタクトプラグＣｐｒｉ２の他端は、アレイチップＣＨ＿Ａ２の接合面Ｂ＿ｍｃ２とは反対面に設けられたパッドＰ２＿１ｂに電気的に接続されている。
回路チップＣＨ＿Ｃ２は、アレイチップＣＨ＿Ａ２の下方（－Ｚ方向）に設けられており、層間絶縁膜ＩＬＤ２＿２で被覆されたＣＭＯＳ回路ＣＭＯＳ２を含む。ＣＭＯＳ回路ＣＭＯＳ２は、半導体層ＳＵＢ２上に設けられており、Ｐ型ＭＯＳＦＥＴおよびＮ型ＭＯＳＦＥＴを含む回路である。ＣＭＯＳ回路ＣＭＯＳ２は、他の半導体素子（例えば、抵抗素子、容量素子）を含んでいてもよい。ＣＭＯＳ回路ＣＭＯＳ２は、層間絶縁膜ＩＬＤ２＿２に被覆されている。層間絶縁膜ＩＬＤ２＿２には、多層配線層Ｗ２＿２が設けられている。多層配線層Ｗ２＿２は、ＣＭＯＳ回路ＣＭＯＳ２とパッドＰ２＿２ａとの間を電気的に接続する。パッドＰ２＿２ａは、層間絶縁膜ＩＬＤ２＿２の表面に露出されており、回路チップＣＨ＿Ｃ２の接合面Ｂ＿ｍｃ２に設けられた電極パッドである。パッドＰ２＿２ａは、アレイ領域Ｒ＿Ａｒｒ、テラス領域Ｒ＿Ｔｒｒおよび周辺領域Ｒ＿Ｐｒｉのいずれに設けられていてもよい。
回路チップＣＨ＿Ｃ２の周辺領域Ｒ＿Ｐｒｉには、貫通電極ＴＳＶ２が設けられている。貫通電極ＴＳＶ２は、半導体層ＳＵＢ２をＺ方向に貫通し、パッドＰ２＿２ａとパッドＰ２＿２ｂとの間に電気的に接続されている。パッドＰ２＿２ｂは、接合面Ｂ＿ｍｃ２とは反対側の貫通電極ＴＳＶ２の端部に設けられた電極パッドである。
アレイチップＣＨ＿Ａ２と回路チップＣＨ＿Ｃ２は、接合面Ｂ＿ｍｃ２において貼り合わされている。接合面Ｂ＿ｍｃ２において、層間絶縁膜ＩＬＤ２＿１、ＩＬＤ２＿２が接合されており、パッドＰ２＿１ａとＰ２＿２ａとが接合されている。これにより、回路チップＣＨ＿Ｃ２のＣＭＯＳ回路ＣＭＯＳ２は、多層配線層Ｗ２＿２、パッドＰ２＿２ａ、Ｐ２＿１ａおよびコンタクトプラグＣＣ２を介してメモリセルアレイＭＣＡ２に電気的に接続される。その結果、ＣＭＯＳ回路ＣＭＯＳ２は、メモリセルアレイＭＣＡ２を制御することができる。また、貫通電極ＴＳＶ２は、パッドＰ２＿２ａ、Ｐ２＿１ａおよび配線層Ｗ２＿１を介してコンタクトプラグＣｐｒｉ２に電気的に接続される。貫通電極ＴＳＶ２も、例えば、電源電力または接地電位をチップ間に共通に伝達可能にするために設けられている。
（メモリチップ４０＿１、４０＿２間の接合）
メモリチップ４０＿１とメモリチップ４０＿２は、接合面Ｂ＿ｃｈｉｐにおいて接合されている。接合面Ｂ＿ｃｈｉｐにおいて、パッドＰ１＿１ｂとパッドＰ２＿１ｂとが接合されている。メモリチップ４０＿１と４０＿２は、互いに接合されたパッドＰ１＿１ｂ、Ｐ２＿１ｂを介して電気的に接続されている。これにより、貫通電極ＴＳＶ１、ＴＳＶ２およびコンタクトプラグＣｐｒｉ１、Ｃｐｒｉ２は、電気的に接続されており、例えば、電源電力または接地電位を、積層された複数のメモリチップ４０＿１、４０＿２間において共通に伝達することができる。
（パッドＰ１＿１ａ等の構成）
図３Ａは、パッドＰ１＿１ａの構成例を示す平面図である。図３Ａでは、アレイチップＣＨ＿Ａ１の層間絶縁膜ＩＬＤ１＿１の表面（接合面Ｂ＿ｍｃ１）に対して略垂直方向からの第１平面視（Ｚ方向から見た平面視）において、パッドＰ１＿１ａは、層間絶縁膜ＩＬＤ１＿１の表面から露出されている。上記平面視において、パッドＰ１＿１ａは、その周辺を層間絶縁膜ＩＬＤ１＿１によって囲まれており、例えば、略八角形の形状を有する。パッドＰ１＿１ａの平面形状は、八角形以外の多角形、略円形、略楕円形であってもよい。
パッドＰ１＿１ａの内側には、バリアメタル膜１０１＿１ａ、導電性材料１０２＿１ａ、および、絶縁性材料１０３＿１ａが設けられている。
バリアメタル膜１０１＿１ａは、パッドＰ１＿１ａの外縁に設けられ、層間絶縁膜ＩＬＤ１＿１または絶縁性材料１０３＿１ａと導電性材料１０２＿１ａとの間に設けられている。バリアメタル膜１０１＿１ａには、例えば、チタン膜および窒化チタン膜の積層膜等の導電性材料が用いられる。
導電性材料１０２＿１ａは、バリアメタル膜１０１＿１ａで囲まれたパッドＰ１＿１ａの内側に設けられている。導電性材料１０２＿１ａには、例えば、銅、タングステン等の導電性材料が用いられる。絶縁性材料１０３＿１ａは、導電性材料１０２＿１ａの内側にアイランド状に設けられており、その周囲は、導電性材料１０２＿１ａで囲まれている。
上記平面視において、複数の絶縁性材料１０３＿１ａは、導電性材料１０２＿１ａの表面において、それぞれＹ方向に延伸しており、細長形状を有する。また、上記平面視において、複数の絶縁性材料１０３＿１ａは、導電性材料１０２＿１ａの表面において、Ｙ方向に対して直交するＸ方向にストライプ状またはラインアンドスペース状に配列されている。換言すると、複数の絶縁性材料１０３＿１ａは、略平行に延伸するスリット状または短冊状に設けられている。複数の絶縁性材料１０３＿１ａは、上記平面視において、パッドＰ１＿１ａの内側に設けられており、バリアメタル膜１０１＿１ａおよび層間絶縁膜ＩＬＤ１＿１には達していない。尚、絶縁性材料１０３＿１ａは、パッドＰ１＿１ａの下方において、層間絶縁膜ＩＬＤ１＿１とつながっていてもよい。絶縁性材料１０３＿１ａには、層間絶縁膜ＩＬＤ１＿１と同じ材料（例えば、シリコン酸化膜）が用いられ得る。
また、上記平面視においてパッドＰ１＿１ａの絶縁性材料１０３＿１ａの面積は、導電性材料１０２＿１ａの面積よりも小さい。導電性材料１０２＿１ａの面積を比較的大きくすることによって、回路チップＣＨ＿Ｃ１のパッドＰ１＿２ａの導電性材料１０２＿２ａとの接触面積が大きくなり、パッドＰ１＿１ａとパッドＰ１＿２ａとの間の接触抵抗を低く抑えることができる。
ここで、絶縁性材料１０３＿１ａは、導電性材料１０２＿１ａの材料（例えば、銅またはタングステン等の金属材料）よりもＣＭＰ工程におけるエッチングレートが低い材料（例えば、シリコン酸化膜等の酸化膜、または窒化シリコン膜等の窒化膜、炭化シリコン膜というの炭化膜、またはこれらの複合材料等を用いることができる。）で形成されている。例えば、絶縁性材料１０３＿１ａは、導電性材料１０２＿１ａの材料よりも研磨され難い物理的に硬い材料で形成されていてもよい。あるいは、絶縁性材料１０３＿１ａは、導電性材料１０２＿１ａの材料よりも研磨剤（スラリ）によって化学的にエッチングされ難い材料で形成されていてもよい。従って、ＣＭＰ工程において、絶縁性材料１０３＿１ａが導電性材料１０２＿１ａの内側において支柱となり、導電性材料１０２＿１ａの中央部の膜厚が薄くなり窪みができる（ディッシング）ことを緩和することができる。
パッドＰ１＿１ａのＸ方向またはＹ方向の幅Ｗｐ１＿１ａは、例えば、約１μｍである。絶縁性材料１０３＿１ａの幅Ｗ１０３＿１ａは、例えば、約数１０ｎｍである。
破線で示す配線層Ｗ１＿１は、パッドＰ１＿１ａの下に設けられている。配線層Ｗ１＿１は、ビアコンタクトＶ１＿１を介してパッドＰ１＿１ａに電気的に接続されている。本実施形態では、９個のビアコンタクトＶ１＿１がパッドＰ１＿１ａと配線層Ｗ１＿１との間に設けられている。しかし、ビアコンタクトＶ１＿１の個数は、９個に限定されず、任意でよい。また、図３Ｃは、配線層Ｗ１＿１の構成の一例を示す平面図である。配線層Ｗ１＿１は、上記平面視においてパッドＰ１＿１ａの下方に略方形の枠内に十字形状に形成されている。配線層Ｗ１＿１上には、９個のビアコンタクトＶ１＿１が設けられている。
また、配線層Ｗ１＿１は十字形状ではなく、べた形状であってもよい。
図３Ｂは、パッドＰ１＿１ａの構成例を示す断面図である。図３Ｂは、図３ＡのＢ－Ｂ線に沿った断面を示す。パッドＰ１＿１ａは、層間絶縁膜ＩＬＤ１＿１内に埋め込まれており、層間絶縁膜ＩＬＤ１＿１の表面に露出されている。導電性材料１０２＿１ａは、その下に設けられた配線層Ｗ１＿１にビアコンタクトＶ１＿１を介して電気的に接続されている。絶縁性材料１０３＿１ａは、層間絶縁膜ＩＬＤ１＿１の一部でよく、同一材料でよい。尚、導電性材料１０２＿１ａの高さは、例えば、約１μｍである。
このように、本実施形態によれば、パッドＰ１＿１ａは、接合面Ｂ＿ｍｃ１に対して略垂直方向からの平面視において、導電性材料１０２＿１ａの内側にアイランド状に設けられた絶縁性材料１０３＿１ａを含む。絶縁性材料１０３＿１ａは、導電性材料１０２＿１ａよりもエッチングレートが低い材料で形成されている。従って、層間絶縁膜ＩＬＤ１＿１および導電性材料１０２＿１ａを研磨するＣＭＰ工程において、絶縁性材料１０３＿１ａが導電性材料１０２＿１ａ内において支柱となり、導電性材料１０２＿１ａのディッシングを緩和することができる。
絶縁性材料１０３＿１ａが設けられていない場合、導電性材料１０２＿１ａは、比較的広い面積で研磨される。この場合、導電性材料１０２＿１ａの内側において、大きくディッシングされ窪む。
これに対し、本実施形態によれば、絶縁性材料１０３＿１ａが導電性材料１０２＿１ａを比較的小さい面積に分け、導電性材料１０２＿１ａ内において支柱となる。これにより、導電性材料１０２＿１ａの内側において、ディッシングが抑制される。
絶縁性材料１０３＿１ａは、導電性材料１０２＿１ａ内に略均等に配置されていることが好ましい。これにより、導電性材料１０２＿１ａのディッシングが局所的に大きく発生することを抑制できる。
図３Ａおよび図３Ｂは、パッドＰ１＿１ａについて説明したが、パッドＰ１＿２ａ、Ｐ２＿１ａ、Ｐ２＿２ａ、Ｐ１＿２ｂ、Ｐ２＿１ｂについても、同様に構成されてよい。これにより、パッドＰ１＿１ａ以外の他のパッドＰ１＿２ａ、Ｐ２＿１ａ、Ｐ２＿２ａ、Ｐ１＿２ｂ、Ｐ２＿１ｂについても、ＣＭＰ工程において、ディッシングが抑制される。尚、パッドＰ１＿２ａ、Ｐ２＿１ａ、Ｐ２＿２ａ、Ｐ１＿２ｂ、Ｐ２＿１ｂの構成は、図３Ａおよび図３Ｂを参照すれば容易に理解できるので、その詳細な説明を省略する。
図４は、接合面Ｂ＿ｍｃ１の部分の構成例を示す断面図である。アレイチップＣＨ＿Ａ１側のパッドＰ１＿１ａと回路チップＣＨ＿Ｃ１側のパッドＰ１＿２ａとが接合面Ｂ＿ｍｃ１において接合されている。
パッドＰ１＿１ａおよびパッドＰ１＿２ａは、ともに図３Ａおよび図３Ｂに示す構成を有する。従って、図３Ａに示すパッドＰ１＿１ａと同様に、層間絶縁膜ＩＬＤ１＿２の表面に対して略垂直方向からの平面視において、パッドＰ１＿２ａの内側には、バリアメタル膜１０１＿２ａ、導電性材料１０２＿２ａ、および、絶縁性材料１０３＿２ａが設けられている。
尚、以下のパッドＰ１＿２ａの説明において、図３Ａおよび図３ＢのパッドＰ１＿１ａ、層間絶縁膜ＩＬＤ１＿１、バリアメタル膜１０１＿１ａ、導電性材料１０２＿１ａ、および、絶縁性材料１０３＿１ａは、それぞれパッドＰ１＿２ａ、層間絶縁膜ＩＬＤ１＿２、バリアメタル膜１０１＿２ａ、導電性材料１０２＿２ａ、および、絶縁性材料１０３＿２ａと読み替えられるものとする。
バリアメタル膜１０１＿２ａは、パッドＰ１＿２ａの外縁に設けられ、層間絶縁膜ＩＬＤ１＿２または絶縁性材料１０３＿２ａと導電性材料１０２＿２ａとの間に設けられている。バリアメタル膜１０１＿２ａには、例えば、チタン膜および窒化チタン膜の積層膜等の導電性材料が用いられる。
導電性材料１０２＿２ａは、バリアメタル膜１０１＿２ａで囲まれたパッドＰ１＿２ａの内側に設けられている。導電性材料１０２＿２ａには、例えば、銅、タングステン等の導電性材料が用いられる。絶縁性材料１０３＿２ａは、導電性材料１０２＿２ａの内側にアイランド状に設けられており、その周囲は、導電性材料１０２＿２ａで囲まれている。
上記平面視において、複数の絶縁性材料１０３＿２ａは、導電性材料１０２＿２ａの表面において、それぞれＹ方向に延伸しており、細長形状を有する。また、上記平面視において、複数の絶縁性材料１０３＿２ａは、導電性材料１０２＿２ａの表面において、Ｙ方向に対して直交するＸ方向にストライプ状またはラインアンドスペース状に配列されている。換言すると、複数の絶縁性材料１０３＿２ａは、略平行に延伸するスリット状または短冊状に設けられている。複数の絶縁性材料１０３＿２ａは、上記平面視において、パッドＰ１＿２ａの内側に設けられており、バリアメタル膜１０１＿２ａおよび層間絶縁膜ＩＬＤ１＿２には達していない。尚、絶縁性材料１０３＿２ａには、層間絶縁膜ＩＬＤ１＿２と同じ材料（例えば、シリコン酸化膜）が用いられ得る。
ここで、絶縁性材料１０３＿２ａは、導電性材料１０２＿２ａの材料（例えば、銅またはタングステン等の金属材料）よりもエッチングレートが低い材料（例えば、シリコン酸化膜）で形成されている。例えば、絶縁性材料１０３＿２ａは、導電性材料１０２＿２ａの材料よりも研磨され難い物理的に硬い材料で形成されていてもよい。あるいは、絶縁性材料１０３＿２ａは、導電性材料１０２＿２ａの材料よりも研磨剤（スラリ）によって化学的にエッチングされ難い材料で形成されていてもよい。従って、ＣＭＰ工程において、絶縁性材料１０３＿２ａが導電性材料１０２＿２ａの内側において支柱となり、導電性材料１０２＿２ａのディッシングを緩和することができる。
パッドＰ１＿２ａのＸ方向またはＹ方向の幅Ｗｐ１＿２ａは、例えば、約１μｍである。絶縁性材料１０３＿２ａの幅Ｗ１０３＿２ａは、例えば、約数１０ｎｍである。
パッドＰ１＿２ａは、層間絶縁膜ＩＬＤ１＿２内に埋め込まれており、層間絶縁膜ＩＬＤ１＿２の表面に露出されている。導電性材料１０２＿２ａは、その下に設けられた配線層Ｗ１＿２に電気的に接続されている。絶縁性材料１０３＿２ａは、層間絶縁膜ＩＬＤ１＿２の一部でよく、同一材料でよい。尚、導電性材料１０２＿２ａの高さは、例えば、約１μｍである。
このように、パッドＰ１＿１ａ、Ｐ１＿２ａはほぼ同一の構成を有する。パッドＰ１＿１ａとパッドＰ１＿２ａは、パッドＰ１＿１ａとパッドＰ１＿２ａとの接合面Ｂ＿ｍｃ１において、絶縁性材料１０３＿１ａの延伸方向と、絶縁性材料１０３＿２ａの延伸方向とがほぼ同じ方向（例えば、Ｙ方向）になるように接合される。これにより、アレイチップＣＨ＿Ａ１と回路チップＣＨ＿Ｃ１とを貼り合わせたとき、図４に示すように、導電性材料１０２＿１ａと導電性材料１０２＿２ａとが接合面Ｂ＿ｍｃ１においてほぼ対向して一致するように接合される。このとき、パッドＰ１＿１ａ、Ｐ１＿２ａは、ほとんどディッシングされておらず、導電性材料１０２＿１ａ、１０２＿２ａは、接合面Ｂ＿ｍｃ１においてほとんど窪んでいない。即ち、導電性材料１０２＿１ａ、１０２＿２ａは、接合面Ｂ＿ｍｃ１においてほぼ面一に設けられる。よって、導電性材料１０２＿１ａおよび導電性材料１０２＿２ａのそれぞれの内側に絶縁性材料１０３＿１ａ、１０３＿２ａが設けられているものの、導電性材料１０２＿１ａおよび導電性材料１０２＿２ａは、接合面Ｂ＿ｍｃ１において充分に低抵抗で接合され得る。
もし、絶縁性材料１０３＿１ａ、１０３＿２ａが設けられていない場合、接合面Ｂ＿ｍｃ１における導電性材料１０２＿１ａ、１０２＿２ａの面積はその分、広くなるものの、ＣＭＰ工程におけるディッシングによって、導電性材料１０２＿１ａ、１０２＿２ａは接合不良になりやすくなる。従って、導電性材料１０２＿１ａと導電性材料１０２＿２ａとの間の接触抵抗が高くなるおそれがある。
これに対し、本実施形態によれば、絶縁性材料１０３＿１ａ、１０３＿２ａが設けられているため、接合面Ｂ＿ｍｃ１における導電性材料１０２＿１ａ、１０２＿２ａの面積はその分、小さくなる。しかし、導電性材料１０２＿１ａ、１０２＿２ａのディッシングは抑制され、導電性材料１０２＿１ａ、１０２＿２ａは、接合面Ｂ＿ｍｃ１においてほとんど窪んでいない。従って、導電性材料１０２＿１ａと導電性材料１０２＿２ａとの間の接触抵抗は、低くかつ安定させることができる。
次に、第１実施形態によるパッドＰ１＿１ａ、Ｐ１＿２ａの製造方法について説明する。
図５～図１１は、第１実施形態によるパッドＰ１＿１ａの製造方法の一例を示す断面図である。尚、パッドＰ１＿２ａの製造方法は、パッドＰ１＿１ａの製造方法と同様であるので、その詳細な説明は省略する。
まず、アレイチップＣＨ＿Ａ１の基板（例えば、シリコン基板）にメモリセルアレイＭＣＡ１および層間絶縁膜ＩＬＤ１＿１等を形成する。次に、アレイチップＣＨ＿Ａ１の層間絶縁膜ＩＬＤ１＿１に配線層Ｗ１＿１を形成する。次に、配線層Ｗ１＿１および層間絶縁膜ＩＬＤ１＿１上にさらに絶縁膜を堆積する。絶縁膜は、層間絶縁膜ＩＬＤ１＿１と同じ材料（例えば、シリコン酸化膜）でよい。よって、配線層Ｗ１＿１上の絶縁膜も層間絶縁膜ＩＬＤ１＿１と呼ぶ。これにより、図５に示す構造が得られる。
次に、リソグラフィ技術およびエッチング技術を用いて、配線層Ｗ１＿１上の層間絶縁膜ＩＬＤ１＿１を加工する。これにより、図６に示すように、配線層Ｗ１＿１上の層間絶縁膜ＩＬＤ１＿１をビアコンタクトＶ１＿１のパターンに加工する。
次に、図７に示すように、層間絶縁膜ＩＬＤ１＿１および配線層Ｗ１＿１上にバリアメタル膜２０１＿１ａおよび導電性材料２０２＿１ａを堆積する。バリアメタル膜２０１＿１ａには、例えば、チタン膜と窒化チタン膜の積層膜等が用いられる。導電性材料２０２＿１ａには、例えば、銅、タングステン等の導電性材料が用いられる。
次に、ＣＭＰ法を用いて、層間絶縁膜ＩＬＤ１＿１が露出されるまで、バリアメタル膜２０１＿１ａおよび導電性材料２０２＿１ａを研磨する。これにより、図８に示すように、バリアメタル膜２０１＿１ａおよび導電性材料２０２＿１ａからなるビアコンタクトＶ１＿１が形成される。
次に、ビアコンタクトＶ１＿１上にさらに絶縁膜を堆積する。絶縁膜は、層間絶縁膜ＩＬＤ１＿１と同じ材料（例えば、シリコン酸化膜）でよい。よって、ビアコンタクトＶ１＿１上の絶縁膜も層間絶縁膜ＩＬＤ１＿１と呼ぶ。次に、リソグラフィ技術およびエッチング技術を用いて、図９に示すように、ビアコンタクトＶ１＿１上の層間絶縁膜ＩＬＤ１＿１をパッドＰ１＿１ａのパターンに加工する。
次に、図１０に示すように、層間絶縁膜ＩＬＤ１＿１およびビアコンタクトＶ１＿１上にバリアメタル膜１０１＿１ａおよび導電性材料１０２＿１ａを堆積する。バリアメタル膜１０１＿１ａには、例えば、チタン膜と窒化チタン膜の積層膜等が用いられる。導電性材料１０２＿１ａには、例えば、銅、タングステン等の導電性材料が用いられる。
次に、ＣＭＰ法を用いて、層間絶縁膜ＩＬＤ１＿１が露出されるまで、バリアメタル膜１０１＿１ａおよび導電性材料１０２＿１ａを研磨する。これにより、図１１に示すように、バリアメタル膜１０１＿１ａおよび導電性材料１０２＿１ａを含むパッドＰ１＿１ａが形成される。尚、ＣＭＰ工程で露出された層間絶縁膜ＩＬＤ１＿１が上記絶縁性材料１０３＿１ａとなっている。
ここで、図３Ａに示すように、絶縁性材料１０３＿１ａが導電性材料１０２＿１ａの内側にアイランド状（例えば、ストライプ状またはラインアンドスペース状）に設けられている。バリアメタル膜１０１＿１ａおよび導電性材料１０２＿１ａのＣＭＰ工程において、絶縁性材料１０３＿１ａが導電性材料１０２＿１ａ内において支柱として機能する。これにより、パッドＰ１＿１ａにおいて導電性材料１０２＿１ａのディッシング（窪み）が抑制される。
以上、アレイチップＣＨ＿Ａ１のパッドＰ１＿１ａの製造方法について説明した。回路チップＣＨ＿Ｃ１のパッドＰ１＿２ａは、ＣＭＯＳ回路ＣＭＯＳ１に接続されるものの、パッドＰ１＿１ａと同様に形成される。よって、パッドＰ１＿２ａにおいても導電性材料１０２＿２ａのディッシング（窪み）も抑制される。
アレイチップＣＨ＿Ａ１のパッドＰ１＿１ａおよび回路チップＣＨ＿Ｃ１のパッドＰ１＿２ａのディッシングが抑制される。従って、アレイチップＣＨ＿Ａ１と回路チップＣＨ＿Ｃ１とを貼り合わせたときに、図４に示すように、パッドＰ１＿１ａとパッドＰ１＿２ａとはほとんど隙間なく充分に接合される。その結果、アレイチップＣＨ＿Ａ１と回路チップＣＨ＿Ｃ１との間のパッド間の接触抵抗の上昇を抑制し、オープン不良を抑制することができる。
以上、アレイチップＣＨ＿Ａ１と回路チップＣＨ＿Ｃ１との間の接合について説明したが、本実施形態は、メモリチップ４０＿１、４０＿２間の接合についても適用することができる。
（メモリチップ４０＿１、４０＿２間の接合）
図２に示すように、メモリチップ４０＿１とメモリチップ４０＿２とは、接合面Ｂ＿ｃｈｉｐにおいて接合する。メモリチップ４０＿１、４０＿２は、互いに同じ構成を有する。
接合面Ｂ＿ｃｈｉｐにおいて、メモリチップ４０＿１のパッドＰ１＿２ｂとメモリチップ４０＿２のパッドＰ２＿１ｂとが電気的に接続される。パッドＰ１＿２ｂは、メモリチップ４０＿１の回路チップＣＨ＿Ｃ１に設けられた貫通電極ＴＳＶ１に、再配線層（図示せず）を介して電気的に接続されている。パッドＰ２＿１ｂは、メモリチップ４０＿２のアレイチップＣＨ＿Ａ２のコンタクトプラグＣｐｒｉ２に電気的に接続されている。
ここで、パッドＰ１＿２ｂ、Ｐ２＿１ｂは、それぞれ図３Ａおよび図３Ｂに示すパッドＰ１＿１ａと同じ構成を有してよい。これにより、パッドＰ１＿２ｂとパッドＰ１＿１ａとは、図４に示すパッドＰ１＿１ａとパッドＰ１＿２ａと同様に接合される。従って、メモリチップ４０＿１、４０＿２間の接合においても、本実施形態の効果を得ることができる。
図１２～図１７は、回路チップＣＨ＿Ｃ１の貫通電極ＴＳＶ１の領域の形成工程の一例を示す断面図である。
まず、半導体製造プロセスを用いて、基板（例えば、シリコン基板）ＳＵＢ１上にＣＭＯＳ回路ＣＭＯＳ１を形成する。図１２に示すように、ＣＭＯＳ回路ＣＭＯＳ１は、パッドＰ１＿２ｂおよび配線Ｗ１＿２（あるいは貫通電極の受け電極）を介して貫通電極ＴＳＶ１に電気的に接続されている。尚、図１３以降では、ＣＭＯＳ回路ＣＭＯＳ１、パッドＰ１＿２ｂおよび配線Ｗ１＿２の図示を省略している。
次に、リソグラフィ技術およびエッチング技術を用いて貫通電極ＴＳＶ１の形成領域にホールを形成する。このホールの内壁にスペーサ絶縁膜ＳＰ１を成膜する。次に、めっき法等を用いて、スペーサ絶縁膜（例えば、シリコン酸化膜）ＳＰ１の内側に貫通電極ＴＳＶ１の材料（例えば、銅、タングステン）が埋め込まれる。次に、基板ＳＵＢ１上に層間絶縁膜ＩＬＤ１＿２を堆積する。これにより、図１２に示す構造が得られる。
このように、貫通電極ＴＳＶ１は、ＣＭＯＳ回路の形成後に形成されている。よって、ＣＭＯＳ回路の高温熱処理の後に、貫通電極ＴＳＶ１が形成されるので、貫通電極ＴＳＶ１の材料（例えば、銅、タングステン）は、めっき法を用いて成膜することができる。貫通電極ＴＳＶ１のＣＭＯＳ回路側の端部はＣＭＯＳ回路と電気的に接続してもよいし、外部電極と電気的に接続してもよい。
次に、回路チップＣＨ＿Ｃ１は、アレイチップＣＨ＿Ａ１と張り合わされる。このとき、パッドＰ１＿１ａとパッドＰ１＿２ａとが接合される（図２参照）。
次に、図１３に示すように、基板ＳＵＢ１の上下を反転させる。次に、図１４に示すように、基板ＳＵＢ１の裏面側をエッチングし、貫通電極ＴＳＶ１およびスペーサ絶縁膜ＳＰ１の端部を露出させる。
次に、図１５に示すように、絶縁膜９１、９２を基板ＳＵＢ１および貫通電極ＴＳＶ１上に堆積する。絶縁膜９１は、例えば、シリコン窒化膜であり、絶縁膜９２は、例えば、シリコン酸化膜である。
次に、図１６に示すように、ＣＭＰ法を用いて、貫通電極ＴＳＶ１の露出されるまで絶縁膜９１、９２を研磨する。これにより、貫通電極ＴＳＶ１が基板ＳＵＢ１内に形成される。貫通電極ＴＳＶ１は、スペーサ絶縁膜ＳＰ１によって基板ＳＵＢ１から電気的に絶縁された状態で、基板ＳＵＢ１を貫通している。
次に、図１７に示すように、再配線層ＲＷ１を形成する。次に、再配線層ＲＷ１上にパッドＰ１＿２ｂが形成される。パッドＰ１＿２ｂの構成および形成方法は、図３Ａ～図１１を参照して説明した通りである。
その後、メモリチップ４０＿１、４０＿２を貼り合わせる。これにより、図２に示すように、パッドＰ１＿２ｂとパッドＰ２＿１ｂとが張り合わされる。
尚、アレイチップＣＨ＿Ａ１に貫通電極が設けられている場合には、アレイチップＣＨ＿Ａ１の貫通電極も図１２～図１７に示す方法と同様に形成され得る。
（変形例１）
図１８Ａ～図１８Ｄは、パッドＰ１＿１ａの製造方法の他の例を示す断面図である。尚、パッドＰ１＿２ａの製造方法は、パッドＰ１＿１ａの製造方法と同様であるので、その詳細な説明は省略する。
図５に示す構造を形成した後、リソグラフィ技術およびエッチング技術を用いて、配線層Ｗ１＿１上の層間絶縁膜ＩＬＤ１＿１を加工する。これにより、図１８Ａに示すように、配線層Ｗ１＿１上の層間絶縁膜ＩＬＤ１＿１をビアコンタクトＶ１＿１のパターンに加工する。
次に、再度、リソグラフィ技術およびエッチング技術を用いて、層間絶縁膜ＩＬＤ１＿１を加工し、図１８Ｂに示すように、層間絶縁膜ＩＬＤ１＿１の上部をパッドＰ１＿１ａのパターンに加工する。これにより、パッドＰ１＿１ａのパターンが層間絶縁膜ＩＬＤ１＿１の上部に形成され、ビアコンタクトＶ１＿１のパターンがパッドＰ１＿１ａのパターンの下に続くように形成される。
次に、図１８Ｃに示すように、層間絶縁膜ＩＬＤ１＿１および配線層Ｗ１＿１上にバリアメタル膜１０１＿１ａおよび導電性材料１０２＿１ａを堆積する。
次に、ＣＭＰ法を用いて、層間絶縁膜ＩＬＤ１＿１が露出されるまで、バリアメタル膜１０１＿１ａおよび導電性材料１０２＿１ａを研磨する。これにより、図１８Ｄに示すように、バリアメタル膜１０１＿１ａおよび導電性材料１０２＿１ａからなるビアコンタクトＶ１＿１およびパッドＰ１＿１ａが同時に形成される。このＣＭＰ工程において、絶縁性材料１０３＿１ａが導電性材料１０２＿１ａの内側において支柱となり、導電性材料１０２＿１ａのディッシングを緩和することができる。
変形例１は、ビアコンタクトＶ１＿１およびパッドＰ１＿１ａが同時に形成される。従って、変形例１は、第１実施形態よりも少ない工程でパッドＰ１＿１ａを形成することができる。変形例１の他の製造工程は、第１実施形態と同様でよい。よって、本変形例１は、第１実施形態と同様の効果を得ることができる。
（変形例２）
図１９Ａ～図１９Ｇは、パッドＰ１＿１ａの製造方法のさらに他の例を示す断面図である。尚、パッドＰ１＿２ａの製造方法は、パッドＰ１＿１ａの製造方法と同様であるので、その詳細な説明は省略する。
図５に示す構造を形成した後、リソグラフィ技術およびエッチング技術を用いて、配線層Ｗ１＿１上の層間絶縁膜ＩＬＤ１＿１のうち、パッドＰ１＿１ａの形成領域全体の層間絶縁膜ＩＬＤ１＿１を除去する。これにより、図１９Ａに示す構造が得られる。
次に、図１９Ｂに示すように、層間絶縁膜ＩＬＤ１＿１および配線層Ｗ１＿１上にバリアメタル膜１０１＿１ａおよび導電性材料１０２＿１ａを堆積する。
次に、ＣＭＰ法を用いて、層間絶縁膜ＩＬＤ１＿１が露出されるまで、バリアメタル膜１０１＿１ａおよび導電性材料１０２＿１ａを研磨する。これにより、図１９Ｃに示すように、バリアメタル膜１０１＿１ａおよび導電性材料１０２＿１ａがパッドＰ１＿１ａの形成領域全体に形成される。
次に、リソグラフィ技術およびエッチング技術を用いて、導電性材料１０２＿１ａの上部を加工し、絶縁性材料１０３＿１ａの形成領域にある導電性材料１０２＿１ａを除去する。これにより、図１９Ｄに示す構造が得られる。
次に、図１９Ｅに示すように、層間絶縁膜ＩＬＤ１＿１および導電性材料１０２＿１ａ上にバリアメタル膜１０１＿３を堆積する。
次に、図１９Ｆに示すように、絶縁性材料１０３＿１ａをバリアメタル膜１０１＿３上に堆積する。
次に、ＣＭＰ法を用いて、層間絶縁膜ＩＬＤ１＿１が露出されるまで、絶縁性材料１０３＿１ａを研磨する。これにより、図１９Ｇに示すように、パッドＰ１＿１ａが形成される。このＣＭＰ工程において、導電性材料１０２＿１ａが露出されても、絶縁性材料１０３＿１ａが導電性材料１０２＿１ａの内側において支柱となり、導電性材料１０２＿１ａのディッシングを緩和することができる。
変形例２では、ビアコンタクトＶ１＿１は、パッドＰ１＿１ａの形成領域全体に設けられている。この場合、パッドＰ１＿１ａは、ビアコンタクトＶ１＿１を介して配線層Ｗ１＿１に接続されている。
変形例２も、ビアコンタクトＶ１＿１およびパッドＰ１＿１ａが同時に形成される。従って、変形例２は、第１実施形態よりも少ない工程でパッドＰ１＿１ａを形成することができる。変形例２の他の形成工程は、第１実施形態と同様でよい。よって、本変形例２は、第１実施形態と同様の効果を得ることができる。尚、変形例２によって形成されたパッドＰ１＿１ａを用いた実施形態は、図２５を参照して後述する。
（変形例３）
図２０Ａ～図２０Ｆは、回路チップＣＨ＿Ｃ１の貫通電極ＴＳＶ１の領域の形成工程の他の例を示す断面図である。この変形例では、ＣＭＯＳ回路を形成し基板ＳＵＢ１の反転後に、貫通電極ＴＳＶ１を形成する。
まず、図示しないＣＭＯＳ回路を基板ＳＵＢ１上に形成し、その上に層間絶縁膜ＩＬＤ１＿２を堆積する。これにより、図２０Ａに示す構造が得られる。
次に、図２０Ｂに示すように、リソグラフィ技術およびエッチング技術を用いて貫通電極ＴＳＶ１の形成領域にホールを形成する。
次に、図２０Ｃに示すように、このホールの内壁にスペーサ絶縁膜ＳＰ１を成膜し、エッチバックすることによって、ホールの底部にあるスペーサ絶縁膜ＳＰ１を除去する。
次に、図２０Ｄに示すように、めっき法等を用いて、スペーサ絶縁膜ＳＰ１の内側に貫通電極ＴＳＶ１の材料が埋め込まれる。
このように、貫通電極ＴＳＶ１は、ＣＭＯＳ回路の形成後に形成されている。よって、ＣＭＯＳ回路の高温熱処理の後に、貫通電極ＴＳＶ１が形成されるので、貫通電極ＴＳＶ１の材料（例えば、銅、タングステン）は、めっき法を用いて成膜することができる。
次に、ＣＭＰ法を用いて、スペーサ絶縁膜ＳＰ１の表面が露出されるまで、貫通電極ＴＳＶ１の材料を研磨する。これにより、図２０Ｅに示すように、貫通電極ＴＳＶ１が基板ＳＵＢ１内に形成される。貫通電極ＴＳＶ１は、スペーサ絶縁膜ＳＰ１によって基板ＳＵＢ１から電気的に絶縁された状態で、基板ＳＵＢ１を貫通している。
次に、図２０Ｆに示すように、再配線層ＲＷ１を形成する。次に、再配線層ＲＷ１上にパッドＰ１＿２ｂが形成される。パッドＰ１＿２ｂの構成および形成方法は、図３Ａ～図１１を参照して説明した通りである。
その後、メモリチップ４０＿１、４０＿２を貼り合わせる。これにより、図２に示すように、パッドＰ１＿２ｂとパッドＰ２＿１ｂとが張り合わされる。
尚、アレイチップＣＨ＿Ａ１に貫通電極が設けられている場合には、アレイチップＣＨ＿Ａ１の貫通電極も本変形例と同様に形成され得る。
（第２実施形態）
図２１は、第２実施形態によるパッドＰ１＿２ａの構成例を示す平面図である。第１実施形態のように、パッドＰ１＿１ａとパッドＰ１＿２ａが同じ構成である場合、図４のＸ方向にパッドＰ１＿１ａとパッドＰ１＿２ａが相対的にずれると、導電性材料１０２＿１ａが絶縁性材料１０３＿２ａと対向し、導電性材料１０２＿２ａが絶縁性材料１０３＿１ａと対向するおそれがある。この場合、導電性材料１０２＿１ａと導電性材料１０２＿１２ａとの接触面積が極端に小さくなり、パッドＰ１＿１ａとパッドＰ１＿２ａとの接触抵抗が高くなり、かつ、不安定になるおそれがある。
これに対し、第２実施形態では、Ｚ方向から見た平面視において、パッドＰ１＿２ａの絶縁性材料１０３＿２ａがＸおよびＹ方向に対して傾斜する方向に延伸している。パッドＰ１＿１ａの構成は、第１実施形態のそれと同じでよい。
図２２は、第２実施形態による接合面Ｂ＿ｍｃ１の領域の構成例を示す断面図である。第２実施形態では、アレイチップＣＨ＿Ａ１と回路チップＣＨ＿Ｃ１とを貼り合わせたときに、パッドＰ１＿１ａとパッドＰ１＿２ａは、接合面Ｂ＿ｍｃ１において、絶縁性材料１０３＿１ａの延伸方向（例えば、Ｙ方向）と絶縁性材料１０３＿２ａの延伸方向（ＸおよびＹ方向に対して傾斜する方向）とが交差するように接合される。尚、図２１のＢ－Ｂ線に沿った断面は、図２２のパッドＰ１＿２ａとして示されている。
絶縁性材料１０３＿１ａの延伸方向と絶縁性材料１０３＿２ａの延伸方向とが交差するため、パッドＰ１＿１ａとパッドＰ１＿２ａとがＸまたはＹ方向に或る程度ずれても、導電性材料１０２＿１ａと導電性材料１０２＿２ａとの接触面積はさほど低下しない。よって、第２実施形態は、接合面Ｂ＿ｍｃ１におけるパッドＰ１＿１ａとパッドＰ１＿２ａとのずれに対して接触抵抗を低く安定させることができる。
（第３実施形態）
図２３は、第３実施形態によるパッドＰ１＿１ａの構成例を示す平面図である。第２実施形態では、Ｚ方向から見た平面視において、パッドＰ１＿１ａの導電性材料１０２＿１ａは、層間絶縁膜ＩＬＤ１＿１の表面において、Ｘ方向に延伸する細長形状とＹ方向に延伸する細長形状とからなるメッシュ構造を有する。よって、Ｚ方向から見た平面視において、絶縁性材料１０３＿１ａは、層間絶縁膜ＩＬＤ１＿１の表面においてアイランド状（ドット状）に形成されており、Ｘ方向およびＹ方向にマトリックス状に二次元配列されている。
絶縁性材料１０３＿１ａは、導電性材料１０２＿１ａの材料（例えば、銅またはタングステン等の金属材料）よりもエッチングレートが低い材料（例えば、シリコン酸化膜）で形成されている。例えば、絶縁性材料１０３＿１ａは、導電性材料１０２＿１ａの材料よりも研磨され難い物理的に硬い材料で形成されていてもよい。あるいは、絶縁性材料１０３＿１ａは、導電性材料１０２＿１ａの材料よりも研磨剤（スラリ）によって化学的にエッチングされ難い材料で形成されていてもよい。従って、ＣＭＰ工程において、絶縁性材料１０３＿１ａが導電性材料１０２＿１ａの内側において支柱となり、導電性材料１０２＿１ａのディッシングを緩和することができる。
また、パッドＰ１＿２ａも、図２３のパッドＰ１＿１ａと同様の構成を有する。従って、図示しないが、パッドＰ１＿２ａも、Ｚ方向から見た平面視において、導電性材料１０２＿２ａは、層間絶縁膜ＩＬＤ１＿２の表面において、Ｘ方向に延伸する細長形状とＹ方向に延伸する細長形状とからなるメッシュ構造を有する。即ち、Ｚ方向から見た平面視において、絶縁性材料１０３＿２ａは、層間絶縁膜ＩＬＤ１＿２の表面においてアイランド状（ドット状）に形成されており、Ｘ方向およびＹ方向にマトリックス状に二次元配列されている。従って、ＣＭＰ工程において、絶縁性材料１０３＿２ａが導電性材料１０２＿２ａの内側において支柱となり、導電性材料１０２＿２ａのディッシングを緩和することができる。
これにより、導電性材料１０２＿１ａと導電性材料１０２＿２ａとの間の接触抵抗は、低くかつ安定させることができる。
尚、第３実施形態は、第１実施形態、第２実施形態、変形例１、変形例２のいずれかと組み合わせてもよい。即ち、第３実施形態によるパッドＰ１＿１ａと第１実施形態、第２実施形態、変形例１、変形例２のいずれかによるパッドＰ１＿２ａとを接合させてもよい。
また、第３実施形態は、メモリチップ４０＿１、４０＿２間の接合に用いてもよい。即ち、第３実施形態は、メモリチップ４０＿１のパッドＰ１＿２ｂとメモリチップ４０＿２のパッドＰ２＿１ｂに適用してもよい。これにより、パッドＰ１＿２ｂおよびパッドＰ２＿１ｂのディッシングが抑制され、メモリチップ４０＿１、４０＿２間の接合も低抵抗で安定化させることができる。
（第４実施形態）
図２４は、第４実施形態によるパッドＰ１＿２ａの構成例を示す平面図である。第４実施形態では、Ｚ方向から見た平面視において、パッドＰ１＿２ａの導電性材料１０２＿２ａがＸおよびＹ方向に対して傾斜する方向に延伸している。パッドＰ１＿１ａの構成は、第１～第３実施形態、変形例１、２のいずれかと同じでよい。
第４実施形態では、アレイチップＣＨ＿Ａ１と回路チップＣＨ＿Ｃ１とを貼り合わせたときに、パッドＰ１＿１ａとパッドＰ１＿２ａは、接合面Ｂ＿ｍｃ１において、導電性材料１０２＿１ａの延伸方向と導電性材料１０２＿２ａの延伸方向とが交差するように接合される。絶縁性材料１０３＿１ａの延伸方向と絶縁性材料１０３＿２ａの延伸方向とが交差するため、パッドＰ１＿１ａとパッドＰ１＿２ａとがＸまたはＹ方向に或る程度ずれても、導電性材料１０２＿１ａと導電性材料１０２＿２ａとの接触面積はさほど変化しない。よって、第４実施形態は、接合面Ｂ＿ｍｃ１におけるパッドＰ１＿１ａとパッドＰ１＿２ａとのずれに対して接触抵抗を安定化させることができる。
第４実施形態のその他の構成は、第１～第３実施形態の対応する構成と同様でよい。従って、第４実施形態は、第１～第３実施形態のいずれかの効果も得ることができる。
（第５実施形態）
図２５は、第５実施形態による接合面Ｂ＿ｍｃ１の領域の構成例を示す断面図である。第５実施形態では、上記変形例２によって形成されたパッドＰ１＿１ａ、Ｐ１＿２ａを用いている。
第５実施形態において、ビアコンタクトＶ１＿１が、パッドＰ１＿１ａの下方に設けられ、導電性材料１０２＿１ａに電気的に共通に接続されている。ビアコンタクトＶ１＿１は、導電性材料１０２＿１ａを配線層Ｗ１＿１に電気的に接続する。このように、ビアコンタクトＶ１＿１が導電性材料１０２＿１ａと一体としてパッドＰ１＿１ａの形成領域全体に設けられている。これにより、ビアコンタクトＶ１＿１および導電性材料１０２＿１ａの体積膨張（熱膨張）により、パッドＰ１＿１ａの導電性材料１０２＿１ａが接合面Ｂ＿ｍｃ１から幾分盛り上がる。
また、パッドＰ１＿２ａについても同様に、ビアコンタクトＶ１＿２が、パッドＰ１＿２ａの下方に設けられ、導電性材料１０２＿２ａに電気的に共通に接続されている。ビアコンタクトＶ１＿２は、導電性材料１０２＿２ａを配線層Ｗ１＿２に電気的に接続する。このように、ビアコンタクトＶ１＿２も導電性材料１０２＿２ａと一体としてパッドＰ１＿２ａの形成領域全体に設けられている。これにより、ビアコンタクトＶ１＿２および導電性材料１０２＿２ａの体積膨張（熱膨張）により、パッドＰ１＿２ａの導電性材料１０２＿２ａが接合面Ｂ＿ｍｃ１から幾分盛り上がる。
パッドＰ１＿１ａ、Ｐ１＿２ａが接合面Ｂ＿ｍｃ１から互いに盛り上がっていることによって、接合面Ｂ＿ｍｃ１におけるパッドＰ１＿１ａ、Ｐ１＿２ａが互いに確実に接合される。これにより、パッドＰ１＿１ａ、Ｐ１＿２ａは、互いに低抵抗で安定して接続することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１ 半導体パッケージ、４０＿１，４０＿２ メモリチップ、ＣＨ＿Ａ１，ＣＨ＿Ａ２ アレイチップ、ＣＨ＿Ｃ１，ＣＨ＿Ｃ２ 回路チップ、ＭＣＡ１，ＭＣＡ２ メモリセルアレイ、ＣＭＯＳ１，ＣＭＯＳ２ ＣＭＯＳ回路、Ｐ１＿１ａ～Ｐ２＿２ｂ，パッド、１０１＿１ａ，１０１＿２ａ バリアメタル膜、１０２＿１ａ，１０２＿２ａ 導電性材料、１０３＿１ａ，１０３＿２ａ 絶縁性材料、ＩＬＤ１＿１，ＩＬＤ１＿２ 層間絶縁膜

Claims (9)

  1. 第１絶縁層と、
    前記第１絶縁層の表面に露出された第１パッドと、
    前記第１絶縁層に接合された第２絶縁層と、
    前記第２絶縁層の表面に露出され、前記第１パッドに接合された第２パッドとを備え、
    前記第１絶縁層の表面に対して略垂直方向からの第１平面視において、前記第１パッドの内側には、第１導電性材料と、前記第１導電性材料よりもエッチングレートが低い第１絶縁性材料とがあり、前記第１絶縁性材料は前記第１導電性材料の内側にアイランド状に設けられている、半導体装置。
  2. 前記第１平面視において、前記第１絶縁性材料は、前記第１絶縁層の表面において第１方向に延伸する細長形状を有する、請求項１に記載の半導体装置。
  3. 前記第１平面視において、前記第１パッドの前記第１絶縁性材料の面積は、前記第１導電性材料の面積よりも小さい、請求項１または請求項２に記載の半導体装置。
  4. 前記第２絶縁層の表面に対して略垂直方向からの第２平面視において、前記第２パッドの内側には、第２導電性材料と、前記第２導電性材料よりもエッチングレートが低い第２絶縁性材料とがあり、前記第２絶縁性材料は前記第２導電性材料の内側にアイランド状に設けられている、請求項１から請求項３のいずれか一項に記載の半導体装置。
  5. 前記第２平面視において、前記第２絶縁性材料は、前記第２絶縁層の表面において第３方向に延伸する細長形状を有する、請求項４に記載の半導体装置。
  6. 前記第１平面視において、前記第１導電性材料は、前記第１絶縁層の表面において第１方向に延伸する第１細長形状と該第１方向に対して交差する第２方向に延伸する第２細長形状とからなるメッシュ構造を有する、請求項１に記載の半導体装置。
  7. 前記第２平面視において、前記第２導電性材料は、前記第２絶縁層の表面において第３方向に延伸する第３細長形状と該第３方向に対して交差する第４方向に延伸する第４細長形状とからなるメッシュ構造を有する、請求項４または請求項５に記載の半導体装置。
  8. 前記第１絶縁層で被覆されたメモリセルアレイと、
    前記メモリセルアレイと前記第１パッドとの間に電気的に接続された第１配線層と、
    前記第２絶縁層に被覆されたＣＭＯＳ回路と、
    前記ＣＭＯＳ回路と前記第２パッドとの間に電気的に接続された第２配線層とを備える、請求項１から請求項７のいずれか一項に記載の半導体装置。
  9. 前記第１絶縁層で被覆された第１メモリセルアレイと、前記第１メモリセルアレイの下方に設けられた第１ＣＭＯＳ回路とを備える第１チップ、並びに、
    第２メモリセルアレイと、前記第２メモリセルアレイの下方に設けられ前記第２絶縁層に被覆された第２ＣＭＯＳ回路とを備える第２チップを備え、
    前記第１および第２チップは、前記第１および第２パッドによって電気的に接続されている、請求項１から請求項７のいずれか一項に記載の半導体装置。
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