JP2021141238A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】積層された複数の半導体チップを有し、歩留まりよく製造できる半導体装置を提供する。【解決手段】第１半導体チップと第２半導体チップとが積層され、前記第１半導体チップの前記第２半導体チップとの対向面側の表面に、所定のピッチで複数の第１電極１０３が配置された第１電極群が設けられ、前記第２半導体チップの前記第１半導体チップとの対向面側の表面に、所定のピッチで複数の第２電極２が配置された第２電極群が設けられ、前記第１電極１０３の数が、前記第２電極２の数よりも多く、前記第１電極１０３の最大外形寸法が、前記第２電極２の最大外形寸法よりも小さく、隣接する前記第２電極２間の最短距離が、前記第１電極１０３の最大外形寸法以上である半導体装置とする。【選択図】図３

Description

本発明は、半導体装置および半導体装置の製造方法に関する。

近年、Ｓｉ貫通電極（ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ））を用いて、積層された半導体チップ同士を接続した半導体装置が注目されている。このような半導体装置としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）チップを複数個積層したＨＢＭ（Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）などがある。

また、半導体装置として、フリップチップ方式の高密度型半導体装置をインターポーザに実装したものがある（例えば、特許文献１参照）。
引用文献２には、破損や反りの発生を抑制又は防止して、半導体ウェハーの薄型加工処理を施す方法が記載されている。
特許文献３には、半導体基板を保護する樹脂保護膜の形成に際し、各半導体基板を含む全体が反りにくい半導体装置の製造方法が記載されている。

特開２００１−３０８１４０号公報 特開２００５−１１６６１０号公報 特開２０１０−１４０９４８号公報

半導体装置の製造方法として、ウェハーオンウェハー（ＷＯＷ）プロセスを用いる方法がある。ウェハーオンウェハープロセスそ用いる場合、複数の半導体チップを備える半導体ウェハーを、厚み方向に複数枚積層して積層体とする積層工程と、積層体をチップ形状に切断（ダイシング）するダイシング工程とを行う。ウェハーオンウェハープロセスを用いることにより、半導体ウェハーをチップ形状に切断してから積層する場合と比較して、効率よく半導体装置を製造できる。

ウェハーオンウェハープロセスでは、積層される上下の半導体ウェハーに設けられている半導体チップの位置を合わせて、半導体ウェハーを積層する必要がある。
しかしながら、上下の半導体ウェハーに設けられている全ての半導体チップの位置を、完全に一致させて積層することは困難である。このため、積層体を切断して得られる複数の半導体装置の中には、積層された半導体チップ同士の電気的接続が不十分であるものが形成されやすい。このことから、ウェハーオンウェハープロセスを用いる半導体装置の製造方法では、十分な歩留まりが得られにくかった。特に、近年の半導体装置のさらなる小型化および高集積化に対応すべく、厚みの薄い半導体ウェハーを用いたり、さらなる生産性の向上のために大口径の半導体ウェハーを用いたりすると、半導体チップ同士の電気的接続が不十分であるものが形成されやすく、問題となっていた。

本発明は、上記事情に鑑みてなされたものであり、積層された複数の半導体チップを有し、歩留まりよく製造できる半導体装置を提供することを目的とする。
また、本発明は、複数の半導体チップが積層された半導体装置を、歩留まりよく製造できる半導体装置の製造方法を提供することを目的とする。

本発明は以下の手段を採用している。

（１） 第１半導体チップと第２半導体チップとが積層され、
前記第１半導体チップの前記第２半導体チップとの対向面側の表面に、所定のピッチで複数の第１電極が配置された第１電極群が設けられ、
前記第２半導体チップの前記第１半導体チップとの対向面側の表面に、所定のピッチで複数の第２電極が配置された第２電極群が設けられ、
前記第１電極の数が、前記第２電極の数よりも多く、
前記第１電極の最大外形寸法が、前記第２電極の最大外形寸法よりも小さく、
隣接する前記第２電極間の最短距離が、前記第１電極の最大外形寸法以上であることを特徴とする半導体装置。

（２） 前記第１半導体チップが、厚み３〜７２５μｍのものである（１）に記載の半導体装置。
（３） 前記第１半導体チップが、複数枚の半導体チップが積層された積層チップであり、
前記第１電極が、前記複数枚の半導体チップを厚み方向に貫通し、異なる層の半導体チップと信号伝達可能に接続された貫通電極の端部である（１）または（２）に記載の半導体装置。

（４） 前記第１半導体チップには、複数のメモリセルが備えられ、
前記第２半導体チップには、前記メモリセルから読出したデータおよび前記メモリセルに書込みされるデータを保持し、保持した前記データを出力するバッファ回路が、前記メモリセルのビット線の数に応じて備えられ、
前記貫通電極によって、前記メモリセルのビット線と前記バッファ回路とが電気的に接続されている（３）に記載の半導体装置。

（５） 前記第１半導体チップと、前記第２半導体チップの厚みが異なる（１）〜（４）のいずれかに記載の半導体装置。
（６） 前記第２半導体チップが、厚み１０〜７２５μｍのものである（１）〜（５）のいずれかに記載の半導体装置。
（７） 前記第１電極群の周縁部に、前記第２電極と電気的に接続されていない前記第１電極を有する（１）〜（６）のいずれかに記載の半導体装置。

（８） 所定のピッチで複数の第１電極が配置された第１電極群を有する第１半導体チップを、第１半導体ウェハー上に複数形成する第１半導体ウェハー形成工程と、
前記第１電極よりも数が少なく、最大外形寸法が前記第１電極の最大外形寸法よりも大きい第２電極が所定のピッチで複数の配置され、隣接する前記第２電極間の最短距離が前記第１電極の最大外形寸法以上である第２電極群を有する第２半導体チップを、第２半導体ウェハー上に複数形成する第２半導体ウェハー形成工程と、
前記第１電極群と前記第２電極群とを対向させて、前記第１半導体ウェハーと前記第２半導体ウェハーとを積層して積層体とする積層工程と、
前記積層体をチップ形状に切断するダイシング工程とを備えることを特徴とする半導体装置の製造方法。

（９） 前記第１半導体ウェハーおよび前記第２半導体ウェハーの直径が３００〜４５０ｍｍである（８）に記載の半導体装置の製造方法。
（１０） 第１半導体ウェハー形成工程が、前記第１半導体チップの形成された複数枚の半導体ウェハーを積層する積層ウェハー形成工程と、
積層された前記複数枚の半導体ウェハーを厚み方向に貫通し、異なる層に形成された半導体チップと信号伝達可能に接続する貫通電極を形成する貫通電極形成工程とを有する（８）または（９）に記載の半導体装置の製造方法。

（１１） 前記第１半導体ウェハーが、厚み３〜７２５μｍのものである（８）〜（１０）のいずれかに記載の半導体装置の製造方法。
（１２） 前記第２半導体ウェハーが、厚み１０〜７２５μｍのものである（８）〜（１１）のいずれかに記載の半導体装置の製造方法。

本発明の半導体装置は、積層された複数の半導体チップを有し、第１半導体チップに配置された第１電極の数が、第２半導体チップに配置された第２電極の数よりも多く、第１電極の最大外形寸法が第２電極の最大外形寸法よりも小さく、隣接する第２電極間の最短距離が、第１電極の最大外形寸法以上である。このため、本発明の半導体装置は、製造過程での半導体ウェハーの変形によって、第１電極の位置と第２電極の位置とがずれたものであっても、積層された第１半導体チップと第２半導体チップとの電気的接続が確保されやすい。したがって、本発明の半導体装置は、歩留まりよく製造できる。

本発明の半導体装置の製造方法では、第１電極が配置された第１半導体ウェハーを形成し、第１電極よりも数が少なく、最大外形寸法が第１電極の最大外形寸法よりも大きい第２電極が配置され、隣接する第２電極間の最短距離が第１電極の最大外形寸法以上である第２電極群を有する第２半導体ウェハーを形成した後に、第１半導体ウェハーと第２半導体ウェハーとを積層する。

このため、本発明の半導体装置の製造方法では、第１半導体ウェハーに設けられている第１電極の位置と、第２半導体ウェハーに設けられている第２電極の位置とがずれても、第１電極と接続されない第２電極が発生しにくい。したがって、第１半導体ウェハーおよび／または第２半導体ウェハーが変形しても、積層された第１半導体チップと第２半導体チップとの電気的接続が確保されやすい。その結果、本発明の製造方法によれば、複数の半導体チップが積層された半導体装置を、歩留まりよく製造できる。

本発明の半導体装置の一例を説明するための概略斜視図である。 図１に示す半導体装置の製造工程を説明するための説明図であり、積層工程で得られた積層体を示した概略平面図である。 図２に示す積層体の中心部に配置された半導体装置となる領域における貫通電極と第２電極の平面視での位置関係を示した説明図である。 図２に示す積層体の周縁部に配置された半導体装置となる領域における貫通電極と第２電極の平面視での位置関係を示した説明図である。 図２に示す積層体の中心部に配置された半導体装置となる領域における貫通電極と第２電極の平面視での位置関係を示した説明図であって、貫通電極の数と第２電極の数とが同じ場合の説明図である。 図２に示す積層体の周縁部に配置された半導体装置となる領域における貫通電極と第２電極の平面視での位置関係を示した説明図であって、貫通電極の数と第２電極の数とが同じ場合の説明図である。 図２に示す積層体の中心部に配置された半導体装置となる領域における貫通電極と第２電極の平面視での位置関係を示した説明図であって、貫通電極の数と第２電極の数とが異なる場合の他の例を示した説明図である。 図２に示す積層体の中心部に配置された半導体装置となる領域における貫通電極と第２電極の平面視での位置関係を示した説明図であって、貫通電極の数と第２電極の数とが異なる場合の他の例を示した説明図である。 本発明の半導体装置の具体的な一例を説明するための概略斜視図である。

本発明者は、上記課題を解決すべく、鋭意検討を重ねた。その結果、ウェハーオンウェハー（ＷＯＷ）プロセスを用いて複数の半導体チップを積層した半導体装置を製造する場合、製造過程で半導体ウェハーが伸びたり反ったりすることが分かった。このため、複数の半導体ウェハーを積層して得られた積層体では、半導体チップ同士の電気的接続が不十分な半導体装置が形成されやすいことが分かった。また、積層体における半導体チップ同士の電極の位置ずれは、半導体ウェハーの直径が大きいほど、半導体ウェハーの厚みが薄いほど、顕著になることが分かった。

そこで、本発明者らは、半導体チップ同士の電極の位置がずれても、積層された半導体チップ同士の電気的接続を確保できるようにすべく、検討を重ねた。その結果、第１半導体チップにおける電極数を、第２半導体チップにおける電極数よりも多くすればよいことを見出した。すなわち、第１半導体チップに余分に電極を形成しておくことにより、製造過程で半導体ウェハーが変形して半導体チップ同士の電極の位置がずれても、余分な電極を介して電気的に接続されることにより、積層された半導体チップ同士の電気的接続が確保されやすくなり、歩留まりが向上する。

さらに、本発明者らは、第１半導体チップにおける電極の最大外形寸法を、第２半導体チップにおける電極の最大外形寸法よりも小さくし、かつ第２半導体チップにおける隣接する電極間の最短距離を、第１半導体チップにおける電極の最大外形寸法以上として、第１半導体チップの１つの電極が、第２半導体チップの複数の電極と電気的に接続されないようにすることで、歩留まりよく半導体装置を製造できることを見出し、本発明を想到した。

以下、本発明の半導体装置およびその製造方法について、図面を用いて詳細に説明する。なお、以下の説明で用いる図面は、本発明の特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合がある。したがって、図面に示された各構成要素の寸法比率などは、実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法などは一例であって、本発明はそれらに限定されるものではない。本発明は、その要旨を変更しない範囲で適宜変更して実施できる。

［半導体装置］
図１は、本発明の半導体装置の一例を説明するための概略斜視図である。
図１に示す半導体装置１００は、第１半導体チップとしての積層チップ１２と、第２半導体チップ１１とが積層されたものである。
本実施形態の半導体装置１００における第１半導体チップは、図１に示すように、複数枚（図１では４枚）の半導体チップ１２ａが積層された積層チップ１２であってもよいし、１枚の半導体チップ１２ａのみからなるものであってもよい。積層チップ１２における半導体チップ１２ａの積層数（枚数）は、半導体装置１００の用途に応じて適宜決定でき、特に限定されない。

図１に示す半導体装置１００において、積層チップ１２と第２半導体チップ１１との間、および積層された半導体チップ１２ａの間には、所定の厚みで粘着層（図１においては不図示）が設けられている。粘着層の材料としては、従来公知のものを用いることができる。

図１に示すように、積層チップ１２の各半導体チップ１２ａは、シリコンなどで形成された基板上に、素子領域１０４を有している。素子領域１０４は、平面視略矩形の半導体チップ１２ａの第２半導体チップ１１と反対側の面における対向する２つの辺に沿って、それぞれ帯状に設けられている。素子領域１０４には、それぞれトランジスタなどからなる複数の入出力（Ｉ／Ｏ）素子（不図示）が配置されている。このことにより、各半導体チップ１２ａは、ＤＲＡＭなどの所定の機能が得られるようになっている。

図１に示すように、平面視で２つの素子領域１０４の間には、第１電極群１３が設けられている。第１電極群１３には、複数枚の半導体チップ１２ａを厚み方向に貫通し、異なる層の半導体チップ１２ａと信号伝達可能に接続された貫通電極（ＴＳＶ）１０３が配置されている。

貫通電極１０３に使用する材料としては、例えば、銅（Ｃｕ）、タングステン（Ｗ）、銅を主成分として約８０％以上含む材料などの導電材料が挙げられる。貫通電極１０３に使用する材料としては、導電性が良好であるとともに、貫通電極１０３となる貫通孔内に容易に埋め込むことができることから、銅または銅を８０％以上含む材料を用いることが好ましい。

図１に示すように、貫通電極１０３は、所定のピッチで複数設けられている。貫通電極１０３のピッチは、例えば１００〜２００ｎｍとすることができる。
第１電極群１３に設けられている貫通電極１０３の本数は、例えば、１０００〜１００００００本とすることができ、半導体装置１００の機能などに応じて適宜決定でき、特に限定されるものではない。

図１に示す複数の貫通電極１０３は、全て同じ略円柱状の形状を有している。また、図１に示す例では、複数の貫通電極１０３は、約６０度で交わる二方向に沿って、等間隔に並んで配置された千鳥状のパターン形状を形成している。
貫通電極１０３のパターン形状は、千鳥状に限定されるものではなく、後述するように略直交する二方向に沿って等間隔で並んで配置された矩形格子状であってもよいし、隙間なく並んだ正六角形の頂点の位置に配置したハニカム状であってもよい。貫通電極１０３のパターン形状は、第２半導体チップ１１の有する後述する第２電極２のパターン形状に応じて適宜決定される。

第２半導体チップ１１は、シリコンなどで形成された基板上に設けられた第２電極群２３を有する。第２電極群２３は、第２半導体チップ１１の積層チップ１２との対向面側の表面に、所定のピッチで配置された複数の第２電極２を有する。
第２電極２に使用する材料としては、例えば、銅（Ｃｕ）、タングステン（Ｗ）、銅を主成分として約８０％以上含む材料などの導電材料が挙げられる。

図１に示すように、第２半導体チップ１１の第２電極２は、所定のピッチで複数設けられている。第２電極２のピッチは、例えば１００〜２００ｎｍとすることができる。
複数の第２電極２は、全て同じ略円形状を有している。図１に示す例では、複数の第２電極２は、貫通電極１０３のパターン形状と同様に、約６０度で交わる二方向に沿って、等間隔に並んで配置された千鳥状のパターン形状を形成している。
第２電極２のパターン形状は、千鳥状に限定されるものではなく、後述するように略直交する二方向に沿って等間隔で並んで配置された矩形格子状であってもよいし、隙間なく並んだ正六角形の頂点の位置に配置したハニカム状であってもよい。第２電極２のパターン形状は、半導体装置１００の用途などに応じて適宜決定される。

貫通電極１０３は、積層チップ１２の第２半導体チップ１１と反対側の面から第２半導体チップ１１側の面まで、連続して形成されている。このことにより、積層チップ１２の第２半導体チップ１１との対向面側の表面には、第１電極としての貫通電極１０３の端部が、所定のピッチで複数配置された第１電極群１３が設けられている。
本実施形態では、積層チップ１２の第２半導体チップ１１との対向面側の表面に露出された貫通電極１０３（第１電極）のうち一部が、図１に示すように、第２半導体チップ１１の有する第２電極２と電気的に接続される。

図１に示すように、本実施形態の半導体装置１００における貫通電極１０３の数は、第２電極２の数よりも多い。このため、第１電極群１３の周縁部に、第２電極２と電気的に接続されていない貫通電極１０３を有する。本実施形態では、図１に示すように、複数の貫通電極１０３のうち、図１において最も右側の列に配置された貫通電極１０３ａが、第２電極２と電気的に接続されていない。

貫通電極１０３の数は、第２電極２の数の１．０１〜１．１倍であることが好ましい。貫通電極１０３の数が第２電極２の数の１．０１〜１．１倍であると、貫通電極１０３の数が多いことよる歩留まり向上効果が顕著となる。したがって、貫通電極１０３の数が第２電極２の数の１．０１〜１．１倍である半導体装置１００は、大口径の半導体ウェハーを用いて製造する場合に好適である。また、貫通電極１０３の数が第２電極２の数の１．０１〜１．１倍である半導体装置１００は、積層チップ１２および／または第２半導体チップ１１の厚みが薄い場合、および積層チップ１２の厚みと第２半導体チップ１１の厚みとが異なる場合にも、高い歩留まりが得られやすく、好ましい。

貫通電極１０３の平面視での最大外形寸法（貫通電極１０３の直径）は、第２電極２の最大外形寸法（第２電極２の直径）よりも小さい。このため、隣接する貫通電極１０３間での短絡を防止することができ、歩留まりよく半導体装置１００を製造できる。

隣接する第２電極２間の最短距離は、貫通電極１０３の直径（第１電極の最大外形寸法）以上とされている。このことにより、１つの貫通電極１０３が複数の第２電極２と電気的に接続されることによる不具合が生じることがなく、歩留まりよく製造できる。

積層チップ（第１半導体チップ）１２の厚みと、第２半導体チップ１１の厚みとは、同じであってもよいし、異なっていてもよい。例えば、積層チップ１２の厚みは、第２半導体チップ１１よりも薄いものとされていてもよい。積層チップ１２の厚みと第２半導体チップ１１の厚みとが異なる場合、製造過程での変形しやすさがそれぞれ異なるため、積層チップ１２の貫通電極１０３（第１電極）の位置と第２半導体チップ１１の第２電極２の位置との位置ずれが大きくなりやすい。本実施形態の半導体装置１００では、貫通電極１０３の位置と第２電極の位置とがずれたものであっても、積層された積層チップ１２と第２半導体チップ１１との電気的接続が確保されやすい。したがって、本実施形態の半導体装置１００は、積層チップ１２の厚みと第２半導体チップ１１の厚みが異なる場合に好適である。
第２半導体チップ１１および積層チップ１２の厚みは、半導体装置１００の用途に応じて、それぞれ適宜決定できる。

積層チップ１２の厚みは、３〜７２５μｍであることが好ましく、３〜１００μｍであることがより好ましい。積層チップ１２の厚みが３μｍ以上であると、積層チップ１２となる第１半導体ウェハーが、製造過程で変形して伸びたり反ったりすることが抑制される。このことにより、積層チップ１２と第２半導体チップ１１との電気的接続が確保されやすくなり、より一層歩留まりよく製造できる。また、積層チップ１２の厚みが７２５μｍ以下であると、半導体装置のさらなる小型化および高集積化に対応できる。

第２半導体チップ１１の厚みは、１０〜７２５μｍであることが好ましく、１００〜５００μｍであることがより好ましい。第２半導体チップ１１の厚みが１０μｍ以上であると、第２半導体チップ１１となる第２半導体ウェハーが、製造過程で変形して伸びたり反ったりすることが抑制される。このことにより、積層チップ１２と第２半導体チップ１１との電気的接続が確保されやすくなり、より一層歩留まりよく製造できる。また、第２半導体チップ１１の厚みが７２５μｍ以下であると、半導体装置のさらなる小型化および高集積化に対応できる。

［半導体装置の製造方法］
次に、本発明の半導体装置の製造方法の一例として、図１に示す半導体装置１００を製造する方法を例に挙げて説明する。
本実施形態の半導体装置の製造方法は、第１半導体ウェハー形成工程と、第２半導体ウェハー形成工程と、積層工程と、ダイシング工程とを備える。

（第１半導体ウェハー形成工程）
本実施形態では、第１半導体ウェハー形成工程において、複数枚（図１では４枚）の半導体ウェハー１０２ａが積層された第１半導体ウェハーとして、積層ウェハー１０２を製造する。
まず、平面視円形の各半導体ウェハー１０２ａ上に、半導体チップ１２ａを複数形成する。具体的には、各半導体ウェハー１０２ａ上における半導体チップ１２ａの素子領域１０４に、公知の方法により、それぞれトランジスタなどからなる複数の入出力（Ｉ／Ｏ）素子を形成する。

また、各半導体ウェハー１０２ａ上における半導体チップ１２ａの第１電極群１３となる領域に、公知の方法により、所定のピッチで複数の第１電極を配置する。このことにより、複数の第１電極が配置された第１電極群１３を有する半導体チップ１２ａが、各半導体ウェハー１０２ａ上に複数形成される。第１電極は、半導体ウェハー１０２ａが積層されることによって、異なる半導体ウェハー１０２ａの半導体チップ１２ａと信号伝達可能に接続する貫通電極１０３とされるものである。

次に、本実施形態では、第１電極を有する第１半導体チップ１２ａの形成された第１半導体ウェハー１０２ａを、必要に応じて薄膜化する薄膜工程を行ってもよい。
第１半導体ウェハー１０２ａを薄膜化することにより、厚みの薄い半導体チップ１２ａを備える半導体装置１００が得られるため、半導体装置１００のさらなる小型化および高集積化に対応できる。

積層ウェハー１０とされる第１半導体チップ１２ａの形成された第１半導体ウェハー１０２ａは、厚みが３〜１０μｍであることが好ましく、３〜５μｍであることがより好ましい。第１半導体ウェハー１０２ａの厚みが１０μｍ以下であると、厚みの薄い半導体チップ１２ａを備える半導体装置１００が得られるため、半導体装置１００のさらなる小型化および高集積化に対応できる。

次いで、第１電極を有する半導体チップ１２ａの形成された複数枚（図１では４枚）の半導体ウェハー１０２ａを、公知の方法により、積層して積層ウェハー１０２とする（積層ウェハー形成工程）。
このことにより、半導体ウェハー１０２ａの半導体チップ１２ａに配置された第１電極が、異なる半導体ウェハー１０２ａの半導体チップ１２ａに配置された第１電極と電気的に接続される。すなわち、各半導体ウェハー１０２ａにそれぞれ設けられた第１電極が、積層ウェハー１０２の厚み方向に接続されることにより、積層された複数枚の半導体ウェハー１０２ａ（言い換えると積層ウェハー１０２）を厚み方向に貫通し、異なる層に形成された半導体チップ１２ａと信号伝達可能に接続する貫通電極１０３（第１電極）が形成される（貫通電極形成工程）。

積層ウェハー（第１半導体ウェハー）１０２は、ダイシング工程を行うことにより、積層チップ１２とされるものである。したがって、積層ウェハー１０２の厚みは、積層チップ１２と同様に３〜７２５μｍであることが好ましい。積層ウェハー１０２の厚みは、積層チップ１２に要求される性能などに応じて適宜決定される。

（第２半導体ウェハー形成工程）
第２半導体ウェハー形成工程においては、複数の第２電極２が所定のピッチで配置された第２電極群２３を有する第２半導体チップ１１を、公知の方法により、平面視円形の第２半導体ウェハー１０１上に複数形成する。
このとき、第２電極２の数を、貫通電極１０３よりも少ない数とする。また、第２電極２の直径（最大外形寸法）を、貫通電極１０３の直径（第１電極の最大外形寸法）よりも大きくし、かつ隣接する第２電極２間の最短距離を、貫通電極１０３の直径（第１電極の最大外形寸法）以上とする。

第２半導体ウェハー１０１は、ダイシング工程を行うことにより、第２半導体チップ１１とされるものである。したがって、第２半導体ウェハー１０１の厚みは、第２半導体チップ１１と同様に１０〜７２５μｍであることが好ましい。第２半導体ウェハー１０１の厚みは、第２半導体チップ１１に要求される性能などに応じて適宜決定される。

本実施形態においては、積層ウェハー（第１半導体ウェハー）１０２の直径と第２半導体ウェハー１０１の直径とは同じであることが好ましい。また、積層ウェハー１０２および第２半導体ウェハー１０１は、直径が３００〜４５０ｍｍであることが好ましい。積層ウェハー１０２および第２半導体ウェハー１０１の直径が３００ｍｍ以上であると、一回の製造工程で、より多くの半導体装置１００を効率よく製造できる。

（積層工程）
積層工程においては、積層ウェハー１０２の第１電極群１３の露出面と、第２半導体ウェハー１０１の第２電極群２３の露出面とを対向させて、積層ウェハー１０２と第２半導体ウェハー１０１とを積層して、図２に示す積層体３とする。このことにより、積層ウェハー１０２と、第２半導体ウェハー１０１とを電気的に接続する。
本実施形態では、積層ウェハー１０２と第２半導体ウェハー１０１との位置合わせを、積層体３の中心部ａで行う。

図２は、図１に示す半導体装置の製造工程を説明するための説明図であり、積層工程で得られた積層体を示した概略平面図である。図２において、符号１０は、後述するダイシング工程において切断されることにより、半導体装置１００となる各領域を示している。図２に示す各領域１０は、図１に示す半導体装置１００に対応する平面視略矩形の形状を有している。

（ダイシング工程）
次に、図２に示す積層体３をチップ形状（図２における半導体装置１００となる各領域１０）に切断するダイシング工程を行う。
以上の工程により、図１に示す半導体装置１００が得られる。

本実施形態の半導体装置１００は、積層チップ１２と第２半導体チップ１１とが積層されたものであり、積層チップ１２に配置された貫通電極１０３の数が、第２半導体チップ１１に配置された第２電極２の数よりも多く、貫通電極１０３の直径が第２電極２の直径よりも小さく、隣接する第２電極２間の最短距離が、貫通電極１０３の直径以上である。このため、本実施形態の半導体装置１００は、製造過程での積層ウェハー１０２および／または第２半導体ウェハー１０１の変形によって、貫通電極１０３の位置と第２電極２の位置とがすれたものであっても、積層された積層チップ１２と第２半導体チップ１１との電気的接続が確保されやすい。したがって、本実施形態の半導体装置１００は、歩留まりよく製造できる。

このように本実施形態の半導体装置１００は、歩留まりよく製造できるため、高い歩留まりが得られにくい大口径の半導体ウェハーを用いて効率よく製造できる。また、本実施形態の半導体装置１００が、高い歩留まりが得られにくい積層チップ１２および／または第２半導体チップ１１の厚みが薄いもの、または積層チップ１２の厚みと第２半導体チップ１１の厚みが異なるものであっても、歩留まりよく製造できる。

次に、本実施形態の半導体装置１００を製造する際に、積層チップ１２の有する貫通電極１０３と、第２半導体チップ１１の有する第２電極２との位置がずれても、貫通電極１０３と接続されない第２電極２が発生しにくく、積層チップ１２と第２半導体チップ１１との電気的接続が確保されやすいことを、図面を用いて詳細に説明する。

図３および図４は、図２に示す積層体３を形成している積層ウェハー１０２と第２半導体ウェハー１０１との対向面における、貫通電極１０３と第２電極２との平面視での位置関係を示した説明図である。ここでは、図３および図４に示すように、貫通電極１０３および第２電極２のパターン形状が、略直交する二方向に沿って等間隔で並んで配置された矩形格子状である場合を例に挙げて説明する。なお、貫通電極１０３および第２電極２のパターン形状は、格子状に限定されない。

図３は、図２に示す積層体３の中心部ａに配置された半導体装置１００となる領域１０における第１電極群１３に配置された貫通電極１０３と、第２電極群２３に配置された第２電極２との平面視での位置関係を示した説明図である。図４は、図２に示す積層体３の周縁部ｂに配置された半導体装置１００となる領域１０における第１電極群１３に配置された貫通電極１０３と、第２電極群２３に配置された第２電極２との平面視での位置関係を示した説明図である。

本実施形態の半導体装置１００では、第２電極群２３に配置された第２電極２の数が、第１電極群１３に配置された貫通電極１０３よりも少ない。具体的には、図３および図４に示すように、第２電極２の数が４行×４列の１６個であるのに対し、貫通電極１０３の数が４行×６列の２４個とされている。このため、第１電極群１３の周縁部に、第２電極２と電気的に接続されていない貫通電極１０３を有する。具体的には、図３および図４において符号１０３ａで示す複数の貫通電極１０３のうちの一部は、第２電極２と電気的に接続されていない。

図２に示す積層体３の中心部ａに配置された半導体装置１００となる領域１０では、図３に示すように、複数の貫通電極１０３のうち中央に配置された４行×４列の貫通電極１０３が、それぞれ平面視で第２電極２の内側に配置されており、第２電極２と電気的に接続されている。
また、複数の貫通電極１０３のうち、図３における左右両端部に配置された貫通電極１０３ａは、平面視で第２電極２と重なっておらず、第２電極２とは電気的に接続されてない。

本実施形態では、積層体３を形成する際に、積層体３の中心部ａで、積層ウェハー１０２と第２半導体ウェハー１０１との位置合わせを行った。このため、図２に示す積層体３の中心部ａに配置された半導体装置１００となる領域１０では、積層チップ１２の有する貫通電極１０３の位置と、第２半導体チップ１１の有する第２電極２の位置とがずれにくい。

これに対し、図２に示す積層体３の周縁部ｂに配置された半導体装置１００となる領域１０では、図４に示すように、図３に示す積層体３の中心部ａに配置された半導体装置１００となる領域１０と異なり、複数の貫通電極１０３のうち中央に配置された貫通電極１０３が、平面視で第２電極２の内側に配置されていない。すなわち、積層体３の周縁部ｂに配置された半導体装置１００となる領域１０では、貫通電極１０３の中心と第２電極２の中心との位置が、図４における左右方向にずれている。

しかし、図４に示すように、複数の貫通電極１０３のうち、中央に配置された４行×４列の貫通電極１０３は、平面視で第２電極２と一部が重なっている。よって、貫通電極１０３の中心と第２電極２の中心との位置が、図４における左右方向にずれていても、積層体３の中心部ａと同様に、中央に配置された貫通電極１０３は第２電極２と電気的に接続されている。
また、複数の貫通電極１０３のうち、図４における左右両端部に配置された貫通電極１０３ａは、平面視で第２電極２と重なっておらず、第２電極２とは電気的に接続されてない。

図３および図４に示す例では、貫通電極１０３の数が第２電極２の数よりも、貫通電極１０３および第２電極２のパターン形状における左右方向２列分多い。このため、貫通電極１０３の中心と第２電極２の中心との左右方向の位置ずれ寸法が、パターン形状の左右方向のピッチの２倍分以内である場合には、貫通電極１０３と接続されない第２電極２が発生しにくい。したがって、本実施形態の半導体装置１００を製造する場合には、貫通電極１０３の中心と第２電極２の中心との位置がずれても、積層チップ１２と第２半導体チップ１１との電気的接続が確保されやすい。

これに対し、図５および図６は、図２に示す積層体３を形成している積層ウェハー１０２と第２半導体ウェハー１０１との対向面における、貫通電極１０３の数と第２電極２の数が同じである場合の、貫通電極１０３と第２電極２との平面視での位置関係を示した説明図である。
図５は、図２に示す積層体３の中心部ａに配置された半導体装置１００となる領域１０における、貫通電極１０３と第２電極２の平面視での位置関係を示した説明図である。図６は、図２に示す積層体３の周縁部ｂに配置された半導体装置１００となる領域１０における、貫通電極１０３と第２電極２の平面視での位置関係を示した説明図である。

図２に示す積層体３の中心部ａに配置された半導体装置１００となる領域１０では、図５に示すように、複数の貫通電極１０３の全てが、平面視で第２電極２の内側に配置されており、第２電極２と電気的に接続されている。
しかしながら、図２に示す積層体３の周縁部ｂに配置された半導体装置１００となる領域１０では、図６に示すように、複数の貫通電極１０３のうち、図６における右端部に配置された貫通電極１０３ａは、平面視で第２電極２と重なっておらず、第２電極２と電気的に接続されてない。さらに、図６における左端部に配置された第２電極２は、平面視で貫通電極１０３ａと重なっておらず、貫通電極１０３ａと電気的に接続されてない。

このように、貫通電極１０３の数と第２電極２の数とが同じである場合、製造過程で積層ウェハー１０２および／または第２半導体ウェハー１０１が変形して、積層チップ１２と第２半導体チップ１１との位置がずれると、貫通電極１０３と接続されない第２電極２が発生しやすい。より詳細には、図６に示すように、貫通電極１０３の中心と第２電極２の中心との左右方向の位置ずれ寸法が、パターン形状の左右方向のピッチ分未満であっても、貫通電極１０３と接続されない第２電極２が容易に発生する。したがって、貫通電極１０３の数と第２電極２の数とが同じである場合、歩留まりよく半導体装置を製造することは困難である。

図７および図８は、図２に示す積層体３を形成している積層ウェハー１０２と第２半導体ウェハー１０１との対向面における貫通電極１０３の数と、第２電極２の数とが異なる場合の他の例を示した説明図である。図７および図８は、図２に示す積層体３の中心部ａに配置された半導体装置１００となる領域１０における、第１電極群１３に配置された貫通電極１０３と、第２電極群２３に配置された第２電極２との平面視での位置関係を示した説明図である。

図７および図８に示す例では、第２電極群２３に配置された第２電極２の数が、第１電極群１３に配置された貫通電極１０３の数よりも少ない。具体的には、図７に示す例では、第２電極２の数が４行×４列の１６個であるのに対し、貫通電極１０３の数が６行×４列の２４個とされている。図８に示す例では、第２電極２の数が４行×４列の１６個であるのに対し、貫通電極１０３の数が６行×６列の３６個とされている。このため、図７および図８に示すように、第１電極群１３の周縁部に、第２電極２と電気的に接続されていない貫通電極１０３ａを有する。具体的には、複数の貫通電極１０３のうちの一部（図７および図８において符号１０３ａで示す）は、第２電極２と電気的に接続されていない。

図７および図８に示すように、積層体３の中心部ａに配置された半導体装置１００となる領域１０では、複数の貫通電極１０３のうち中央に配置された４行×４列の貫通電極１０３が、それぞれ平面視で第２電極２の内側に配置されており、第２電極２と電気的に接続されている。

図７に示す例では、貫通電極１０３の数が第２電極２の数よりも、貫通電極１０３および第２電極２のパターン形状における上下方向２列分多い。このため、貫通電極１０３の中心と第２電極２の中心との上下方向の位置ずれ寸法が、パターン形状の上下方向のピッチの２倍分以内である場合には、貫通電極１０３と接続されない第２電極２が発生しにくい。よって、例えば、積層体３の周縁部ｂに配置された半導体装置１００となる領域１０において、貫通電極１０３の中心と第２電極２の中心との位置がずれていても、積層チップ１２と第２半導体チップ１１との電気的接続が確保されやすい。

図８に示す例では、貫通電極１０３の数が第２電極２の数よりも、貫通電極１０３および第２電極２のパターン形状における上下左右方向２列分ずつ多い。このため、貫通電極１０３の中心と第２電極２の中心との位置ずれ寸法が、パターン形状の上下方向のピッチの２倍分以内であって、左右方向のピッチの２倍分以内である場合には、貫通電極１０３と接続されない第２電極２が発生しにくい。よって、例えば、積層体３の周縁部ｂに配置された半導体装置１００となる領域１０において、貫通電極１０３の中心と第２電極２の中心との位置がずれていても、積層チップ１２と第２半導体チップ１１との電気的接続が確保されやすい。

図９は、本発明の半導体装置の具体的な一例を説明するための概略斜視図である。
図９に示す半導体装置は、ＮＡＮＤフラッシュメモリ１である。図９に示すＮＡＮＤフラッシュメモリ１の積層チップ１２は、複数枚の半導体チップ（図９には不図示）が積層されたものである。複数枚の半導体チップのそれぞれには、複数のメモリセルが備えられている。また、第２半導体チップ１１には、バッファ回路２１が、メモリセルのビット線の数に応じて備えられている。バッファ回路２１は、メモリセルから読出したデータおよびメモリセルに書込みされるデータを保持し、保持したデータを出力する。

ＮＡＮＤフラッシュメモリ１における第２半導体チップ１１の厚みは、例えば、１０〜７２５μｍとすることができる。
また、積層チップ１２の厚みは、例えば、３〜７２５μｍとすることができる。積層チップ１２を形成している複数枚の半導体チップ（図９には不図示）それぞれの厚みは、例えば、３〜１０μｍとすることができる。
ＮＡＮＤフラッシュメモリ１では、貫通電極１０３によって、第２半導体チップ１１に備えられたメモリセルのビット線（不図示）と、バッファ回路２１とが電気的に接続されている。

図９に示すＮＡＮＤフラッシュメモリ１においては、第２電極群に配置された第２電極２の数が、第１電極群１３に配置された貫通電極１０３の数よりも少ない。このため、図９に示すように、第１電極群１３の周縁部に、第２電極２と電気的に接続されていない貫通電極１０３ａを有する。具体的には、複数の貫通電極１０３のうちの一部（図９において符号１０３ａで示す）は、第２電極２と電気的に接続されていない。

図９に示す例では、貫通電極１０３の数が第２電極２の数よりも、貫通電極１０３および第２電極２のパターン形状における左右方向１列分多い。このため、貫通電極１０３の中心と第２電極２の中心との左右方向の位置ずれ寸法が、パターン形状の左右方向のピッチ分以内である場合には、貫通電極１０３と接続されない第２電極２が発生しにくい。よって、貫通電極１０３の中心と第２電極２の中心との位置がずれても、積層チップ１２と第２半導体チップ１１との電気的接続が確保されやすい。

（他の例）
上述した実施形態では、１つの第１電極群１３を有する積層チップ（第１半導体チップ）１２および１つの第２電極群２３を有する第２半導体チップ１１を例に挙げて説明したが、第１電極群１３および第２電極群２３の数は、特に限定されるものではなく、２以上であってもよい。

また、上述した実施形態では、対向配置された半導体チップ間における平面視で貫通電極の設けられていない領域に、所定の厚みを有する粘着層が設けられている場合を例に挙げて説明したが、対向する半導体チップ間に粘着層が設けられておらず、半導体チップ同士が直接隙間なく密着して配置されていてもよい。この場合、対向する半導体チップ間の距離をより一層短くできる。

１・・・ＮＡＮＤフラッシュメモリ
２・・・第２電極
３・・・積層体
１０・・・半導体装置となる領域
１１・・・第２半導体チップ
１２・・・積層チップ（第１半導体チップ）
１２ａ・・・半導体チップ
１３・・・第１電極群
２１・・・バッファ回路
２３・・・第２電極群
１００・・・半導体装置
１０１・・・第２半導体ウェハー
１０２・・・積層ウェハー（第１半導体ウェハー）
１０２ａ・・・半導体ウェハー
１０３、１０３ａ・・・貫通電極（第１電極）
１０４・・・素子領域
ａ・・・中心部
ｂ・・・周縁部

Claims (12)

1. 第１半導体チップと第２半導体チップとが積層され、
   前記第１半導体チップの前記第２半導体チップとの対向面側の表面に、所定のピッチで複数の第１電極が配置された第１電極群が設けられ、
   前記第２半導体チップの前記第１半導体チップとの対向面側の表面に、所定のピッチで複数の第２電極が配置された第２電極群が設けられ、
   前記第１電極の数が、前記第２電極の数よりも多く、
   前記第１電極の最大外形寸法が、前記第２電極の最大外形寸法よりも小さく、
   隣接する前記第２電極間の最短距離が、前記第１電極の最大外形寸法以上であることを特徴とする半導体装置。
2. 前記第１半導体チップが、厚み３〜７２５μｍのものである請求項１に記載の半導体装置。
3. 前記第１半導体チップが、複数枚の半導体チップが積層された積層チップであり、
   前記第１電極が、前記複数枚の半導体チップを厚み方向に貫通し、異なる層の半導体チップと信号伝達可能に接続された貫通電極の端部である請求項１または請求項２に記載の半導体装置。
4. 前記第１半導体チップには、複数のメモリセルが備えられ、
   前記第２半導体チップには、前記メモリセルから読出したデータおよび前記メモリセルに書込みされるデータを保持し、保持した前記データを出力するバッファ回路が、前記メモリセルのビット線の数に応じて備えられ、
   前記貫通電極によって、前記メモリセルのビット線と前記バッファ回路とが電気的に接続されている請求項３に記載の半導体装置。
5. 前記第１半導体チップと、前記第２半導体チップの厚みが異なる請求項１〜請求項４のいずれか一項に記載の半導体装置。
6. 前記第２半導体チップが、厚み１０〜７２５μｍのものである請求項１〜請求項５のいずれか一項に記載の半導体装置。
7. 前記第１電極群の周縁部に、前記第２電極と電気的に接続されていない前記第１電極を有する請求項１〜請求項６のいずれか一項に記載の半導体装置。
8. 所定のピッチで複数の第１電極が配置された第１電極群を有する第１半導体チップを、第１半導体ウェハー上に複数形成する第１半導体ウェハー形成工程と、
   前記第１電極よりも数が少なく、最大外形寸法が前記第１電極の最大外形寸法よりも大きい第２電極が所定のピッチで複数の配置され、隣接する前記第２電極間の最短距離が前記第１電極の最大外形寸法以上である第２電極群を有する第２半導体チップを、第２半導体ウェハー上に複数形成する第２半導体ウェハー形成工程と、
   前記第１電極群と前記第２電極群とを対向させて、前記第１半導体ウェハーと前記第２半導体ウェハーとを積層して積層体とする積層工程と、
   前記積層体をチップ形状に切断するダイシング工程とを備えることを特徴とする半導体装置の製造方法。
9. 前記第１半導体ウェハーおよび前記第２半導体ウェハーの直径が３００〜４５０ｍｍである請求項８に記載の半導体装置の製造方法。
10. 第１半導体ウェハー形成工程が、前記第１半導体チップの形成された複数枚の半導体ウェハーを積層する積層ウェハー形成工程と、
    積層された前記複数枚の半導体ウェハーを厚み方向に貫通し、異なる層に形成された半導体チップと信号伝達可能に接続する貫通電極を形成する貫通電極形成工程とを有する請求項８または請求項９に記載の半導体装置の製造方法。
11. 前記第１半導体ウェハーが、厚み３〜７２５μｍのものである請求項８〜請求項１０のいずれか一項に記載の半導体装置の製造方法。
12. 前記第２半導体ウェハーが、厚み１０〜７２５μｍのものである請求項８〜請求項１１のいずれか一項に記載の半導体装置の製造方法。

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