KR20220013737A - 반도체 패키지 - Google Patents

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KR20220013737A
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semiconductor chip
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semiconductor
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region
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    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
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    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
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Abstract

본 개시의 반도체 패키지는 제1 면 및 상기 제1 면에 대향하는 제2 면을 갖고, 상기 제1 면과 인접한 부분에서 제1 활성 층을 갖는 제1 반도체 칩; 상기 제1 반도체 칩의 상기 제1 면 상에 있고, 상기 제1 반도체 칩과 연결되는 제1 재배선 구조물로서, 제1 영역; 및 상기 제1 영역의 옆에 마련된 제2 영역;을 갖는 상기 제1 재배선 구조물; 상기 제1 재배선 구조물의 상기 제1 영역 상에 탑재되고, 상기 제1 면을 향하는 제3 면 및 상기 제3 면에 대향하는 제4 면을 갖고, 상기 제3 면과 인접한 부분에서 제2 활성 층을 갖는 제2 반도체 칩; 상기 제1 재배선 구조물의 상기 제2 영역 상에 탑재되는 도전성 포스트; 상기 제1 재배선 구조물 상에서 상기 제2 반도체 칩 및 상기 도전성 포스트를 감싸는 몰딩 층; 및 상기 몰딩 층 상에 있고, 상기 도전성 포스트와 연결되는 제2 재배선 구조물;을 포함한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 개시의 기술적 사상은 반도체 패키지에 관한 것이다.
반도체 패키지의 저장 용량이 고용량화됨과 동시에, 반도체 칩을 포함하는 반도체 패키지는 얇고 가벼워질 것이 요구되고 있다. 또한, 반도체 패키지 안에 다양한 기능의 반도체 칩들을 포함시키고, 상기 반도체 칩들을 빠르게 구동시키기 위한 연구들이 진행되는 추세이다. 이러한 추세에 대응하여, 적층 구조의 복수의 반도체 칩들을 포함하는 반도체 패키지에 관한 연구들이 진행되고 있다. 예를 들어, 제1 반도체 칩 상에 제2 반도체 칩 및 수동 소자를 탑재시키는 경우, 제1 반도체 칩, 제2 반도체 칩, 및 수동 소자의 효율적인 배치 및 이들의 전기적 연결 구조에 대한 연구가 활발한 실정이다.
본 개시의 기술적 사상이 해결하고자 하는 과제들 중 하나는 반도체 칩, 수동 소자, 및 도전성 포스트의 공간적 활용이 개선되고, 상기 반도체 칩 및 상기 수동 소자의 전기적 연결 구조가 개선된 반도체 패키지를 제공하는 것이다.
본 개시의 기술적 사상이 해결하고자 하는 과제들 중 하나는 축소된 크기의 반도체 패키지를 제공하는 것이다.
본 개시의 기술적 사상이 해결하고자 하는 과제들 중 하나는 휨(warpage) 현상이 감소된 반도체 패키지를 제공하는 것이다.
상기 목적을 달성하기 위해서, 본 개시의 예시적인 실시예로 제1 면 및 상기 제1 면에 대향하는 제2 면을 갖고, 상기 제1 면과 인접한 부분에서 제1 활성 층을 갖는 제1 반도체 칩; 상기 제1 반도체 칩의 상기 제1 면 상에 있고, 상기 제1 반도체 칩과 연결되는 제1 재배선 구조물로서, 제1 영역; 및 상기 제1 영역의 옆에 마련된 제2 영역;을 갖는 상기 제1 재배선 구조물; 상기 제1 재배선 구조물의 상기 제1 영역 상에 탑재되고, 상기 제1 면을 향하는 제3 면 및 상기 제3 면에 대향하는 제4 면을 갖고, 상기 제3 면과 인접한 부분에서 제2 활성 층을 갖는 제2 반도체 칩; 상기 제1 재배선 구조물의 상기 제2 영역 상에 탑재되는 도전성 포스트; 상기 제1 재배선 구조물 상에서 상기 제2 반도체 칩 및 상기 도전성 포스트를 감싸는 몰딩 층; 및 상기 몰딩 층 상에 있고, 상기 도전성 포스트와 연결되는 제2 재배선 구조물;을 포함하는 반도체 패키지를 제공한다.
본 개시의 예시적인 실시예로 제1 면 및 상기 제1 면에 대향하는 제2 면을 갖고, 상기 제1 면과 인접한 부분에서 제1 활성 층을 갖는 제1 반도체 칩; 상기 제1 반도체 칩의 상기 제1 면 상에 있고, 상기 제1 반도체 칩과 연결되는 제1 재배선 구조물로서, 제1 영역; 및 상기 제1 영역의 옆에 마련되고 상기 제1 영역보다 넓은 면적의 제2 영역;을 갖는 상기 제1 재배선 구조물; 상기 제1 재배선 구조물의 상기 제1 영역 상에 탑재되고, 상기 제1 면을 향하는 제3 면 및 상기 제3 면에 대향하는 제4 면을 갖는 제2 반도체 칩으로서, 상기 제3 면과 인접한 부분에 형성된 제2 활성 층; 및 상기 제2 반도체 칩의 적어도 일 부분을 통과하여, 상기 제2 활성 층과 연결된 관통 전극;을 포함하는 상기 제2 반도체 칩; 상기 제1 재배선 구조물의 상기 제1 영역 상에 탑재되는 수동 소자; 상기 제1 재배선 구조물의 상기 제2 영역 상에 탑재되는 도전성 포스트; 상기 제1 재배선 구조물 상에서 상기 제2 반도체 칩, 상기 수동 소자, 및 상기 도전성 포스트를 감싸는 몰딩 층; 및 상기 몰딩 층 상에 있고, 상기 제2 반도체 칩의 상기 관통 전극 및 상기 도전성 포스트와 연결되는 제2 재배선 구조물;을 포함하는 반도체 패키지를 제공한다.
본 개시의 예시적인 실시예로 패키지 기판; 상기 패키지 기판 상에 탑재되는 반도체 장치로서, 제1 면 및 상기 제1 면에 대향하는 제2 면을 갖고, 상기 제1 면과 인접한 부분에서 제1 활성 층을 갖는 제1 반도체 칩; 상기 제1 반도체 칩의 상기 제1 면 상에 있고, 제1 영역 및 상기 제1 영역의 옆에 마련된 제2 영역을 갖는 제1 재배선 구조물; 상기 제1 재배선 구조물의 상기 제1 영역 상에 탑재되고, 상기 제1 면을 향하는 제3 면 및 상기 제3 면에 대향하는 제4 면을 갖고, 상기 제3 면과 인접한 부분에서 제2 활성 층을 갖는 제2 반도체 칩; 상기 제1 재배선 구조물의 상기 제2 영역 상에 탑재되는 도전성 포스트; 상기 제1 재배선 구조물 상에서 상기 제2 반도체 칩 및 상기 도전성 포스트를 감싸는 몰딩 층; 상기 몰딩 층 상에 있고, 상기 도전성 포스트와 연결되는 제2 재배선 구조물; 및 상기 반도체 장치 및 상기 패키지 기판을 연결시키는 패키지 연결 단자;를 포함하는 상기 반도체 장치;를 포함하는 반도체 패키지를 제공한다.
본 개시의 예시적인 실시예에 따른 반도체 패키지는 제1 영역에서 반도체 칩 및 수동 소자를 포함하고, 상기 제1 영역의 옆에 마련된 제2 영역에서 도전성 포스트를 포함할 수 있다. 이에 따라, 반도체 칩, 수동 소자, 및 도전성 포스트의 배치가 단순해질 수 있고, 상기 반도체 칩, 상기 수동 소자, 및 상기 도전성 포스트의 공간적 활용이 증대될 수 있다. 또한, 상기 반도체 칩 및 상기 수동 소자의 전기적 연결 구조가 개선될 수 있다.
또한, 본 개시의 예시적인 실시예에 따른 반도체 패키지의 반도체 칩, 수동 소자, 및 도전성 포스트의 공간적 활용이 개선됨에 따라, 상기 반도체 패키지의 크기가 축소될 수 있다.
또한, 본 개시의 예시적인 실시예에 따른 반도체 패키지가 반도체 칩 상에 부착된 변형 방지 구조물을 포함할 수 있어서, 상기 반도체 패키지의 휨 현상이 감소될 수 있다.
도 1은 본 개시의 예시적인 실시예에 따른 반도체 패키지의 단면도이다.
도 2는 도 1의 A-A 선에 기초한 반도체 패키지의 단면도이다.
도 3은 도 2의 B-B 선에 기초한 반도체 패키지의 단면도이다.
도 4는 본 개시의 예시적인 실시예에 따른 반도체 패키지의 단면도이다.
도 5는 본 개시의 예시적인 실시예에 따른 반도체 패키지의 단면도이다.
도 6은 본 개시의 예시적인 실시예에 따른 반도체 패키지의 단면도이다.
도 7은 본 개시의 예시적인 실시예에 따른 반도체 패키지의 단면도이다.
도 8은 본 개시의 예시적인 실시예에 따른 반도체 패키지의 제조 방법의 플로우 차트이다.
또한, 도 9 내지 도 16은 본 개시의 예시적인 실시예에 따른 반도체 패키지의 제조 방법의 각 단계들을 보여주는 도면들이다.
이하, 첨부한 도면들을 참조하여 본 개시의 기술적 사상의 실시예들에 대해 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 개시의 예시적인 실시예에 따른 반도체 패키지(10)의 단면도이고, 도 2는 도 1의 A-A 선에 기초한 반도체 패키지(10)의 단면도이고, 도 3은 도 2의 B-B 선에 기초한 반도체 패키지(10)의 단면도이다.
본 개시의 예시적인 실시예에 따른 반도체 패키지(10)는 복수의 반도체 칩들(110, 210)이 상호 전기적으로 연결되어, 하나의 시스템으로 동작하는 시스템 인 패키지(System In Package, SIP)일 수 있다.
도 1 내지 도 3을 함께 참조할 때, 반도체 패키지(10)는 제1 반도체 칩(110), 제1 재배선 구조물(120), 제2 반도체 칩(210), 수동 소자(220), 도전성 포스트(130), 제1 몰딩 층(140), 제2 재배선 구조물(150), 패키지 연결 단자(160) 등을 포함할 수 있다.
제1 반도체 칩(110)은 제1 활성 층(AL_1)을 갖는 제1 반도체 기판(113), 제1 칩 패드(115), 및 제1 패시베이션 층(117)을 포함할 수 있다. 또한, 제1 반도체 칩(110)은 제1 면(110a) 및 상기 제1 면(110a)에 대향하는 제2 면을 가질 수 있다. 예를 들어, 제1 면(110a)은 제1 반도체 칩(110)의 하면일 수 있고, 제2 면(110b)은 제1 반도체 칩(110)의 상면일 수 있다.
예시적인 실시예에서, 제1 반도체 기판(113)은 제1 면(110a)과 인접한 부분에서 제1 활성 층(AL_1)을 가질 수 있다. 제1 활성 층(AL_1)은 다양한 종류의 복수의 개별 소자들(individual devices)을 포함할 수 있다.
예를 들어, 복수의 개별 소자들은 다양한 미세 전자 소자 (microelectronic device), 예를 들어, CMOS 트랜지스터(complementary metal-oxide semiconductor transistor), MOSFET(metal-oxide-semiconductor filed effect transistor), 시스템 LSI(large scale integration), CIS(CMOS imaging sensor) 등과 같은 이미지 센서, MEMS(micro-electro-mechanical system), 능동 소자, 및 수동 소자 등을 포함할 수 있다.
예시적인 실시예에서, 제1 반도체 기판(113)의 물질은 실리콘(Si, silicon)을 포함할 수 있다. 또한, 제1 반도체 기판(113)은 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물을 포함할 수도 있다. 다만, 제1 반도체 기판(113)의 물질은 전술한 바에 한정되지 않는다.
예시적인 실시예에서, 제1 반도체 기판(113)의 크기(size)는 후술할 제2 반도체 기판(213)의 크기보다 클 수 있다. 예를 들어, 제1 반도체 기판(113)의 X 방향의 길이는 제2 반도체 기판(213)의 X 방향의 길이보다 클 수 있다. 또한, 제1 반도체 기판(113) 및 제2 반도체 기판(213)을 수평적 관점에서 봤을 경우(즉, 제1 반도체 기판(113) 및 제2 반도체 기판(213)을 X-Y 평면 상에서 봤을 경우), 제1 반도체 기판(113)의 면적은 제2 반도체 기판(213)의 면적보다 클 수 있다.
예시적인 실시예에서, 제1 반도체 기판(113)의 측면은 반도체 패키지(10)의 측면과 정렬될 수 있다. 예를 들어, 제1 반도체 기판(113)의 측면은 제1 재배선 구조물(120), 제1 몰딩 층(140), 및 제2 재배선 구조물(150)의 측면과 동일 평면 상에 있을 수 있다.
제1 칩 패드(115)는 제1 반도체 기판(113) 상에 있고, 상기 제1 반도체 기판(113)의 제1 활성 층(AL_1) 내의 복수의 개별 소자들과 전기적으로 연결되는 패드일 수 있다.
예시적인 실시예에서, 칩 패드(115)의 물질은 니켈(Ni), 구리(Cu), 금(Au), 은(Ag), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있다. 다만, 칩 패드(115)의 물질은 전술한 바에 한정되지 않는다.
제1 패시베이션 층(117)은 제1 칩 패드(115)의 측면을 둘러싸도록 제1 반도체 기판(113) 상에 있을 수 있다. 또한, 제1 패시베이션 층(117)은 제1 칩 패드(113)의 일 면을 노출시킬 수 있다. 예시적인 실시예에서, 제1 패시베이션 층(117)은 절연성 폴리머와 같은 절연 물질을 포함할 수 있다.
제1 재배선 구조물(120)은 제1 반도체 칩(110)의 제1 면(110a) 상에 있고, 상기 제1 반도체 칩(110)과 연결될 수 있다. 제1 재배선 구조물(120)은 제1 반도체 칩(110)의 제1 면(110a)과 맞닿는 상면, 및 상기 상면에 대향하고 제1 몰딩 층(140)과 맞닿는 하면을 가질 수 있다.
예시적인 실시예에서, 제1 재배선 구조물(120)은 제1 칩 패드(115)와 전기적으로 연결되는 제1 재배선 패턴(123) 및 상기 제1 재배선 패턴(123)을 둘러싸는 제1 재배선 절연 층(127)을 포함할 수 있다.
예시적인 실시예에서, 제1 재배선 절연 층(127)은 포토 리소그래피 공정이 가능한 PID(Photo Imageable Dielectic) 소재의 절연 물질을 포함할 수 있다. 예를 들어, 제1 재배선 절연 층(127)은 감광성 폴리이미드(photosensitive polyimide, PSPI)로 형성될 수 있다. 다만 이에 한정되지 않고, 제1 재배선 절연 층(127)은 산화물 또는 질화물을 포함할 수도 있다. 예를 들어, 제1 재배선 절연 층(127)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수도 있다.
예시적인 실시예에서, 제1 재배선 패턴(123)은 제1 반도체 칩(110)의 칩 패드(115)와 전기적으로 연결되는 도전성 패턴일 수 있다. 예를 들어, 제1 재배선 패턴(123)은 제1 재배선 절연 층(127) 내에서 수직 방향으로 연장되는 제1 재배선 비아 패턴(123a) 및 제1 재배선 절연 층(127) 내에서 수평 방향으로 연장되는 제1 재배선 라인 패턴(123b)을 포함할 수 있다.
예시적인 실시예에서, 제1 재배선 패턴(123)의 물질은 니켈(Ni), 구리(Cu), 금(Au), 은(Ag), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있다.
제1 재배선 구조물(120)을 평면적 관점에서 봤을 경우, 상기 제1 재배선 구조물(120)은 제1 영역(A1) 및 상기 제1 영역(A1)의 옆에 마련된 제2 영역(A2)을 가질 수 있다.
예시적인 실시예에서, 제1 영역(A1)은 제2 반도체 칩(210), 및 수동 소자(220)가 탑재되는 제1 재배선 구조물(120)의 일 영역이고, 제2 영역(A2)은 도전성 포스트(130)가 탑재되는 제1 재배선 구조물(120)의 일 영역일 수 있다.
예시적인 실시예에서, 제1 재배선 구조물(120)을 평면적 관점에서 봤을 경우, 제1 재배선 구조물(120)의 X 방향의 길이(즉, 가로 방향의 길이)는 제1 방향의 길이(d)로 정의될 수 있고, 제1 재배선 구조물(120)의 Y 방향의 길이(즉, 세로 방향의 길이)는 제2 방향의 길이(w)로 정의될 수 있다. 제2 방향은 제1 방향과 수직한 방향일 수 있다.
예시적인 실시예에서, 제1 재배선 구조물(120)을 평면적 관점에서 봤을 경우, 제1 영역(A1) 및 제2 영역(A2)의 경계 선(L)은, 상기 제1 영역(A1) 및 상기 제2 영역(A2)의 교선(line of intersection)일 수 있다. 예를 들어, 제1 재배선 구조물(120)을 평면적 관점에서 봤을 경우, 상기 경계 선(L)은 Y 방향으로 연장되어 상기 제1 영역(A1) 및 상기 제2 영역(A2)을 구분시키는 가상의 선일 수 있다.
예시적인 실시예에서, 제1 재배선 구조물(120)의 일 측면(120s_1)에서부터 경계 선(L)까지의 영역은 제1 영역(A1)으로 정의될 수 있고, 상기 경계 선(L)으로부터 제1 재배선 구조물(120)의 타 측면(120s_2) 까지의 영역은 제2 영역(A2)으로 정의될 수 있다.
예시적인 실시예에서, 제1 재배선 구조물(120)을 평면적 관점에서 봤을 경우, 경계 선(L)은 제2 반도체 칩(210) 및 도전성 포스트(130) 사이에서 Y 방향으로 연장될 수 있다. 보다 구체적으로, 경계 선(L)은 제2 반도체 칩(210)의 측면 및 상기 제2 반도체 칩(210)과 가장 인접한 도전성 포스트(130)의 측면 사이에서 Y 방향으로 연장될 수 있다.
또한, 예시적인 실시예에서, 제1 재배선 구조물(120)을 평면적 관점에서 봤을 경우, 경계 선(L)은 수동 소자(220) 및 도전성 포스트(130) 사이에서 Y 방향으로 연장될 수 있다. 보다 구체적으로, 경계 선(L)은 수동 소자(220)의 측면 및 상기 수동 소자(220)와 가장 인접한 도전성 포스트(130)의 측면 사이에서 Y 방향으로 연장될 수 있다.
예시적인 실시예에서, 제1 재배선 구조물(120)을 평면적 관점에서 봤을 경우, 상기 제1 재배선 구조물(120)의 일 측면(120s_1)에서부터 경계 선(L)까지의 X 방향의 길이는 제1 영역(A1)의 제1 방향의 길이(d1)로 정의되고, 상기 제1 재배선 구조물(120)의 타 측면(120s_2)에서부터 경계 선(L)까지의 X 방향의 길이는 제2 영역(A2)의 제1 방향의 길이(d2)로 정의될 수 있다.
예를 들어, 제1 영역(A1)의 제1 방향의 길이(d1)는 제2 영역(A2)의 제1 방향의 길이(d2)보다 작을 수 있다. 예를 들어, 제1 영역(A1)의 제1 방향의 길이(d1)는 제1 재배선 구조물(120)의 제1 방향의 길이(d)의 약 10 퍼센트 내지 약 40 퍼센트일 수 있다. 즉, 제1 재배선 구조물(120)의 일 측면(120s_1)에서부터 경계 선(L)까지의 X 방향의 길이는 제1 재배선 구조물(120)의 제1 방향의 길이(d)의 약 10 퍼센트 내지 약 40 퍼센트일 수 있다.
또한, 제2 영역(A2)의 제1 방향의 길이(d2)는 제1 재배선 구조물(120)의 제1 방향의 길이(d)의 약 60 퍼센트 내지 약 90 퍼센트일 수 있다. 즉, 제1 재배선 구조물(120)의 타 측면(120s_2)에서부터 경계 선(L)까지의 X 방향의 길이는 제1 재배선 구조물(120)의 제1 방향의 길이(d)의 약 60 퍼센트 내지 약 90 퍼센트일 수 있다.
예시적인 실시예에서, 제1 재배선 구조물(120)을 평면적 관점에서 봤을 경우, 상기 제1 재배선 구조물(120)의 일 측면(120s_1)으로부터 경계 선(L)까지의 제1 영역(A1)은 제2 반도체 칩(210), 및 수동 소자(220)를 수용하지만, 도전성 포스트(130)를 수용하지 않는 영역일 수 있다.
예시적인 실시예에서, 제1 재배선 구조물(120)을 평면적 관점에서 봤을 경우, 상기 제1 재배선 구조물(120)의 타 측면(120s_2)으로부터 경계 선(L)까지의 제2 영역(A2)은 도전성 포스트(130)를 수용하지만, 제2 반도체 칩(210) 및 수동 소자(220)를 수용하지 않는 영역일 수 있다.
또한, 제1 영역(A1)의 제1 방향의 길이(d1) 및 제2 영역(A2)의 제1 방향의 길이(d2)의 합은 제1 재배선 구조물(120)의 제1 방향의 길이(d)와 실질적으로 동일할 수 있다. (d1+d2=d)
예를 들어, 제1 영역(A1)의 제1 방향의 길이(d1)가 제1 재배선 구조물(120)의 제1 방향의 길이(d)의 약 30 퍼센트인 경우, 제2 영역(A2)의 제1 방향의 길이(d2)는 제1 재배선 구조물(120)의 제1 방향의 길이(d)의 약 70 퍼센트일 수 있다.
제1 영역(A1)은 제1 재배선 구조물(120)의 일 측면(120s_1)을 가질 수 있고, 제2 영역(A2)은 제1 재배선 구조물(120)의 상기 일 측면(120s_1)과 대향하는 타 측면(120s_2)을 가질 수 있다. 제1 영역(A1) 및 제2 영역(A2)의 제2 방향의 길이는 제1 재배선 구조물(120)의 제2 방향의 길이(w)와 실질적으로 동일할 수 있다.
예시적인 실시예에서, 제1 재배선 구조물(120)을 평면적 관점에서 봤을 경우, 제1 영역(A1)의 면적은 제2 영역(A2)의 면적보다 작을 수 있다. 예를 들어, 제1 영역(A1)의 면적은 제1 재배선 구조물(120)의 면적의 약 10 퍼센트 내지 약 40 퍼센트일 수 있다. 또한, 제2 영역(A2)의 면적은 제1 재배선 구조물(120)의 면적의 약 60 퍼센트 내지 약 90 퍼센트일 수 있다.
예를 들어, 제1 영역(A1)의 면적이 제1 재배선 구조물(120)의 면적의 약 30 퍼센트인 경우, 제2 영역(A2)의 면적은 제1 재배선 구조물(120)의 면적의 약 70 퍼센트일 수 있다.
칩 연결 패드(124)는 제1 재배선 구조물(120)의 제1 영역(A1) 상에 있을 수 있다. 칩 연결 패드(124)는 제2 반도체 칩(210) 및 제1 재배선 구조물(120)을 연결시키기 위한 패드일 수 있다. 예를 들어, 칩 연결 패드(124)는 제1 재배선 구조물(120)의 제1 영역(A1) 상에서 제1 재배선 비아 패턴(123a)과 맞닿을 수 있다.
수동 소자 연결 패드(126)는 제1 재배선 구조물(120)의 제1 영역(A1) 상에 있을 수 있다. 수동 소자 연결 패드(126)는 수동 소자(220) 및 제1 재배선 구조물(120)을 연결시키기 위한 패드일 수 있다. 예를 들어, 수동 소자 연결 패드(126)는 제1 재배선 구조물(120)의 제1 영역(A1) 상에서 제1 재배선 비아 패턴(123a)과 맞닿을 수 있다.
제1 포스트 연결 패드(128)는 제1 재배선 구조물(120)의 제2 영역(A2) 상에 있을 수 있다. 제1 포스트 연결 패드(128)는 도전성 포스트(140) 및 제1 재배선 구조물(120)을 연결시키기 위한 패드일 수 있다. 예를 들어, 제1 포스트 연결 패드(128)는 제1 재배선 구조물(120)의 제2 영역(A2) 상에서 제1 재배선 비아 패턴(123a)과 맞닿을 수 있다.
제2 반도체 칩(210)은 제1 재배선 구조물(120)의 제1 영역(A1) 상에 탑재되는 반도체 칩일 수 있다. 예시적인 실시예에서, 제2 반도체 칩(210)은 제2 활성 층(AL_2)을 갖는 제2 반도체 기판(213), 제2 칩 패드(215), 및 제2 패시베이션 층(217)을 포함할 수 있다. 또한, 제2 반도체 칩(210)은 제1 반도체 칩(110)의 제1 면(110a)을 향하는 제3 면(210a) 및 상기 제3 면(210a)에 대향하는 제4 면(210b)을 가질 수 있다.
예시적인 실시예에서, 제2 반도체 기판(213)은 제3 면(210a)과 인접한 부분에서 제2 활성 층(AL_2)을 가질 수 있다. 이에 따라, 제2 반도체 칩(210)의 제2 활성 층(AL_2) 및 제1 반도체 칩(110)의 제1 활성 층(AL_1)은 마주볼 수 있고, 제1 반도체 칩(110) 및 제2 반도체 칩(210) 간의 전기적 이동 경로가 짧아질 수 있다.
예시적인 실시예에서, 제1 반도체 칩(110) 및 제2 반도체 칩(210)은 상이한 종류의 반도체 칩일 수 있다. 예시적인 실시예에서, 제1 반도체 칩(110)은 로직 반도체 칩을 포함할 수 있다. 로직 반도체 칩은 예를 들어, CPU(Central Processor Unit), MPU(Micro Processor Unit), GPU(Graphic Processor Unit) 또는 AP(Application Processor)와 같은 반도체 칩을 포함할 수 있다.
이 경우, 제2 반도체 칩(210)은 메모리 반도체 칩을 포함할 수 있다. 메모리 반도체 칩은 예를 들어, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 칩을 포함할 수 있고, PRAM(Phase-change Random Access Memory), MRAM(Magneto-resistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 반도체 칩을 포함할 수도 있다.
다만 전술한 바에 한정되지 않고, 제1 반도체 칩(110)이 메모리 반도체 칩이고, 제2 반도체 칩(210)이 로직 반도체 칩일 수도 있다. 또한, 제1 반도체 칩(110) 및 제2 반도체 칩(210)은 동종의 반도체 칩일 수도 있다.
칩 연결 단자(216)는 제2 반도체 칩(210)의 제2 칩 패드(215) 및 칩 연결 패드(124) 사이에 개재될 수 있다. 칩 연결 단자(216)는 제2 반도체 칩(210)의 제2 칩 패드(215) 및 재배선 구조물(120)의 제1 재배선 패턴(123)을 전기적으로 연결시키도록 구성된 단자일 수 있다.
접착 층(218)은 제2 반도체 칩(210)의 제3 면(210a) 및 제1 재배선 구조물(120)의 하면 사이에 개재되어, 제1 재배선 구조물(120) 상에 제2 반도체 장치(210)를 고정시키도록 구성된 층일 수 있다.
예시적인 실시예에서, 접착 층(218)은 제2 반도체 칩(210)의 제3 면(210a)을 덮고, 칩 연결 단자(216)의 측면을 포위할 수 있다. 또한, 접착 층(218)은 비전도성 필름(non-conductive film, NCF)일 수 있고, 예를 들어, 절연성 폴리머로 구성된 필름일 수 있다.
수동 소자(220)는 제1 재배선 구조물(120)의 제1 영역(A1) 상에 탑재되는 소자일 수 있다. 예시적인 실시예에서, 수동 소자(220)는 제2 반도체 칩(210)과 전기적으로 연결된 커패시터, 저항, 및 인덕터 중 적어도 어느 하나를 포함할 수 있다.
예시적인 실시예에서, 수동 소자(220) 및 제2 반도체 칩(210)이 모두 제1 재배선 구조물(120)의 제1 영역(A1) 상에 있을 수 있어서, 상기 수동 소자(220) 및 상기 제2 반도체 칩(210)의 배치(layout)가 단순해질 수 있다.
이에 따라, 제2 반도체 칩(210) 및 수동 소자(220)의 전기적 연결 구조의 신뢰성이 향상될 수 있고, 상기 제2 반도체 칩(210) 및 상기 수동 소자(220) 간의 전기적 이동 경로가 짧아질 수 있다.
도전성 포스트(130)는 제1 재배선 구조물(120)의 제2 영역(A2) 상에 있고, 제1 포스트 연결 패드(128)와 연결될 수 있다. 도전성 포스트(130)는 제1 재배선 구조물(120) 및 제2 재배선 구조물(150) 사이에 개재되어, 상기 제1 재배선 구조물(120) 및 상기 제2 재배선 구조물(150)을 연결시킬 수 있다.
예시적인 실시예에서, 도전성 포스트(130)는 제1 포스트 연결 패드(128)의 일 면으로부터 연장되어, 제1 몰딩 층(140)을 수직 방향(즉, Z 방향)으로 통과할 수 있다. 전술한 수직 방향(Z 방향)은 제1 재배선 구조물(120)의 하면이 연장된 방향과 수직인 방향일 수 있다.
예시적인 실시예에서, 도전성 포스트(130)의 수직 방향(Z 방향)의 길이는 제2 반도체 칩(210) 및 수동 소자(220)의 수직 방향의 길이보다 클 수 있다. 예를 들어, 도전성 포스트(130)의 수직 방향의 길이는 제1 몰딩 층(140)의 수직 방향의 길이와 실질적으로 동일할 수 있고, 제2 반도체 칩(210) 및 수동 소자(220)의 수직 방향의 길이는 제1 몰딩 층(140)의 수직 방향의 길이보다 작을 수 있다.
예시적인 실시예에서, 도전성 포스트(130)는 제1 재배선 구조물(120)의 제2 영역(A2) 상에서 허니 콤(honey comb) 또는 지그 재그(zig-zag) 형상으로 배치될 수 있다. 또한, 도 2에서, 도전성 포스트(130)는 원기둥 형상으로 표현되었지만, 도전성 포스트(130)는 다각 기둥 형상일 수도 있다.
예시적인 실시예에서, 도전성 포스트(130)가 제2 영역(A2) 상에 있을 수 있어서, 도전성 포스트(130)의 배치는 제2 반도체 칩(210) 및 수동 소자(220)의 배치에 간섭되지 않을 수 있다. 이에 따라, 다수의 도전성 포스트들(130)이 제2 영역(A2) 상에 배치될 수 있다.
제1 몰딩 층(140)은 제1 재배선 구조물(120) 상에 있고, 제2 반도체 칩(210), 수동 소자(220), 및 도전성 포스트(130)를 둘러쌀 수 있다. 예시적인 실시예에서, 제1 몰딩 층(140)은 에폭시 몰딩 컴파운드(EMC: Epoxy Molding Compound)의 물질을 포함할 수 있다. 다만, 몰딩재(80)의 물질은 전술한 에폭시 몰딩 컴파운드에 한정되지 않고, 다양한 물질, 예를 들어, 에폭시 계열 물질, 열경화성 물질, 열가소성 물질, UV 처리 물질 등을 포함할 수 있다.
예시적인 실시예에서, 제1 몰딩 층(140)은 제2 반도체 칩(210)의 측면 및 제4 면(210b)을 모두 덮을 수 있다. 하지만, 제1 몰딩 층(140)은 도전성 포스트(130)의 측면은 둘러싸지만 일 면은 노출시킬 수 있다. 다시 말해, 제1 몰딩 층(140)의 일 면은 도전성 포스트(130)의 일 면과 동일 평면 상에 있을 수 있다.
제2 포스트 연결 패드(144)는 도전성 포스트(130) 상에 있고, 제2 재배선 구조물(150)에 의해 둘러싸일 수 있다. 제2 포스트 연결 패드(144)는 도전성 포스트(140) 및 제2 재배선 구조물(150)을 연결시키기 위한 패드일 수 있다. 예를 들어, 제2 포스트 연결 패드(144)는 제2 재배선 구조물(150)의 제2 재배선 패턴(153)의 제2 재배선 비아 패턴(153a)과 맞닿을 수 있다.
제2 재배선 구조물(150)은 제1 몰딩 층(140) 상에 있고, 도전성 포스트(130)와 연결될 수 있다. 제2 재배선 구조물(150)은 제1 몰딩 층(140)과 맞닿는 상면, 및 상기 상면에 대향하고 패키지 연결 단자(160)가 부착되는 하면을 가질 수 있다.
예시적인 실시예에서, 제2 재배선 구조물(150)은 도전성 포스트(130)와 전기적으로 연결되는 제2 재배선 패턴(153) 및 상기 제2 재배선 패턴(153)을 둘러싸는 제2 재배선 절연 층(157)을 포함할 수 있다.
예시적인 실시예에서, 제2 재배선 절연 층(157)은 포토 리소그래피 공정이 가능한 PID 소재의 절연 물질을 포함할 수 있다. 예를 들어, 제2 재배선 절연 층(157)은 감광성 폴리이미드로 형성될 수 있다. 다만 이에 한정되지 않고, 제2 재배선 절연 층(157)은 산화물 또는 질화물을 포함할 수도 있다. 예를 들어, 제2 재배선 절연 층(157)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수도 있다.
예시적인 실시예에서, 제2 재배선 패턴(153)은 도전성 포스트(130)와 전기적으로 연결되는 도전성 패턴일 수 있다. 예를 들어, 제2 재배선 패턴(153)은 제2 재배선 절연 층(157) 내에서 수직 방향으로 연장되는 제2 재배선 비아 패턴(153a) 및 제2 재배선 절연 층(157) 내에서 수평 방향으로 연장되는 제2 재배선 라인 패턴(153b)을 포함할 수 있다.
예시적인 실시예에서, 제2 재배선 패턴(153)의 물질은 니켈(Ni), 구리(Cu), 금(Au), 은(Ag), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있다.
패키지 연결 패드(164)는 제2 재배선 패턴(153) 및 패키지 연결 단자(160)를 연결시키기 위한 패드일 수 있다. 패키지 연결 패드(164)는 제2 재배선 비아 패턴(153b)과 맞닿도록 제2 재배선 절연 층(150)의 하부에 있을 수 있다.
패키지 연결 단자(160)는 반도체 패키지(10) 및 패키지 기판(도 7, 710)의 전기적 연결을 위한 단자일 수 있다. 예시적인 실시예에서, 패키지 연결 단자(160)는 패키지 연결 패드(164)에 부착될 수 있다. 패키지 연결 단자(160)는 주석, 은, 구리, 및 알루미늄 중 적어도 어느 하나를 포함하는 금속 물질의 솔더 볼일 수 있다.
본 개시의 예시적인 실시예에 따른 반도체 패키지(10)는 제2 반도체 칩(210) 및 수동 소자(220)가 탑재되는 제1 영역(A1), 및 상기 제1 영역(A1)의 옆에 마련되고 도전성 포스트(130)가 탑재되는 제2 영역(A2)을 갖는 제1 재배선 구조물(120)을 포함할 수 있다.
제1 재배선 구조물(120)의 제1 영역(A1) 및 제2 영역(A2)이 분리될 수 있어서, 제1 영역(A1) 상에 제2 반도체 칩(210) 및 수동 소자(220)의 배치, 및 제2 영역(A2) 상에 도전성 포스트(130)의 배치가 단순해질 수 있다. 이에 따라, 제2 반도체 칩(210), 수동 소자(220), 및 도전성 포스트(130)의 공간적 활용이 개선될 수 있고, 반도체 패키지(10)의 크기가 축소될 수 있다.
또한, 제2 반도체 칩(210) 및 수동 소자(220)가 모두 제1 영역(A1) 상에 있을 수 있어서, 상기 제2 반도체 칩(210) 및 상기 수동 소자(220)의 전기적 연결 구조가 단순해지고, 상기 제2 반도체 칩(210) 및 상기 수동 소자(220) 간의 전기적 이동 경로가 짧아질 수 있다.
또한, 도전성 포스트(130)가 제2 영역(A2) 상에 있을 수 있어서, 도전성 포스트(130)의 배치는 제2 반도체 칩(210) 및 수동 소자(220)의 배치에 간섭되지 않을 수 있다. 이에 따라, 다수의 도전성 포스트들(130)이 제2 영역(A2) 상에 배치될 수 있다.
도 4는 본 개시의 예시적인 실시예에 따른 반도체 패키지(20)의 단면도이다.
도 4를 참조하면, 본 개시의 예시적인 실시예에 따른 반도체 패키지(20)는 제1 반도체 칩(110), 제1 재배선 구조물(120), 제3 반도체 칩(310), 수동 소자(220), 도전성 포스트(130), 제1 몰딩 층(140), 제2 재배선 구조물(150), 패키지 연결 단자(160) 등을 포함할 수 있다.
이하에서는, 도 4의 반도체 패키지(20) 및 도 1의 반도체 패키지(10)의 중복된 내용은 생략하고, 차이점을 위주로 설명하도록 한다.
예시적인 실시예에서, 제3 반도체 칩(310)은 제1 재배선 구조물(120)의 제1 영역(A1) 상에 탑재되는 반도체 칩일 수 있다. 제3 반도체 칩(310)은 제3 활성 층(AL_3)을 갖는 제3 반도체 기판(313), 제3 칩 패드(315), 및 제3 패시베이션 층(317), 및 관통 전극(TSV)을 포함할 수 있다.
또한, 제3 반도체 칩(310)은 제1 반도체 칩(110)의 제1 면(110a)을 향하는 제5 면(310a) 및 상기 제5 면(310a)에 대향하는 제6 면(310b)을 가질 수 있다.
예시적인 실시예에서, 제3 반도체 기판(313)은 제5 면(310a)과 인접한 부분에서 제3 활성 층(AL_3)을 가질 수 있다. 이에 따라, 제3 반도체 칩(310)의 제3 활성 층(AL_3) 및 제1 반도체 칩(110)의 제1 활성 층(AL_1)은 마주볼 수 있고, 제1 반도체 칩(110) 및 제3 반도체 칩(310) 간의 전기적 이동 경로가 짧아질 수 있다.
예시적인 실시예에서, 관통 전극(TSV)은 제3 반도체 기판(313)을 수직 방향으로 관통하여, 제3 활성 층(AL_3) 내의 복수의 개별 소자들과 연결될 수 있다. 예를 들어, 관통 전극(TSV)의 일 측은 제3 활성 층(AL_3)과 연결되고, 타 측은 제2 재배선 구조물(150)의 제2 재배선 패턴(153)과 연결될 수 있다.
도 4에서 관통 전극(TSV)은 제3 반도체 기판(313)을 완전히 통과하여 제3 칩 패드(315)와 맞닿는 것으로 표현되었지만, 이에 한정되지 않고, 관통 전극(TSV)은 제3 반도체 기판(313)의 일 부분만을 통과하여 제3 칩 패드(315)와 맞닿지 않을 수도 있다.
예시적인 실시예에서, 관통 전극(TSV)은 제3 반도체 칩(310)의 제6 면(310b)으로부터 돌출될 수 있다. 제3 반도체 칩(310)의 제6 면(310b)으로부터 돌출된 관통 전극(TSV)의 부분은 제1 몰딩 층(140)에 의해 둘러싸일 수 있다.
예시적인 실시예에서, 관통 전극(TSV)은 기둥 형상일 수 있다. 관통 전극(TSV)은 기둥의 표면에 형성되는 배리어 막(미도시) 및 상기 배리어 막 내부를 채우는 매립 도전 층(미도시)을 포함할 수 있다.
관통 전극 연결 패드(324)는 관통 전극(TSV) 상에 있고, 제2 재배선 구조물(150)에 의해 둘러싸일 수 있다. 관통 전극 연결 패드(324)는 관통 전극(TSV) 및 제2 재배선 구조물(150)을 연결시키기 위한 패드일 수 있다. 예를 들어, 관통 전극 연결 패드(324)는 제2 재배선 구조물(150)의 제2 재배선 패턴(153)의 제2 재배선 비아 패턴(153a)과 맞닿을 수 있다.
예시적인 실시예에서, 제3 반도체 칩(310)이 제3 활성 층(AL_3) 및 제2 재배선 패턴(153)을 전기적으로 연결시키는 관통 전극(TSV)을 포함할 수 있어서, 제3 반도체 칩(310) 및 제2 재배선 구조물(150) 간의 전기적 이동 경로가 짧아질 수 있다
도 5는 본 개시의 예시적인 실시예에 따른 반도체 패키지(30)의 단면도이다.
도 5를 참조하면, 본 개시의 예시적인 실시예에 따른 반도체 패키지(20)는 제1 반도체 칩(110), 제1 재배선 구조물(120), 제3 반도체 칩(310), 수동 소자(220), 도전성 포스트(130), 제1 몰딩 층(140), 제2 재배선 구조물(150), 패키지 연결 단자(160), 및 변형 방지 구조물(510) 등을 포함할 수 있다.
이하에서는, 도 5의 반도체 패키지(30) 및 도 4의 반도체 패키지(20)의 중복된 내용은 생략하고, 차이점을 위주로 설명하도록 한다.
도 4의 반도체 패키지(20)를 참조하면, 제2 반도체 칩(210) 및 수동 소자(220)는 제1 재배선 구조물(120)의 제1 영역(A1) 상에 탑재되고, 도전성 포스트(130)는 제2 영역(A2) 상에 탑재될 수 있다. 이에 따라, 도 4의 반도체 패키지(20)의 구조는 상기 반도체 패키지(20)의 중심을 기준으로 비대칭일 수 있고, 상기 반도체 패키지(20)의 무게 중심은 반도체 패키지(20)의 가장자리 부분에 있을 수 있다.
또한, 도전성 포스트(130)의 물질은 제2 반도체 칩(210) 및 수동 소자(220)의 물질보다 열 전도성이 우수할 수 있고, 이에 따라, 반도체 패키지(20)에서 발생하는 열은 제1 재배선 구조물(120)의 제2 영역(A2)의 인근에 집중될 수 있다.
도 4의 반도체 패키지(20)의 무게 중심이 가장자리 부분에 있고, 상기 반도체 패키지(20)에서 발생한 열이 제2 영역(A2)의 인근에 집중될 수 있어서, 상기 반도체 패키지(20)는 제조 공정에서 휘어지거나, 외부의 충격에 의해 휘어질 위험이 있을 수도 있다.
전술한 문제점을 해결하기 위해, 본 개시의 예시적인 실시예에 따른 도 5의 반도체 패키지(30)는 제1 반도체 칩(110)의 제2 면(110b) 상에 부착된 변형 방지 구조물(510)을 더 포함할 수 있다. 변형 방지 구조물(510)은 반도체 패키지(50)의 휨(warpage)을 방지하기 위해, 접착 물질(520)에 의해 제1 반도체 칩(110)의 제2 면(110b)에 부착된 구조물일 수 있다.
예시적인 실시예에서, 변형 방지 구조물(510)은 제1 반도체 칩(110)의 제2 면(110b)을 완전히 덮을 수 있다. 또한, 변형 방지 구조물(510)의 측면은 반도체 패키지(50)의 측면과 동일 평면 상에 있을 수 있다.
예시적인 실시예에서, 변형 방지 구조물(510)을 구성하는 물질의 열 팽창 계수(coefficient of thermal expansion, CTE)는 제1 반도체 칩(110)을 구성하는 물질의 열 팽창 계수보다 작을 수 있다. 예를 들어, 제1 반도체 칩(110)이 실리콘 물질을 포함하는 경우, 변형 방지 구조물(510)은 실리콘보다 열 팽창 계수가 작은 물질을 포함할 수 있다.
또한, 예시적인 실시예에서, 변형 방지 구조물(510)을 구성하는 물질의 강성은 제1 반도체 칩(110)을 구성하는 물질의 강성보다 클 수 있다. 예를 들어, 제1 반도체 칩(110)이 실리콘 물질을 포함하는 경우, 변형 방지 구조물(510)은 실리콘보다 강성이 큰 물질을 포함할 수 있다.
본 개시의 반도체 패키지(30)의 제1 재배선 구조물(120)이 제1 영역(A1) 및 상기 제1 영역(A1)의 옆에 있고, 상기 제1 영역(A1)보다 넓은 면적의 제2 영역(A2)을 가질 수 있어서, 제1 영역(A1) 상에 제2 반도체 칩(210) 및 수동 소자(220)의 배치, 및 제2 영역(A2) 상에 도전성 포스트(130)의 배치가 단순해질 수 있다. 이에 따라, 본 개시의 예시적인 실시예에 따른 반도체 패키지(30)의 크기가 축소될 수 있다.
본 개시의 반도체 패키지(30)의 제2 반도체 칩(210) 및 수동 소자(220)가 모두 제1 영역(A1) 상에 있을 수 있어서, 상기 제2 반도체 칩(210) 및 상기 수동 소자(220)의 전기적 연결 구조가 단순해지고, 상기 제2 반도체 칩(210) 및 상기 수동 소자(220) 간의 전기적 이동 경로가 짧아질 수 있다.
본 개시의 반도체 패키지(30)의 도전성 포스트(130)가 제2 영역(A2) 상에 있을 수 있어서, 도전성 포스트(130)의 배치는 제2 반도체 칩(210) 및 수동 소자(220)의 배치에 간섭되지 않을 수 있다. 이에 따라, 다수의 도전성 포스트들(130)이 제2 영역(A2) 상에 배치될 수 있다.
또한, 본 개시의 반도체 패키지(30)가 제1 반도체 칩(110) 상에 부착된 변형 방지 구조물(510)을 포함할 수 있어서, 상기 반도체 패키지(30)의 휨 현상이 감소될 수 있다.
도 6은 본 개시의 예시적인 실시예에 따른 반도체 패키지(40)의 단면도이다.
도 6을 참조하면, 본 개시의 예시적인 실시예에 따른 반도체 패키지(40)는 제1 반도체 칩(110), 제1 재배선 구조물(120), 제3 반도체 칩(310), 수동 소자(220), 도전성 포스트(130), 제1 몰딩 층(140), 제2 재배선 구조물(150), 패키지 연결 단자(160), 및 변형 방지 구조물(510) 등을 포함할 수 있다.
이하에서는, 도 6의 반도체 패키지(40) 및 도 5의 반도체 패키지(30)의 중복된 내용은 생략하고, 차이점을 위주로 설명하도록 한다.
예시적인 실시예에서, 제3 반도체 칩(310)의 제6 면(310b)은 제2 재배선 구조물(150)에 의해 지지될 수 있다. 다시 말해, 제3 반도체 칩(310)의 제6 면(310b)은 제1 몰딩 층(140)에 의해 덮이지 않고, 제2 재배선 구조물(150)의 상면과 맞닿을 수 있다.
또한, 제3 반도체 칩(310)의 제6 면(310b), 도전성 포스트(130)의 일 면, 및 제2 재배선 구조물(150)의 상면은 동일 평면 상에 있을 수 있다. 또한, 제3 반도체 칩(310)의 관통 전극(TSV)은 제6 면(310b)으로부터 돌출되지 않고, 상기 관통 전극(TSV)의 일 면은 제6 면(310b)과 동일 평면 상에 있을 수 있다.
본 개시의 예시적인 실시예에 따른 반도체 패키지(40)의 제3 반도체 칩(310)이 제1 몰딩 층(140)에 의해 지지될 수 있어서, 반도체 패키지(40)의 구조적 신뢰성이 개선될 수 있다.
도 7은 본 개시의 예시적인 실시예에 따른 반도체 패키지(1)의 단면도이다. 도 7의 반도체 패키지(1)는 패키지 기판(710), 상기 패키지 기판(710) 상에 탑재되는 반도체 장치(30), 및 제2 몰딩 층(730)을 포함할 수 있다. 상기 반도체 장치(30)에 대한 기술적 사상은 도 5를 참조하여 설명한 반도체 패키지(30)의 내용과 실질적으로 동일하므로, 자세한 내용은 생략한다.
패키지 기판(710)은 반도체 장치(30)가 탑재되는 기판일 수 있다. 예시적인 실시예에서, 패키지 기판(710)은 양면에서 제1 기판 패드(713), 및 제2 기판 패드(717)를 포함하는 양면 인쇄 회로 기판일 수 있다.
다만 전술한 바에 한정되지 않고, 패키지 기판(710)은 일 면에서만 기판 패드를 포함하는 단면 인쇄 회로 기판일 수도 있다. 패키지 기판(710)은 인쇄 회로 기판의 구조 및 물질로 한정되지 않고, 예를 들어, 세라믹 기판과 같은 다양한 종류의 기판들을 포함할 수 있다.
예시적인 실시예에서, 패키지 기판(710) 상에는 외부 장치와의 연결을 위한 외부 연결 단자(725)가 부착될 수 있다. 외부 연결 단자(725)는 패키지 기판(710)의 하면에 마련된 제2 기판 패드(717)에 부착될 수 있다. 예를 들어, 외부 연결 단자(725)는 주석, 은, 구리, 및 알루미늄 중 적어도 어느 하나를 포함하는 금속 물질의 솔더 볼일 수 있다.
예시적인 실시예에서, 반도체 장치(30)의 패키지 연결 단자(160)는 패키지 기판(710)의 상면에 마련된 제1 기판 패드(713)에 부착될 수 있다. 반도체 장치(30)는 패키지 연결 단자(160)에 의해 패키지 기판(710)과 전기적으로 연결될 수 있다.
제2 몰딩 층(730)은 패키지 기판(710) 상에서 반도체 장치(30)를 둘러쌀 수 있다. 제2 몰딩 층(730)은 패키지 기판(710) 상에 반도체 장치(30)를 고정시키도록 구성될 수 있다.
예시적인 실시예에서, 제2 몰딩 층(730)은 에폭시 몰딩 컴파운드의 물질을 포함할 수 있다. 다만, 제2 몰딩 층(730)의 물질은 전술한 에폭시 몰딩 컴파운드에 한정되지 않고, 다양한 물질, 예를 들어, 에폭시 계열 물질, 열경화성 물질, 열가소성 물질, UV 처리 물질 등을 포함할 수 있다.
예시적인 실시예에서, 제2 몰딩 층(730)은 반도체 장치(30)의 측면을 둘러싸지만, 반도체 장치(30)의 상면을 노출시킬 수 있다. 다시 말해, 제2 몰딩 층(730)은 반도체 장치(30)의 변형 방지 구조물(510)을 외부에 노출시킬 수 있다. 예를 들어, 제2 몰딩 층(730)의 상면 및 변형 방지 구조물(510)의 상면은 동일 평면 상에 있을 수 있다. 다만 전술한 바에 한정되지 않고, 제2 몰딩 층(730)은 반도체 장치(30)의 측면 및 상면을 모두 둘러쌀 수 있다.
이하에서는 본 개시의 반도체 패키지의 제조 방법에 대하여 도면들을 참조하여 보다 구체적으로 설명한다.
도 8은 본 개시의 예시적인 실시예에 따른 반도체 패키지의 제조 방법(S100)의 플로우 차트이다. 또한, 도 9 내지 도 16은 본 개시의 예시적인 실시예에 따른 반도체 패키지의 제조 방법(S100)의 단계들을 보여주는 도면들이다. 본 개시의 예시적인 실시예에 따른 반도체 패키지의 제조 방법(S100)은 도 4의 반도체 패키지(20)의 제조 방법일 수 있다.
본 개시의 반도체 패키지의 제조 방법(S100)은 제1 반도체 칩(110)을 형성하는 단계(S1100), 제1 재배선 구조물(120)을 형성하는 단계(S1200), 제1 재배선 구조물(120) 상에 도전성 포스트(130)를 탑재하는 단계(S1300), 제1 재배선 구조물(120) 상에 제2 반도체 칩(210)을 탑재하는 단계(S1400), 제1 재배선 구조물(120) 상에 제1 몰딩 층(140)을 형성하는 단계(S1500), 제1 몰딩 층(140) 상에 제2 재배선 구조물(150)을 형성하는 단계(S1600), 제2 재배선 구조물(150) 상에 패키지 연결 단자(160)를 형성하는 단계(S1700), 및 반도체 패키지를 개별화하는 단계(S1800)를 포함할 수 있다.
예시적인 실시예에서, 본 개시의 반도체 패키지의 제조 방법(S100)은 웨이퍼 레벨(wafer level)에서 제작될 수 있다. 구체적으로, 본 개시의 반도체 패키지의 제조 방법(S100)은 웨이퍼 레벨에서 복수의 반도체 패키지들을 제조하는 단계, 및 상기 복수의 반도체 패키지들을 개개의 반도체 패키지들로 분리하는 단계를 포함할 수 있다.
도 8 및 도 9를 함께 참조할 때, 본 개시의 반도체 패키지의 제조 방법(S100)은 제1 반도체 칩(110)을 형성하는 단계(S1100)를 포함할 수 있다. 예시적인 실시예에서, 제1 반도체 칩(110)을 형성하는 단계(S1100)는 웨이퍼 레벨 또는 패널 레벨에서 수행될 수 있다.
S1100 단계는 제1 반도체 기판(113)에 제1 활성 층(AL_1)을 형성하는 단계, 제1 반도체 기판(113) 상에 제1 칩 패드(115)를 탑재하는 단계, 및 제1 반도체 기판(113) 상에 제1 패시베이션 층(117)을 형성하는 단계를 포함할 수 있다.
예시적인 실시예에서, 제1 반도체 기판(113)은 실리콘 물질을 포함할 수 있다. 다만 이에 한정되지 않고, 제1 반도체 기판(113)은 저머늄과 같은 반도체 원소, 또는 SiC, GaAs, InAs, 및 InP와 같은 화합물을 포함할 수도 있다.
예시적인 실시예에서, 제1 반도체 기판(113)에 제1 활성 층(AL_1)을 형성하는 단계는 제1 반도체 기판(113)에 복수의 개별 소자들을 형성하는 단계일 수 있다. 상기 복수의 개별 소자들은 일반적인 도금 공정 및 식각 공정 등을 통해 제1 반도체 기판(113)에 형성될 수 있다.
예시적인 실시예에서, 제1 칩 패드(115)를 형성하는 단계는 제1 반도체 기판(113)의 제1 활성 층(AL_1) 상에 제1 칩 패드(115)를 형성하는 단계일 수 있다. 제1 칩 패드(115)는 제1 활성 층(AL_1) 상에서 형성되어, 상기 제1 활성 층(AL_1) 내의 복수의 개별 소자들과 전기적으로 연결될 수 있다.
예시적인 실시예에서, 제1 패시베이션 층(117)을 형성하는 단계는 제1 칩 패드(114)의 측부를 둘러싸도록 제1 반도체 기판(113)의 제1 활성 층(AL_1) 상에 상기 제1 패시베이션 층(117)을 도포하는 단계일 수 있다. 제1 패시베이션 층(117)은 제1 칩 패드(114)의 측면을 둘러싸지만, 상기 제1 칩 패드(115)의 일 면을 외부에 노출시킬 수 있다.
도 8 및 도 10을 함께 참조할 때, 본 개시의 반도체 패키지의 제조 방법(S100)은 제1 재배선 구조물(120)을 형성하는 단계(S1200)를 포함할 수 있다.
S1200 단계는 제1 재배선 절연 층(127)을 형성하는 단계, 및 상기 제1 재배선 절연 층(127) 내에서 제1 칩 패드(115)와 전기적으로 연결되는 제1 재배선 패턴(123)을 형성하는 단계를 포함할 수 있다. 상기 제1 재배선 구조물(120)은 일반적인 포토 리소그래피 공정, 도금 공정, 및 식각 공정 등을 통해 형성될 수 있다.
예시적인 실시예에서, 제1 재배선 절연 층(127)을 형성하는 단계는 포토 리소그래피 공정이 가능한 PID(Photo Imageable Dielectic) 소재의 절연 물질을 제1 반도체 칩(110)의 제1 면(110a) 상에 도포하는 단계를 포함할 수 있다.
예시적인 실시예에서, 제1 재배선 패턴(123)을 형성하는 단계는 제1 재배선 절연 층(127) 내에서 수직 방향으로 연장되는 제1 재배선 비아 패턴(123a) 및 제1 재배선 절연 층(127) 내에서 수평 방향으로 연장되는 제1 재배선 라인 패턴(123b)을 형성하는 단계를 포함할 수 있다.
예시적인 실시예에서, 제1 재배선 구조물(120)은 제1 영역(A1), 및 상기 제1 영역(A1)의 옆에 마련되고 상기 제1 영역(A1)의 면적보다 큰 면적을 갖는 제2 영역(A2)을 포함할 수 있다. 또한, 제1 영역(A1)은 제2 반도체 칩(210) 및 수동 소자(220)가 탑재되는 제1 재배선 구조물(120)의 일 영역이고, 제2 영역(A2)은 도전성 포스트(130)가 탑재되는 제1 재배선 구조물(120)의 일 영역일 수 있다.
제1 재배선 구조물(120)의 제1 영역(A1) 및 제2 영역(A2)의 기술적 사상은 도 1 내지 도 3을 참조하여 설명한 내용과 중복되므로 자세한 내용은 생략한다.
S1200 단계 이후에, 제1 재배선 구조물(120)의 제1 영역(A1) 상에 칩 연결 패드(124)를 형성하는 단계가 추가적으로 수행될 수 있다. 칩 연결 패드(124)는 제1 영역(A1) 상에서 제1 재배선 패턴(123)의 제1 재배선 비아 패턴(123a)과 맞닿을 수 있다.
또한, 제1 재배선 구조물(120)의 제2 영역(A2) 상에 제1 포스트 연결 패드(128)를 형성하는 단계가 추가적으로 수행될 수 있다. 포스트 연결 패드(128)는 제2 영역(A2) 상에서 제1 재배선 패턴(123)의 제1 재배선 비아 패턴(123a)과 맞닿을 수 있다.
도 8 및 도 11을 함께 참조할 때, 본 개시의 반도체 패키지의 제조 방법(S100)은 제1 재배선 구조물(120) 상에 도전성 포스트(130)를 탑재하는 단계(S1300)를 포함할 수 있다.
S1300 단계는 제1 재배선 구조물(120)의 제2 영역(A2)에 마련된 제1 포스트 연결 패드(128) 상에 도전성 포스트(130)를 탑재시키는 단계일 수 있다. 도 11에 도시된 구조물을 평면적 관점에서 봤을 경우, 도전성 포스트(130)는 제1 재배선 구조물(120)의 제2 영역(A2) 상에서 허니 콤 또는 지그 재그 형상으로 배치될 수 있다.
예시적인 실시예에서, 도전성 포스트(130)를 제1 재배선 구조물(120) 상에 탑재하는 단계(S1300)는 후술할 제2 반도체 칩(210)을 제1 재배선 구조물(120) 상에 탑재하는 단계(S1400)보다 먼저 수행될 수 있다.
도전성 포스트(130)가 제2 반도체 칩(210)보다 제1 재배선 구조물(120) 상에 먼저 탑재되고, 상기 도전성 포스트(130)가 제1 영역(A1)과 분리된 제2 영역(A2)에 탑재될 수 있어서, 도전성 포스트(130)의 탑재는 제2 반도체 칩(210)의 탑재에 간섭되지 않을 수 있다. 이에 따라, 다수의 도전성 포스트들(130)이 제2 영역(A2) 상에 배치될 수 있다. 또한, 도전성 포스트(130)가 제1 재배선 구조물(120) 상에 견고하게 탑재될 수 있어서, 상기 도전성 포스트(130)의 회전(rotation), 기울어짐(tilting)이 방지될 수 있다.
도 8 및 도 12를 함께 참조할 때, 본 개시의 반도체 패키지의 제조 방법(S100)은 제1 재배선 구조물(120) 상에 제2 반도체 칩(210)을 탑재하는 단계(S1400)를 포함할 수 있다.
S1400 단계는 제2 반도체 칩(210)의 제2 활성 층(AL_2)이 제1 반도체 칩(110)의 제1 활성 층(AL_1)을 향하도록 상기 제2 반도체 칩(210)을 제1 재배선 구조물(120) 상에 탑재하는 단계일 수 있다.
예시적인 실시예에서, 제2 반도체 칩(210)은 상기 제2 반도체 칩(210) 및 제1 재배선 구조물(120) 사이에 개재된 칩 연결 단자(216)에 의해 상기 제1 재배선 구조물(120)의 제1 재배선 패턴(123)과 전기적으로 연결될 수 있다.
예시적인 실시에에서, 제2 반도체 칩(210)은 상기 제2 반도체 칩(210) 및 제1 재배선 구조물(120) 사이에 개재된 접착 층(218)에 의해 제1 재배선 구조물(120)의 일 면에 견고하게 부착될 수 있다.
예시적인 실시예에서, 제2 반도체 칩(210)의 관통 전극(TSV)은 상기 제2 반도체 칩(210)의 제4 면(210b)으로부터 돌출될 수 있다. 이에 따라, S1400 단계에서, 관통 전극(TSV)의 일 부분은 외부에 노출될 수 있다.
예시적인 실시예에서, 수동 소자(도 2, 220)를 제1 재배선 구조물(120) 상에 탑재하는 단계가 수행될 수 있다. 예를 들어, 수동 소자(220)는 수동 소자 연결 패드(도 3, 126)에 의해 제1 재배선 구조물(120)의 제1 재배선 패턴(123)과 전기적으로 연결될 수 있다.
본 개시의 반도체 패키지(20) 제조 방법이 제1 영역(A1) 상에 제2 반도체 칩(210) 및 수동 소자(220)를 탑재하는 단계를 포함할 수 있어서, 상기 제2 반도체 칩(210) 및 상기 수동 소자(220)의 전기적 연결 구조가 단순해지고, 상기 제2 반도체 칩(210) 및 상기 수동 소자(220) 간의 전기적 이동 경로가 짧아질 수 있다.
도 8 및 도 13을 함께 참조할 때, 본 개시의 반도체 패키지의 제조 방법(S100)은 제1 재배선 구조물(120) 상에 제1 몰딩 층(140)을 형성하는 단계(S1500)를 포함할 수 있다.
S1500 단계는 제2 반도체 칩(210), 수동 소자(220), 및 도전성 포스트(130)를 감싸도록 제1 재배선 구조물(120) 상에 제1 몰딩 층(140)을 형성하는 단계, 및 상기 제1 몰딩 층(140)의 일부를 그라인딩 하는 단계를 포함할 수 있다.
예시적인 실시예에서, 제1 몰딩 층(140)은 에폭시 몰딩 컴파운드(EMC)의 물질을 포함할 수 있다. 다만, 몰딩재(80)의 물질은 전술한 에폭시 몰딩 컴파운드에 한정되지 않고, 다양한 물질, 예를 들어, 에폭시 계열 물질, 열경화성 물질, 열가소성 물질, UV 처리 물질 등을 포함할 수 있다
예시적인 실시예에서, 제1 몰딩 층(140)을 형성하는 단계에서, 상기 제1 몰딩 층(140)은 제2 반도체 칩(210), 수동 소자(220), 및 도전성 포스트(130)을 덮을 수 있다.
예시적인 실시예에서, 제1 몰딩 층(140)의 일부를 그라인딩 하는 단계에서, 제2 반도체 칩(210)의 관통 전극(TSV) 및 도전성 포스트(130)의 일 면이 외부에 노출되도록 상기 제1 몰딩 층(140)의 일 부분이 그라인딩될 수 있다.
예시적인 실시예에서, 제1 몰딩 층(140)의 일 면이 관통 전극(TSV)의 일 면 및 도전성 포스트(130)의 일 면과 동일 평면 상에 있도록, 상기 제1 몰딩 층(140)이 그라인딩될 수 있다.
도 8 및 도 14를 함께 참조할 때, 본 개시의 반도체 패키지의 제조 방법(S100)은 제1 몰딩 층(140) 상에 제2 재배선 구조물(150)을 형성하는 단계(S1600)를 포함할 수 있다.
S1600 단계의 수행 전에, 제1 몰딩 층(140) 상에 제2 포스트 연결 패드(144)를 형성하는 단계가 수행될 수 있다. 제2 포스트 연결 패드(144)는 제1 몰딩 층(140)에 의해 노출된 도전성 포스트(140)의 일 면에 형성될 수 있다.
또한, 제1 몰딩 층(140) 상에 관통 전극 연결 패드(324)를 형성하는 단계가 수행될 수 있다. 관통 전극 연결 패드(324)는 제1 몰딩 층(140)에 의해 노출된 관통 전극(TSV)의 일 면에 부착될 수 있다.
S1600 단계는 제2 재배선 절연 층(157)을 형성하는 단계, 및 상기 제2 재배선 절연 층(157) 내에서 제2 포스트 연결 패드(144) 및 관통 전극 연결 패드(324)와 전기적으로 연결되는 제2 재배선 패턴(153)을 형성하는 단계를 포함할 수 있다. 상기 제2 재배선 구조물(150)은 일반적인 포토 리소그래피 공정, 도금 공정, 및 식각 공정 등을 통해 형성될 수 있다.
예시적인 실시예에서, 제2 재배선 절연 층(157)을 형성하는 단계는 포토 리소그래피 공정이 가능한 PID 소재의 절연 물질을 제1 몰딩 층(140) 상에 도포하는 단계를 포함할 수 있다.
예시적인 실시예에서, 제2 재배선 패턴(153)을 형성하는 단계는 제2 재배선 절연 층(157) 내에서 수직 방향으로 연장되는 제2 재배선 비아 패턴(153a) 및 제2 재배선 절연 층(157) 내에서 수평 방향으로 연장되는 제2 재배선 라인 패턴(153b)을 형성하는 단계를 포함할 수 있다.
도 8 및 도 15를 함께 참조할 때, 본 개시의 반도체 패키지의 제조 방법(S100)은 제2 재배선 구조물(150) 상에 패키지 연결 단자(160)를 형성하는 단계(S1700)를 포함할 수 있다.
S1700 단계의 수행 전에, 패키지 연결 패드(164)를 형성하는 단계가 수행될수 있다. 패키지 연결 패드(164)는 제2 재배선 절연 층(150) 상에서 제2 재배선 비아 패턴(153b)과 맞닿을 수 있다.
S1700 단계는 패키지 연결 패드(164)에 주석, 은, 구리, 및 알루미늄 중 적어도 어느 하나를 포함하는 금속 물질의 솔더 볼을 탑재하는 단계일 수 있다. 예를 들어, 패키지 연결 단자(160)는 리플로우 공정을 통해 용융되어 패키지 연결 패드(164)에 접합될 수 있다.
도 8 및 도 16을 함께 참조할 때, 본 개시의 반도체 패키지의 제조 방법(S100)은 반도체 패키지를 개별화하는 단계(S1800)를 포함할 수 있다.
S1800 단계는, 도 16의 구조물의 스크라이브 레인(SL)을 절단하는 단계일 수 있다. 예시적인 실시예에서, S1800 단계는 블레이드 휠을 사용하여 스크라이브 레인(SL)을 절단하는 단계일 수 있다.
다만 전술한 바에 한정되지 않고, S1800 단계는 레이저를 사용하여 스크라이브 레인(SL)을 절단하는 단계를 포함할 수 있다. 예를 들어, S1800 단계는 레이저에서 발사된 광을 스크라이브 레인(SL)의 내부에 조사하여, 스크라이브 레인(SL)을 절단하는 단계일 수 있다.
본 개시의 예시적인 실시예에 따른 반도체 패키지의 제조 방법(S100)으로 제조된 반도체 패키지(20)는 제2 반도체 칩(210) 및 수동 소자(220)가 탑재되는 제1 영역(A1) 및 상기 제1 영역(A1)의 옆에 마련되고, 도전성 포스트(130)가 탑재되는 제2 영역(A2)을 갖는 제1 재배선 구조물(120)을 포함할 수 있다.
제1 재배선 구조물(120)의 제1 영역(A1) 및 제2 영역(A2)이 분리될 수 있어서, 제1 영역(A1) 상에 제2 반도체 칩(210) 및 수동 소자(220)의 배치 및 제2 영역(A2) 상에 도전성 포스트(130)의 배치가 단순해질 수 있다. 이에 따라, 본 개시의 반도체 패키지의 제조 방법(S100)으로 제조된 반도체 패키지(20)의 크기가 축소될 수 있다.
또한, 제2 반도체 칩(210) 및 수동 소자(220)가 제1 영역(A1) 상에 있을 수 있어서, 상기 제2 반도체 칩(210) 및 상기 수동 소자(220)의 전기적 연결 구조가 단순해지고, 상기 제2 반도체 칩(210) 및 상기 수동 소자(220) 간의 전기적 이동 경로가 짧아질 수 있다.
또한, 도전성 포스트(130)의 탑재가 제2 반도체 칩(210) 및 수동 소자(220)의 탑재보다 먼저 수행되고, 상기 도전성 포스트(130)가 제1 영역(A1)과 분리되는 제2 영역(A2) 상에 있을 수 있어서, 도전성 포스트(130)의 배치는 제2 반도체 칩(210) 및 수동 소자(220)의 배치에 간섭되지 않을 수 있다. 이에 따라, 다수의 도전성 포스트들(130)이 제2 영역(A2) 상에 배치될 수 있다. 또한, 도전성 포스트(130)가 제1 재배선 구조물(120) 상에 견고하게 탑재될 수 있어서, 상기 도전성 포스트(130)의 회전(rotation), 기울어짐(tilting)이 방지될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예가 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예를 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 제1 면 및 상기 제1 면에 대향하는 제2 면을 갖고, 상기 제1 면과 인접한 부분에서 제1 활성 층을 갖는 제1 반도체 칩;
    상기 제1 반도체 칩의 상기 제1 면 상에 있고, 상기 제1 반도체 칩과 연결되는 제1 재배선 구조물로서, 제1 영역; 및 상기 제1 영역의 옆에 마련된 제2 영역;을 갖는 상기 제1 재배선 구조물;
    상기 제1 재배선 구조물의 상기 제1 영역 상에 탑재되고, 상기 제1 면을 향하는 제3 면 및 상기 제3 면에 대향하는 제4 면을 갖고, 상기 제3 면과 인접한 부분에서 제2 활성 층을 갖는 제2 반도체 칩;
    상기 제1 재배선 구조물의 상기 제2 영역 상에 탑재되는 도전성 포스트;
    상기 제1 재배선 구조물 상에서 상기 제2 반도체 칩 및 상기 도전성 포스트를 감싸는 몰딩 층; 및
    상기 몰딩 층 상에 있고, 상기 도전성 포스트와 연결되는 제2 재배선 구조물;
    을 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 제1 재배선 구조물의 상기 제1 영역 상의 수동 소자;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 제1 재배선 구조물을 평면적 관점에서 봤을 경우,
    상기 제1 영역이 차지하는 면적은, 상기 제1 재배선 구조물의 면적의 10 퍼센트 내지 40 퍼센트이고,
    상기 제2 영역이 차지하는 면적은, 상기 제1 재배선 구조물의 면적의 60 퍼센트 내지 90 퍼센트인 것을 특징으로 하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 제1 반도체 칩의 상기 제2 면 상에 부착되고, 상기 제1 반도체 칩의 물질보다 열 팽창 계수가 작은 물질을 포함하는 변형 방지 구조물;
    을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 몰딩 층은,
    상기 제2 반도체 칩의 상기 제4 면을 덮는 것을 특징으로 하는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 몰딩 층의 일 면은,
    상기 제2 반도체 칩의 상기 제4 면과 동일 평면 상에 있고,
    상기 제2 반도체 칩의 상기 제4 면은,
    상기 제2 재배선 구조물에 의해 지지되는 것을 특징으로 하는 반도체 패키지.
  7. 제1 면 및 상기 제1 면에 대향하는 제2 면을 갖고, 상기 제1 면과 인접한 부분에서 제1 활성 층을 갖는 제1 반도체 칩;
    상기 제1 반도체 칩의 상기 제1 면 상에 있고, 상기 제1 반도체 칩과 연결되는 제1 재배선 구조물로서, 제1 영역; 및 상기 제1 영역의 옆에 마련되고 상기 제1 영역보다 넓은 면적의 제2 영역;을 갖는 상기 제1 재배선 구조물;
    상기 제1 재배선 구조물의 상기 제1 영역 상에 탑재되고, 상기 제1 면을 향하는 제3 면 및 상기 제3 면에 대향하는 제4 면을 갖는 제2 반도체 칩으로서, 상기 제3 면과 인접한 부분에 형성된 제2 활성 층; 및 상기 제2 반도체 칩의 적어도 일 부분을 통과하여, 상기 제2 활성 층과 연결된 관통 전극;을 포함하는 상기 제2 반도체 칩;
    상기 제1 재배선 구조물의 상기 제1 영역 상에 탑재되는 수동 소자;
    상기 제1 재배선 구조물의 상기 제2 영역 상에 탑재되는 도전성 포스트;
    상기 제1 재배선 구조물 상에서 상기 제2 반도체 칩, 상기 수동 소자, 및 상기 도전성 포스트를 감싸는 몰딩 층; 및
    상기 몰딩 층 상에 있고, 상기 제2 반도체 칩의 상기 관통 전극 및 상기 도전성 포스트와 연결되는 제2 재배선 구조물;
    을 포함하는 반도체 패키지.
  8. 제7 항에 있어서,
    상기 제1 재배선 구조물을 평면적 관점에서 봤을 경우,
    상기 제1 영역의 제1 방향의 길이는,
    상기 제1 재배선 구조물의 상기 제1 방향의 길이의 10 퍼센트 내지 40 퍼센트이고,
    상기 제2 영역의 상기 제1 방향의 길이는,
    상기 제1 재배선 구조물의 상기 제1 방향의 길이의 60 퍼센트 내지 90 퍼센트이고,
    상기 제1 영역 및 상기 제2 영역의 상기 제1 방향과 수직한 제2 방향의 길이는,
    상기 제1 재배선 구조물의 상기 제2 방향의 길이와 동일한 것을 특징으로 하는 반도체 패키지.
  9. 패키지 기판;
    상기 패키지 기판 상에 탑재되는 반도체 장치로서, 제1 면 및 상기 제1 면에 대향하는 제2 면을 갖고, 상기 제1 면과 인접한 부분에서 제1 활성 층을 갖는 제1 반도체 칩; 상기 제1 반도체 칩의 상기 제1 면 상에 있고, 제1 영역 및 상기 제1 영역의 옆에 마련된 제2 영역을 갖는 제1 재배선 구조물; 상기 제1 재배선 구조물의 상기 제1 영역 상에 탑재되고, 상기 제1 면을 향하는 제3 면 및 상기 제3 면에 대향하는 제4 면을 갖고, 상기 제3 면과 인접한 부분에서 제2 활성 층을 갖는 제2 반도체 칩; 상기 제1 재배선 구조물의 상기 제2 영역 상에 탑재되는 도전성 포스트; 상기 제1 재배선 구조물 상에서 상기 제2 반도체 칩 및 상기 도전성 포스트를 감싸는 몰딩 층; 상기 몰딩 층 상에 있고, 상기 도전성 포스트와 연결되는 제2 재배선 구조물; 및 상기 반도체 장치 및 상기 패키지 기판을 연결시키는 패키지 연결 단자;를 포함하는 상기 반도체 장치;
    를 포함하는 반도체 패키지.
  10. 제9 항에 있어서,
    상기 제2 반도체 칩은,
    상기 제2 반도체 칩의 적어도 일 부분을 통과하고, 일 측은 상기 제2 활성 층과 연결되고, 타 측은 상기 제2 재배선 구조물과 연결되는 관통 전극;
    을 더 포함하고,
    상기 제2 반도체 칩의 상기 제4 면으로부터 돌출된 상기 관통 전극의 부분은 상기 몰딩 층에 의해 둘러싸이는 것을 특징으로 하는 반도체 패키지.
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