KR20220064315A - 반도체 패키지 및 이의 제조 방법 - Google Patents

반도체 패키지 및 이의 제조 방법 Download PDF

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Abstract

본 개시의 반도체 패키지는 활성 층과 인접한 제1 면 및 상기 제1 면에 반대되는 제2 면을 갖는 반도체 칩; 상기 반도체 칩의 상기 제1 면 상에 배치되고 상기 활성 층과 연결된 도전성 스터드; 상기 반도체 칩의 상기 제2 면 상에 배치된 접착 층; 상기 반도체 칩의 외측에 배치된 도전성 포스트; 상기 반도체 칩의 상기 제1 면 상의 제1 재배선 구조물로서, 상기 도전성 스터드 및 상기 도전성 포스트를 지지하는 제1 재배선 절연 층; 상기 제1 재배선 절연 층의 내부에서 수평 방향으로 연장된 제1 재배선 라인 패턴; 및 상기 제1 재배선 절연 층의 내부에서 수직 방향으로 연장된 제1 재배선 비아 패턴;을 포함하는 상기 제1 재배선 구조물; 상기 반도체 칩의 상기 제2 면 상의 제2 재배선 구조물로서, 상기 접착 층 상에 배치된 제2 재배선 절연 층; 및 상기 제2 재배선 절연 층의 내부에서 수평 방향으로 연장된 제2 재배선 라인 패턴; 및 상기 제2 재배선 절연 층의 내부에서 수직 방향으로 연장된 제2 재배선 비아 패턴;을 포함하는 상기 제2 재배선 구조물; 상기 제1 재배선 구조물 및 상기 제2 재배선 구조물 사이에 배치되어, 상기 반도체 칩, 상기 접착 층, 상기 도전성 스터드, 및 상기 도전성 포스트를 감싸는 제1 몰딩 층;을 포함한다.

Description

반도체 패키지 및 이의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD FOR MANUFACTURING THE SAME}
본 개시의 기술적 사상은 반도체 패키지 및 이의 제조 방법에 관한 것이다.
반도체 칩의 저장 용량이 고용량화됨과 동시에, 반도체 칩을 포함하는 반도체 패키지는 얇고 가벼워질 것이 요구되고 있다. 또한, 반도체 패키지 안에 다양한 기능의 반도체 칩들을 포함시키고, 상기 반도체 칩들을 빠르게 구동시키기 위한 연구들이 진행되는 추세이다. 이러한 추세에 대응하여, 하부 반도체 패키지 상에 상부 반도체 패키지가 적층되는 패키지 온 패키지(Package-On-Package, PoP) 타입의 반도체 패키지에 관한 연구들이 진행되고 있다.
본 개시의 기술적 사상이 해결하고자 하는 과제들 중 하나는 얇고 가벼운 반도체 패키지를 제공하는 것이다.
또한, 본 개시의 기술적 사상이 해결하고자 하는 과제들 중 하나는 미세한 크기로 형성된 재배선 라인 패턴을 갖는 반도체 패키지를 제공하는 것이다.
또한, 본 개시의 기술적 사상이 해결하고자 하는 과제들 중 하나는 휨(warpage) 현상이 감소하여 구조적 신뢰성이 개선된 반도체 패키지를 제공하는 것이다.
또한, 본 개시의 기술적 사상이 해결하고자 하는 과제들 중 하나는 방열 성능이 개선된 반도체 패키지를 제공하는 것이다.
상기 목적을 달성하기 위해서, 본 개시의 예시적 실시예로 활성 층과 인접한 제1 면 및 상기 제1 면에 반대되는 제2 면을 갖는 반도체 칩; 상기 반도체 칩의 상기 제1 면 상에 배치되고 상기 활성 층과 연결된 도전성 스터드; 상기 반도체 칩의 상기 제2 면 상에 배치된 접착 층; 상기 반도체 칩의 외측에 배치된 도전성 포스트; 상기 반도체 칩의 상기 제1 면 상의 제1 재배선 구조물로서, 상기 도전성 스터드 및 상기 도전성 포스트를 지지하는 제1 재배선 절연 층; 상기 제1 재배선 절연 층의 내부에서 수평 방향으로 연장된 제1 재배선 라인 패턴; 및 상기 제1 재배선 절연 층의 내부에서 수직 방향으로 연장된 제1 재배선 비아 패턴;을 포함하는 상기 제1 재배선 구조물; 상기 반도체 칩의 상기 제2 면 상의 제2 재배선 구조물로서, 상기 접착 층 상에 배치된 제2 재배선 절연 층; 및 상기 제2 재배선 절연 층의 내부에서 수평 방향으로 연장된 제2 재배선 라인 패턴; 및 상기 제2 재배선 절연 층의 내부에서 수직 방향으로 연장된 제2 재배선 비아 패턴;을 포함하는 상기 제2 재배선 구조물; 상기 제1 재배선 구조물 상에 배치되어, 상기 반도체 칩, 상기 접착 층, 상기 도전성 스터드, 및 상기 도전성 포스트를 감싸는 제1 몰딩 층;을 포함하는 반도체 패키지를 제공한다.
예시적인 실시예에서, 상기 도전성 포스트는, 상기 제1 몰딩 층을 수직 방향으로 통과하고, 상기 제2 재배선 구조물의 상기 제2 재배선 절연 층은, 상기 도전성 포스트의 적어도 일 부분을 둘러싸는 것을 특징으로 한다.
예시적인 실시예에서, 상기 제1 재배선 구조물의 상기 제1 재배선 라인 패턴이 수평 방향으로 형성하는 층들의 개수는, 상기 제2 재배선 구조물의 상기 제2 재배선 라인 패턴이 수평 방향으로 형성하는 층들의 개수보다 많은 것을 특징으로 한다.
예시적인 실시예에서, 상기 도전성 포스트의 일 면은, 상기 제1 재배선 구조물의 상기 제1 재배선 비아 패턴과 맞닿고, 상기 도전성 포스트의 상기 일 면과 반대되는 타 면은, 상기 제2 재배선 구조물의 상기 제2 재배선 라인 패턴과 맞닿는 것을 특징으로 한다.
예시적인 실시예에서, 상기 반도체 패키지는, 상기 제2 재배선 구조물 상에 배치되고, 상기 제2 재배선 구조물의 상기 제2 재배선 라인 패턴 및 상기 제2 재배선 비아 패턴과 연결된 도전성 필라; 및 상기 제2 재배선 구조물 상에 배치되어 상기 도전성 필라의 측부를 감싸는 제2 몰딩 층;을 더 포함한다.
예시적인 실시예에서, 상기 제2 몰딩 층의 일 면 및 상기 도전성 필라의 일 면은 동일 평면 상에 있는 것을 특징으로 한다.
예시적인 실시예에서, 상기 반도체 패키지는, 상기 도전성 필라 상에 배치된 패키지 연결 패드;를 더 포함하고, 상기 제2 몰딩 층은, 상기 패키지 연결 패드의 측부를 감싸고, 상기 제2 몰딩 층의 일 면은 상기 패키지 연결 패드의 일 면과 동일 평면 상에 있는 것을 특징으로 한다.
예시적인 실시예에서, 상기 제1 재배선 구조물의 상면 및 측면이 만나서 형성된 제1 꼭지점은 상기 제1 재배선 구조물의 상면 및 측면이 만나서 형성된 제2 꼭지점보다 내측에 배치된 것을 특징으로 한다.
예시적인 실시예에서, 상기 제2 재배선 구조물의 측벽은, 상기 제1 몰딩 층에 의해 감싸지는 것을 특징으로 한다.
예시적인 실시예에서, 상기 제1 재배선 구조물의 상면 및 상기 제2 재배선 구조물의 하면 사이에 배치된 상기 몰딩 층의 제1 몰딩 부분의 수직 방향의 길이는, 상기 제1 재배선 구조물의 상면 상에 배치되어 상기 제2 재배선 구조물의 측부를 감싸는 제2 몰딩 부분의 수직 방향의 길이보다 작은 것을 특징으로 한다.
예시적인 실시예에서, 상기 제1 재배선 구조물 상에 배치된 수동 소자;를 더 포함하는 것을 특징으로 한다.
예시적인 실시예에서, 상기 제2 재배선 구조물은, 인쇄 회로 기판(PCB)인 것을 특징으로 한다.
본 개시의 예시적인 실시예로, 제1 재배선 구조물을 형성하는 단계; 상기 제1 재배선 구조물 상에 도전성 포스트를 형성하는 단계; 상기 제1 재배선 구조물 상에 접착 층, 반도체 칩, 및 도전성 스터드가 순차적으로 적층된 구조의 반도체 구조물을 탑재시키는 단계; 상기 반도체 구조물을 감싸도록 제1 몰딩 층을 형성하는 단계; 상기 도전성 포스트의 일 면 및 상기 도전성 스터드의 일 면이 상기 제1 몰딩 층으로부터 노출되도록 상기 제1 몰딩 층의 일 부분, 상기 도전성 포스트의 일 부분, 및 상기 도전성 스터드의 일 부분 중 적어도 어느 하나가 제거되는 단계; 및 상기 제1 몰딩 층 상에 상기 도전성 포스트 및 상기 도전성 스터드와 연결된 제2 재배선 구조물을 형성하는 단계;를 포함하는 반도체 패키지 제조 방법을 제공한다.
예시적인 실시예에서, 상기 반도체 패키지 제조 방법은, 캐리어 기판 상에 도전성 필라를 형성하는 단계; 상기 캐리어 기판 상에 제2 몰딩 층을 형성하는 단계; 및 상기 도전성 필라의 일 면이 상기 제2 몰딩 층으로부터 노출되도록 상기 제2 몰딩 층의 일 부분 및 상기 도전성 필라의 일 부분 중 적어도 어느 하나를 제거하는 단계;를 더 포함하고, 상기 제1 재배선 구조물을 형성하는 단계는, 상기 제2 몰딩 층 상에서 상기 도전성 필라와 연결되도록 상기 제1 재배선구조물을 형성하는 단계;를 포함하는 것을 특징으로 한다.
예시적인 실시예에서, 상기 캐리어 기판 상에 패키지 연결 패드를 형성하는 단계;를 더 포함하고, 상기 캐리어 기판 상에 상기 도전성 필라를 형성하는 단계는, 상기 패키지 연결 패드의 일 면에 상기 도전성 필라를 형성하는 단계;를 포함하는 것을 특징으로 한다.
예시적인 실시예에서, 상기 반도체 패키지 제조 방법은, 상기 제1 재배선 구조물 상에 상기 반도체 구조물을 탑재시키는 단계 이후에, 상기 제1 재배선 구조물, 상기 도전성 포스트, 및 상기 반도체 구조물로 구성된 제1 구조물을 개별화 하는 단계; 및 상기 제1 구조물을 캐리어 기판 상에 배치하는 단계;를 더 포함하고, 상기 반도체 구조물을 감싸도록 제1 몰딩 층을 형성하는 단계는, 상기 캐리어 기판 상에서 상기 제1 구조물을 감싸도록 제1 몰딩 층을 형성하는 단계를 포함하고, 상기 반도체 패키지 제조 방법은, 상기 제1 몰딩 층을 형성하는 단계 이후에, 상기 캐리어 기판을 제거하는 단계를 더 포함하는 것을 특징으로 한다.
본 개시의 기술적 사상에 따른 반도체 패키지의 접착 층의 일 면 및 도전성 포스트의 일 면이 몰딩 층의 일 면과 동일 평면 상에 있을 수 있어서, 상기 반도체 패키지는 얇고 가벼울 수 있다.
또한, 본 개시의 예시적 실시예에 따른 반도체 패키지가 재배선 라인 패턴과 연결된 도전성 스터드 및 도전성 포스트를 포함할 수 있어서, 상기 재배선 라인 패턴은 미세한 크기로 형성될 수 있다.
또한, 본 개시의 예시적 실시예에 따른 반도체 패키지가 재배선 구조물 상에 탑재된 도전성 필라 및 상기 도전성 필라를 감싸는 몰딩 층을 포함할 수 있어서, 상기 반도체 패키지의 휨 현상이 감소되어 상기 반도체 패키지의 구조적 신뢰성이 개선될 수 있다.
또한, 본 개시의 예시적 실시예에 따른 반도체 패키지가 상기 도전성 필라를 포함할 수 있어서, 상기 반도체 패키지의 방열 성능이 개선될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 반도체 패키지의 단면도이다.
도 2는 본 개시의 예시적 실시예에 따른 반도체 패키지의 단면도이다.
도 3은 본 개시의 예시적 실시예에 따른 반도체 패키지의 단면도이다.
도 4는 본 개시의 예시적 실시예에 따른 반도체 패키지의 단면도이다.
도 5는 본 개시의 예시적 실시예에 따른 반도체 패키지의 단면도이다.
도 6a 내지 도 6k는 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 방법의 각 단계들을 보여주는 도면들이다.
도 7은 본 개시의 예시적 실시예에 따른 반도체 패키지의 단면도이다.
도 8은 본 개시의 예시적 실시예에 따른 반도체 패키지의 단면도이다.
도 9a 내지 도 9i는 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 방법의 각 단계들을 보여주는 도면들이다.
도 10a 및 도 10b는 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 방법의 일부 단계들을 보여주는 도면들이다.
도 11은 본 개시의 예시적 실시예에 따른 반도체 패키지의 단면도이다.
도 12a 내지 도 12d는 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 방법의 각 단계들을 보여주는 도면들이다.
도 13은 본 개시의 예시적 실시예에 따른 반도체 패키지의 단면도이다.
이하, 첨부도면을 참조하여 본 개시의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 개시의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 개시의 개념의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안 된다. 본 개시의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 개시의 개념을 보다 완전하게 설명하기 위해서 제공되는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 개시의 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 개시의 개념의 권리 범위를 벗어나지 않으면서 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 반대로 제2 구성 요소는 제1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 개시의 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함한다" 또는 "갖는다" 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 개시의 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
첨부한 도면들을 참조하여 본 개시의 실시 예들에 대해 상세히 설명한다.
도 1은 본 개시의 예시적 실시예에 따른 반도체 패키지(10)의 단면도이다.
도 1을 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(10)는 패키지 온 패키지 타입(PoP)의 반도체 패키지에서 하부 반도체 패키지로 기능할 수 있다.
또한, 반도체 패키지(10)는 웨이퍼 레벨 패키지(Wafer Level Package, WLP)일 수 있다. 예시적인 실시예에서, 반도체 패키지(10)는 팬-아웃 웨이퍼 레벨 패키지일 수 있다. 예를 들어, 반도체 패키지(10)가 포함하는 복수의 외부 연결 단자들(250a) 중 적어도 어느 하나는 반도체 칩(100)의 외측에 배치될 수 있다. 다만, 반도체 패키지(10)는 웨이퍼 레벨 패키지에 제한되지 않고, 패널 레벨 패키지일 수도 있다.
본 개시의 예시적 실시예에 따른 반도체 패키지(10)는 반도체 칩(100), 제1 재배선 구조물(110), 도전성 포스트(120), 도전성 스터드(130), 몰딩 층(140), 접착 층(150), 제2 재배선 구조물(210), 및 외부 연결 단자(250a) 등을 포함할 수 있다.
예시적인 실시예에서, 반도체 칩(100)은 제1 면(100a) 및 제2 면(100b)을 가질 수 있다. 예를 들어, 반도체 칩(100)의 제1 면(100a)은 도전성 스터드(130)와 맞닿는 반도체 칩(100)의 일 면일 수 있고, 제2 면(100b)은 제1 면(100a)에 반대되고 접착 층(150)과 맞닿는 상기 반도체 칩(100)의 일 면일 수 있다.
이하에서, 수평 방향은 반도체 칩(100)의 제1 면(100a) 및 제2 면(100b)이 연장된 방향과 평행한 방향(예를 들어, 반도체 칩(100)의 너비 방향)으로 정의될 수 있고, 수직 방향은 반도체 칩(100)의 제1 면(100a) 및 제2 면(100b)이 연장된 방향과 수직인 방향(예를 들어, 반도체 칩(100)의 두께 방향)으로 정의될 수 있다.
예시적인 실시예에서, 반도체 칩(100)은 제1 면(100a)과 인접한 부분에서 활성 층을 가질 수 있다. 상기 반도체 칩(100)의 활성 층은 다양한 종류의 복수의 개별 소자들(individual devices)을 포함할 수 있다. 예를 들어, 복수의 개별 소자들은 다양한 미세 전자 소자 (microelectronic device), 예를 들어, CMOS 트랜지스터(complementary metal-oxide semiconductor transistor), MOSFET(metal-oxide-semiconductor filed effect transistor), 시스템 LSI(large scale integration), CIS(CMOS imaging sensor) 등과 같은 이미지 센서, MEMS(micro-electro-mechanical system), 능동 소자, 및 수동 소자 등을 포함할 수 있다.
예시적인 실시예에서, 반도체 칩(100)의 제1 면(100a)에는 상기 활성 층 내의 복수의 개별 소자들과 전기적으로 연결되는 칩 패드(미도시)가 배치될 수 있다. 또한, 후술할 바와 같이, 반도체 칩(100)의 상기 칩 패드는 도전성 스터드(130)와 연결될 수 있다.
예시적인 실시예에서, 제1 재배선 구조물(110)은 반도체 칩(100)의 하부에 배치될 수 있다. 다시 말해, 제1 재배선 구조물(110)은 반도체 칩(100)의 제1 면(100a) 상에 배치될 수 있다.
또한, 제1 재배선 구조물(110)은 제1 재배선 절연 층(117), 및 상기 제1 재배선 절연 층(117)의 내부에서 연장되어 도전성 포스트(120) 및 도전성 스터드(130)와 전기적으로 연결된 제1 재배선 패턴(118)을 포함할 수 있다.
제1 재배선 라인 패턴(113)은 제1 재배선 절연 층(117)의 내부에서 수평 방향으로 연장될 수 있고, 제1 재배선 비아 패턴(115)은 제1 재배선 절연 층(117)의 내부에서 수직 방향으로 연장될 수 있다.
예시적인 실시예에서, 제1 재배선 라인 패턴(113)이 제1 재배선 절연 층(117)의 내부에서 수평 방향으로 연장되어 형성하는 층들의 개수는 복수 개일 수 있다. 예를 들어, 제1 재배선 라인 패턴(113)이 형성하는 층들의 개수는 3개 내지 7개일 수 있다. 다만 전술한 바에 한정되지 않고, 제1 재배선 라인 패턴(113)이 형성하는 층은 단일 층일 수 있다.
예시적인 실시예에서, 제1 재배선 비아 패턴(115)은 복수의 제1 재배선 라인 패턴들(113)을 상호 연결시키거나, 제1 재배선 라인 패턴(113) 및 도전성 포스트(120)를 연결시키거나, 제1 재배선 라인 패턴(113) 및 도전성 스터드(130)를 연결시키거나, 제1 재배선 라인 패턴(113) 및 제1 도전성 패드(119)를 연결시킬 수 있다.
예시적인 실시예에서, 제1 재배선 절연 층(117)은 포토 리소그래피 공정이 가능한 PID(Photo Imageable Dielectric) 소재의 절연 물질을 포함할 수 있다. 예를 들어, 제1 재배선 절연 층(117)은 감광성 폴리이미드(photosensitive polyimide, PSPI)를 포함할 수 있다. 다만 이에 한정되지 않고, 제1 재배선 절연 층(117)은 산화물 또는 질화물을 포함할 수도 있다. 예를 들어, 제1 재배선 절연 층(117)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수도 있다.
예시적인 실시예에서, 제1 재배선 비아 패턴(115) 및 제1 재배선 라인 패턴(113)의 물질은 구리(Cu)를 포함할 수 있다. 다만 이에 한정되지 않고, 제1 재배선 비아 패턴(115) 및 제1 재배선 라인 패턴(113)의 물질은 니켈(Ni), 금(Au), 은(Ag), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있다.
예시적인 실시예에서, 제1 재배선 라인 패턴(113) 및 제1 재배선 비아 패턴(115)은 도전성 포스트(120) 및 도전성 스터드(130)와 전기적으로 연결될 수 있다.
예시적인 실시예에서, 복수의 제1 재배선 라인 패턴들(113) 간의 간격은 약 10 마이크로미터 이하일 수 있다. 예를 들어, 복수의 제1 재배선 라인 패턴들(113) 간의 수평 방향의 이격 거리는 약 1 마이크로미터 내지 약 3 마이크로미터일 수 있다. 또한, 복수의 제1 재배선 라인 패턴들(113) 간의 수평 방향의 이격 거리는 약 3 마이크로미터 내지 약 5 마이크로미터일 수도 있다. 다만, 복수의 제1 재배선 라인 패턴들(113) 간의 간격은 전술한 바에 제한되지 않는다.
예시적인 실시예에서, 제1 도전성 패드(119)는 제1 재배선 비아 패턴(115)과 맞닿을 수 있다. 또한, 제1 도전성 패드(119)의 측면의 적어도 일 부분은 제1 재배선 절연 층(117)에 의해 둘러싸일 수 있다. 다만 전술한 바에 한정되지 않고, 제1 도전성 패드(119)의 측면은 제1 재배선 절연 층(117)에 의해 둘러싸이지 않을 수 있다.
예시적인 실시예에서, 제1 도전성 패드(119)의 일 면은 외부 연결 단자(250a)와 맞닿을 수 있고, 제1 도전성 패드(119)의 상기 일 면과 반대되는 타 면은 제1 재배선 비아 패턴(115)과 맞닿을 수 있다. 즉, 제1 도전성 패드(119)는 외부 연결 단자(250a), 제1 재배선 라인 패턴(113), 및 제1 재배선 비아 패턴(115)을 전기적으로 연결시킬 수 있다.
예시적인 실시예에서, 도전성 포스트(120)는 몰딩 층(140)을 수직 방향으로 통과하는 도전성 물질의 포스트(post)일 수 있다. 예를 들어, 도전성 포스트(120)는 반도체 칩(100)의 측면을 둘러싸는 형상으로 배치될 수 있다.
예시적인 실시예에서, 도전성 포스트(120)의 수직 방향의 길이는 반도체 칩(100)의 수직 방향의 길이보다 클 수 있다. 또한, 도전성 포스트(120)의 수직 방향의 길이는 몰딩 층(140)의 수직 방향의 길이보다 클 수 있다.
예시적인 실시예에서, 도전성 포스트(120)의 하면은 제1 재배선 구조물(110)의 제1 재배선 비아 패턴(115)과 맞닿을 수 있다. 또한, 도전성 포스트(120)의 상면은 제2 재배선 구조물(210)의 제2 재배선 라인 패턴(113)과 맞닿을 수도 있다.
또한, 도전성 포스트(120)의 적어도 일 부분은 제2 재배선 구조물(210)의 제2 재배선 절연 층(217)에 의해 둘러싸일 수 있다. 또한, 도전성 포스트(120)의 하면은 제1 재배선 구조물(110)의 상면과 동일 평면 상에 있을 수 있고, 도전성 포스트(120)의 상면은 제2 재배선 구조물(210)의 하면보다 높은 레벨에 있을 수 있다.
예시적인 실시예에서, 도전성 포스트(120)는 제1 재배선 구조물(110) 상에서 지그 재그(zig-zag) 형상으로 배치될 수 있다. 다만, 도전성 포스트(120)의 배치 구조는 전술한 바에 한정되지 않는다.
또한, 예시적인 실시예에서, 도전성 포스트(120)는 원기둥 형상일 수도 있고, 다각 기둥의 형상일 수도 있다.
예시적인 실시예에서, 도전성 포스트(120)의 물질은 구리(Cu)를 포함할 수 있다. 다만 이에 한정되지 않고, 도전성 포스트(120)의 물질은 니켈(Ni), 금(Au), 은(Ag), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있다.
예시적인 실시예에서, 도전성 스터드(130)는 반도체 칩(100) 및 제1 재배선 구조물(110) 사이에 배치된 도전성 물질일 수 있다. 예를 들어, 도전성 스터드(130)는 원기둥 형상일 수도 있고, 다각 기둥의 형상일 수도 있다.
예시적인 실시예에서, 도전성 스터드(130)는 반도체 칩(100) 및 제1 재배선 구조물(110) 사이에 배치되어, 상기 반도체 칩(100)의 활성 층 내의 복수의 개별 소자들을 제1 재배선 라인 패턴(113) 및 제1 재배선 비아 패턴(115)과 전기적으로 연결시킬 수 있다.
예시적인 실시예에서, 도전성 스터드(130)는 반도체 칩(100)의 칩 패드(미도시)와 맞닿을 수 있다. 또한, 도전성 스터드(130)의 수직 방향의 길이는 도전성 포스트(120)의 수직 방향의 길이보다 작을 수 있다.
또한, 도전성 스터드(130)의 물질은 구리(Cu)를 포함할 수 있다. 다만 이에 한정되지 않고, 도전성 스터드(130)의 물질은 니켈(Ni), 금(Au), 은(Ag), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있다.
예시적인 실시예에서, 제2 재배선 구조물(210)은 반도체 칩(200)의 하부에 배치될 수 있다. 예를 들어, 제2 재배선 구조물(210)은 반도체 칩(100)의 제2 면(100b) 상에 배치될 수 있다.
또한, 제2 재배선 구조물(210)은 제2 재배선 절연 층(217), 및 상기 제2 재배선 절연 층(217)의 내부에서 연장되어 도전성 포스트(120) 및 도전성 스터드(130)와 전기적으로 연결된 제2 재배선 패턴(118)을 포함할 수 있다.
제2 재배선 라인 패턴(213)은 제2 재배선 절연 층(217)의 내부에서 수평 방향으로 연장될 수 있고, 제2 재배선 비아 패턴(215)은 제2 재배선 절연 층(217)의 내부에서 수직 방향으로 연장될 수 있다.
예시적인 실시예에서, 제2 재배선 라인 패턴(213)이 제2 재배선 절연 층(217)의 내부에서 수평 방향으로 연장되어 형성하는 층들의 개수는 복수 개일 수 있다. 예를 들어, 제2 재배선 라인 패턴(213)이 형성하는 층들의 개수는 3개 내지 7개일 수 있다. 다만 전술한 바에 한정되지 않고, 제2 재배선 라인 패턴(213)이 형성하는 층은 단일 층일 수 있다.
또한, 제2 재배선 라인 패턴(213)이 제2 재배선 절연 층(217)의 내부에서 수평 방향으로 연장되어 형성하는 층들의 개수는, 제1 재배선 라인 패턴(113)이 제1 재배선 절연 층(117)의 내부에서 수평 방향으로 연장되어 형성하는 층들의 개수보다 작을 수 있다.
예시적인 실시예에서, 제2 재배선 라인 패턴(213)의 일부는 도전성 포스트(120)와 맞닿을 수 있다. 또한, 제2 재배선 비아 패턴(215)은 복수의 제2 재배선 라인 패턴들(213)을 상호 연결시키거나, 제2 재배선 라인 패턴(213) 및 제2 도전성 패드(219)를 연결시킬 수 있다.
예시적인 실시예에서, 제2 재배선 절연 층(217)은 포토 리소그래피 공정이 가능한 PID 소재의 절연 물질을 포함할 수 있다. 예를 들어, 제2 재배선 절연 층(217)은 감광성 폴리이미드(PSPI)를 포함할 수 있다. 다만 이에 한정되지 않고, 제2 재배선 절연 층(217)은 산화물 또는 질화물을 포함할 수도 있다. 예를 들어, 제2 재배선 절연 층(217)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수도 있다.
예시적인 실시예에서, 제2 재배선 비아 패턴(215) 및 제2 재배선 라인 패턴(213)의 물질은 구리(Cu)를 포함할 수 있다. 다만 이에 한정되지 않고, 제2 재배선 비아 패턴(215) 및 제2 재배선 라인 패턴(213)의 물질은 니켈(Ni), 금(Au), 은(Ag), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있다.
예시적인 실시예에서, 제2 재배선 라인 패턴(213) 및 제2 재배선 비아 패턴(215)은 도전성 포스트(120) 및 도전성 스터드(130)와 전기적으로 연결될 수 있다.
예시적인 실시예에서, 복수의 제2 재배선 라인 패턴들(213) 간의 간격은 약 10 마이크로미터 이하일 수 있다. 예를 들어, 복수의 제2 재배선 라인 패턴들(213) 간의 수평 방향의 이격 거리는 약 1 마이크로미터 내지 약 3 마이크로미터일 수 있다. 또한, 복수의 제2 재배선 라인 패턴들(213) 간의 수평 방향의 이격 거리는 약 3 마이크로미터 내지 약 5 마이크로미터일 수 있다. 다만, 복수의 제2 재배선 라인 패턴들(213) 간의 간격은 전술한 바에 제한되지 않는다.
예시적인 실시예에서, 제2 도전성 패드(219)는 제2 재배선 비아 패턴(215)과 맞닿을 수 있다. 또한, 제2 도전성 패드(219)의 측면의 적어도 일 부분은 제2 재배선 절연 층(217)에 의해 둘러싸일 수 있다. 다만 전술한 바에 한정되지 않고, 제2 도전성 패드(219)의 측면은 제2 재배선 절연 층(217)에 의해 둘러싸이지 않을 수 있다.
예시적인 실시예에서, 제2 도전성 패드(219)의 일 면은 본 개시의 반도체 패키지(10) 상에 탑재되는 별도의 반도체 패키지(미도시)의 패키지 연결 단자(미도시)와 맞닿을 수 있고, 제2 도전성 패드(219)의 상기 일 면과 반대되는 타 면은 제2 재배선 비아 패턴(215)과 맞닿을 수 있다.
예시적인 실시예에서, 몰딩 층(140)은 제1 재배선 구조물(110) 및 제2 재배선 구조물(210) 사이에 배치되고, 반도체 칩(100), 도전성 포스트(120), 도전성 스터드(130), 및 접착 층(150)을 둘러쌀 수 있다. 예를 들어, 몰딩 층(140)은 반도체 칩(100), 도전성 포스트(120), 및 도전성 스터드(130)를 제1 재배선 구조물(110) 상에 고정시키도록 구성될 수 있다.
예시적인 실시예에서, 몰딩 층(140)은 제1 재배선 구조물(110) 및 제2 재배선 구조물(210)과 함께 반도체 패키지(10)의 외관을 형성할 수 있다. 예를 들어, 몰딩 층(140)의 측면, 제1 재배선 구조물(110)의 측면, 및 제2 재배선 구조물(210)의 측면은 반도체 패키지(10)의 측면을 형성할 수 있다. 또한, 제1 재배선 구조물(110)의 측면, 제2 재배선 구조물(210)의 측면, 및 몰딩 층(140)의 측면은 동일 평면 상에 있을 수 있다.
예시적인 실시예에서, 몰딩 층(140)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound, EMC)의 물질을 포함할 수 있다. 다만, 몰딩 층(140)의 물질은 전술한 에폭시 몰딩 컴파운드에 한정되지 않고, 다양한 물질, 예를 들어, 에폭시 계열 물질, 열경화성 물질, 열가소성 물질, UV 처리 물질 등을 포함할 수도 있다.
예시적인 실시예에서, 접착 층(150)은 반도체 칩(100)의 상면 상에 부착될 수 있다. 예를 들어, 접착 층(150)은 DAF(Die Attach Film)일 수 있다. 다만, 접착 층(150)의 종류는 전술한 바에 한정되지 않는다.
예시적인 실시예에서, 접착 층(150)의 일 면은 몰딩 층(140)의 일 면과 동일 평면 상에 있을 수 있다. 예를 들어, 접착 층(150)의 하면은 반도체 칩(100)의 제2 면(100b)과 맞닿을 수 있고, 접착 층(150)의 측면은 몰딩 층(140)에 의해 둘러싸일 수 있고, 접착 층(150)의 상면은 몰딩 층(140)의 상면과 동일 평면 상에 있을 수 있다.
또한, 접착 층(150)의 측면은 반도체 칩(100)의 측면과 동일 평면 상에 있을 수 있다.
예시적인 실시예에서, 접착 층(150)의 상면, 몰딩 층(140)의 상면, 및 제2 재배선 구조물(210)의 하면은 동일 평면 상에 있을 수 있다.
예시적인 실시예에서, 접착 층(150)의 색상은 몰딩 층(140)의 색상과 실질적으로 동일할 수 있다. 예를 들어, 접착 층(150)의 색상 및 몰딩 층(140)의 색상은 검정색일 수 있다. 다만, 접착 층(150)의 색상 및 몰딩 층(140)의 색상은 전술한 바에 한정되지 않는다.
예를 들어, 접착 층(150)의 색상 및 몰딩 층(140)의 색상이 동일한 경우, 상기 접착 층(150) 및 상기 몰딩 층(140) 사이의 경계 면이 관측되지 않을 수 있다.
예시적인 실시예에서, 접착 층(150)은 상면에서 반도체 칩(100)의 종류, 개수, 성능, 제조 회사의 이름 및/또는 로고, 제조 날짜, 시리얼 넘버 중 적어도 어느 하나의 정보들을 포함하는 마킹 영역을 포함할 수 있다. 예를 들어, 반도체 패키지(10)의 정보의 마킹을 위해 잉크 마킹(ink marking) 기법 또는 레이저 마킹(laser marking) 기법이 이용될 수 있다.
예시적인 실시예에서, 외부 연결 단자(250a)는 재배선 구조물(110)의 하면 상에 부착되고, 반도체 칩(100) 및 외부 장치의 전기적 연결을 위한 연결 단자일 수 있다.
예시적인 실시예에서, 외부 연결 단자(250a)는 제1 도전성 패드(119)의 하면에 부착될 수 있다. 또한, 외부 연결 단자(250a)는 주석(Sn), 은(Ag), 구리(Cu), 및 알루미늄(Al) 중 적어도 어느 하나의 물질을 포함하는 금속 물질의 솔더 볼일 수 있다.
예시적인 실시예에서, 복수의 외부 연결 단자들(250a) 중 적어도 어느 하나는 반도체 칩(100)의 측면으로부터 외측에 배치될 수 있다. 이에 따라, 반도체 패키지(10)는 팬-아웃(fan-out) 구조의 반도체 패키지일 수 있다.
본 개시의 예시적 실시예에 따른 반도체 패키지(10)의 접착 층(150)의 상면, 및 몰딩 층(140)의 상면이 동일 평면 상에 있을 수 있어서, 상기 반도체 패키지(10)는 얇고 가벼울 수 있다. 또한, 반도체 패키지(10)의 제2 재배선 구조물(210)의 제2 재배선 절연 층(217)이 도전성 포스트(120)의 적어도 일 부분을 감쌀 수 있어서, 상기 반도체 패키지(10)는 얇고 가벼울 수 있다.
또한, 본 개시의 예시적 실시예에 따른 반도체 패키지(10)가 도전성 스터드(130) 및 도전성 포스트(120)를 포함할 수 있어서, 제1 재배선 구조물(110)의 제1 재배선 라인 패턴(113) 및 제1 재배선 비아 패턴(115), 제2 재배선 구조물(210)의 제2 재배선 라인 패턴(213) 및 제2 재배선 비아 패턴(215)이 미세한 크기로 제공될 수 있다.
또한, 본 개시의 예시적 실시예에 따른 반도체 패키지(10)가 반도체 칩(100) 상에 배치된 접착 층(150)을 포함할 수 있어서, 상기 반도체 패키지(10)의 구조적 신뢰성이 개선될 수 있다.
도 2는 본 개시의 예시적 실시예에 따른 반도체 패키지(20)의 단면도이다.
도 2를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(20)는 반도체 칩(100), 제1 재배선 구조물(110), 도전성 포스트(120), 도전성 스터드(130), 몰딩 층(140), 접착 층(150), 제2 재배선 구조물(210), 및 외부 연결 단자(250b) 등을 포함할 수 있다.
이하에서는, 도 1의 반도체 패키지(10) 및 도 2의 반도체 패키지(20)의 중복된 내용은 생략하고, 차이점을 위주로 설명하도록 한다.
도 2의 반도체 패키지(20)는 도 1의 반도체 패키지(10)가 180도 회전된 구조일 수 있다. 다시 말해, 도 2의 반도체 패키지(20)는 도 1의 반도체 패키지(10)가 위-아래로 뒤집힌 구조일 수 있다.
구체적으로, 도 1의 반도체 패키지(10)는 제1 재배선 구조물(110)이 반도체 칩(100)의 하부에 배치되고, 제2 재배선 구조물(210)이 반도체 칩(100)의 상부에 배치되는 구조일 수 있다. 다만, 도 2의 반도체 패키지(20)는 제1 재배선 구조물(110)이 반도체 칩(100)의 상부에 배치되고, 제2 재배선 구조물(210)이 반도체 칩(100)의 하부에 배치되는 구조일 수 있다.
예시적인 실시예에서, 외부 연결 단자(250b)는 제2 도전성 패드(219)에 탑재될 수 있다. 즉, 외부 연결 단자(250b)는 제2 도전성 패드(219)를 통해 제2 재배선 구조물(210)의 제2 재배선 라인 패턴(213) 및 제2 재배선 비아 패턴(215)과 전기적으로 연결될 수 있다.
도 3은 본 개시의 예시적 실시예에 따른 반도체 패키지(1)의 단면도이다.
도 3의 반도체 패키지(1)는 하부 반도체 패키지(10) 상에 상부 반도체 패키지(30)가 탑재된 구조의 패키지 온 패키지(pop) 타입의 반도체 패키지일 수 있다. 하부 반도체 패키지(10)에 관련된 내용은 도 1을 참조하여 설명한 내용과 중복되므로 자세한 내용은 생략한다.
상부 반도체 패키지(30)는 반도체 칩(300), 배선 층(310), 패키지 연결 단자(320), 및 몰딩 층(330) 등을 포함할 수 있다.
예시적인 실시예에서, 상부 반도체 패키지(30)의 반도체 칩(300)은 하부 반도체 패키지(10)의 반도체 칩(100)과 동일한 종류의 반도체 칩일 수 있다. 다만 전술한 바에 한정되지 않고, 상부 반도체 패키지(30)의 반도체 칩(300)은 하부 반도체 패키지(10)의 반도체 칩(100)과 다른 종류의 반도체 칩일 수도 있다.
예시적인 실시예들에서, 반도체 패키지(1)는 서로 다른 종류의 반도체 칩들(100, 300) 및 각종 전자 부품들이 서로 전기적으로 연결되어 하나의 시스템으로 동작하는 시스템 인 패키지(system in package, SIP)일 수 있다.
예시적인 실시예에서, 배선 층(310)은 반도체 칩(300)의 활성 층 내의 복수의 개별 소자들과 전기적으로 연결된 배선 패턴(318), 및 상기 배선 패턴(318)을 감싸는 배선 절연 층(317)을 포함할 수 있다.
예시적인 실시예에서, 배선 층(310)은 재배선 패턴 및 상기 재배선 패턴을 감싸는 재배선 절연 층을 포함하는 재배선 구조물일 수 있다. 다만 이에 한정되지 않고, 배선 층(310)은 인쇄 회로 기판(printed circuit board, PCB)를 포함할 수도 있다.
패키지 연결 단자(320)는 하부 반도체 패키지(10) 및 상부 반도체 패키지(30)를 연결시키는 단자일 수 있다. 예시적인 실시예에서, 패키지 연결 단자(320)는 하부 반도체 패키지(10)의 제2 재배선 구조물(210) 및 상부 반도체 패키지(30)의 배선 층(310) 사이에 개재될 수 있다.
몰딩 층(330)은 배선 층(310)의 상부에 탑재되고 반도체 칩(300)을 감쌀 수 있다. 예를 들어, 몰딩 층(330)은 에폭시 몰딩 컴파운드(EMC)의 물질을 포함할 수 있다. 다만, 몰딩 층(330)의 물질은 전술한 에폭시 몰딩 컴파운드에 한정되지 않고, 다양한 물질, 예를 들어, 에폭시 계열 물질, 열경화성 물질, 열가소성 물질, UV 처리 물질 등을 포함할 수도 있다.
도 4는 본 개시의 예시적 실시예에 따른 반도체 패키지(2)의 단면도이다.
도 4의 반도체 패키지(2)는 하부 반도체 패키지(10) 상에 상부 반도체 패키지(40)가 탑재된 구조의 패키지 온 패키지(pop) 타입의 반도체 패키지일 수 있다. 하부 반도체 패키지(10)에 관련된 내용은 도 1을 참조하여 설명한 내용과 중복되므로 자세한 내용은 생략한다.
상부 반도체 패키지(40)는 복수의 반도체 칩들(400a, 400b), 배선 층(410), 패키지 연결 단자(420), 및 몰딩 층(430) 등을 포함할 수 있다. 이하에서는, 도 3의 상부 반도체 패키지(30) 및 도 4의 상부 반도체 패키지(40)의 중복된 내용은 생략하고 차이점을 위주로 설명하도록 한다.
복수의 반도체 칩들(400a, 400b)은 수직 방향으로 적층될 수 있다. 예를 들어, 복수의 반도체 칩들(400a, 400b) 각각은 복수의 개별 소자들을 포함하는 활성 층을 포함할 수 있다.
또한, 복수의 반도체 칩들(400a, 400b)은 상기 복수의 반도체 칩들(400a, 400b)의 적어도 일 부분을 수직 방향으로 통과하는 관통 전극(TSV)을 포함할 수 있다. 복수의 반도체 칩들(400a, 400b) 각각의 활성 층은 관통 전극(TSV)을 통해 상호 전기적으로 연결될 수 있다.
다만 전술한 바에 한정되지 않고, 복수의 반도체 칩들(400a, 400b)은 와이어 본딩을 통해 상호 전기적으로 연결될 수도 있다.
도 5는 본 개시의 예시적 실시예에 따른 반도체 패키지(3)의 단면도이다.
도 5의 반도체 패키지(3)는 하부 반도체 패키지(20) 상에 상부 반도체 패키지(30)가 탑재된 구조의 패키지 온 패키지(pop) 타입의 반도체 패키지일 수 있다. 하부 반도체 패키지(20)에 관련된 내용은 도 2를 참조하여 설명한 내용과 중복되고, 상부 반도체 패키지(30)에 관련된 내용은 도 3을 참조하여 설명한 내용과 중복되므로 자세한 내용은 생략한다.
예시적인 실시예에서, 상부 반도체 패키지(30)의 패키지 연결 단자(320)는 하부 반도체 패키지(20)의 제1 재배선 구조물(210) 및 상부 반도체 패키지(30)의 배선 층(310) 사이에 개재될 수 있다.
도 6a 내지 도 6k는 본 개시의 예시적 실시예에 따른 반도체 패키지(10)의 제조 방법의 각 단계들을 보여주는 도면들이다.
이하에서는 도 6a 내지 도 6k를 참조하여, 본 개시의 예시적 실시예에 따른 반도체 패키지(10)의 제조 방법에 대하여 설명한다. 구체적으로, 본 개시의 예시적 실시예에 따른 반도체 패키지(10)의 제조 방법은 도 1의 반도체 패키지(10)의 제조 방법일 수 있다.
도 6a를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(10)의 제조 방법은, 캐리어 기판(CS) 상에 제2 도전성 패드(219)를 형성하는 단계(S1100)를 포함할 수 있다.
예시적인 실시예에서, 캐리어 기판(CS)은 웨이퍼, 유리 기판, PCB, EMC, GFS, Ceramic, epoxy, PI, Basalt 등의 다양한 물질로 제공될 수 있다. 다만, 캐리어 기판(CS)의 물질은 전술한 바에 한정되지 않는다.
예시적인 실시예에서, 캐리어 기판(CS)의 형상은 원형 및 다각형(예를 들어, 삼각형, 사각형, 오각형, 육각형 등) 형상의 기판일 수 있다. 다만, 캐리어 기판(CS)의 형상은 전술한 바에 제한되지 않는다. 예를 들어, 캐리어 기판(CS)은 너비가 200mm 내지 600mm인 원형 또는 다각형 형상의 플레이트일 수 있다.
도 6b를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(10)의 제조 방법은, 캐리어 기판(CS) 상에 제2 재배선 절연 층(217)을 형성하고, 상기 제2 재배선 절연 층(217)을 패터닝하는 단계(S1200)를 포함할 수 있다.
예시적인 실시예에서, 제2 재배선 절연 층(217)을 형성하는 단계는 스핀 코팅 공정을 통해 수행될 수 있고, 제2 재배선 절연 층(217)을 패터닝하는 단계는 포토 리소그래피 공정, 및 식각 공정 등을 통해 수행될 수 있다.
예시적인 실시예에서, S1200 단계에서, 제2 재배선 절연 층(217)은 제2 도전성 패드(218)의 적어도 일 부분을 노출시킬 수 있다.
도 6c를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(10)의 제조 방법은, 제2 재배선 라인 패턴(213) 및 제2 재배선 비아 패턴(215)을 형성하는 단계(S1300)를 포함할 수 있다.
예시적인 실시예에서, 제2 재배선 라인 패턴(213) 및 제2 재배선 비아 패턴(215)을 형성하는 단계(S1300)는 시드 층(미도시)을 형성하는 단계, 상기 시드 층을 활용한 도금 공정을 통해 제2 재배선 라인 패턴(213) 및 제2 재배선 비아 패턴(215)을 형성하는 단계를 포함할 수 있다.
도 6d 및 도 6e를 함께 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(10)의 제조 방법은, 제2 재배선 절연 층(217)을 형성하는 단계(S1400), 및 제2 재배선 라인 패턴(213) 및 제2 재배선 비아 패턴(215)을 형성하는 단계(S1500)를 더 포함할 수 있다.
예시적인 실시예에서, S1400 단계 및 S1500 단계의 수행 시, 제2 재배선 구조물(210)의 제2 재배선 라인 패턴(213)은 수평 방향으로 연장된 복수의 층들을 형성할 수 있다.
다만, 본 개시의 반도체 패키지(10)의 제조 방법이 S1400 단계 및 S1500 단계를 생략한 경우, 제2 재배선 구조물(210)의 제2 재배선 라인 패턴(213)은 수평 방향으로 연장된 단일 층을 형성할 수도 있다.
또한, S1500 단계에서, 제2 재배선 절연 층(217)은 제2 재배선 라인 패턴(213)의 적어도 일 부분을 노출시킬 수 있다. 제2 재배선 절연 층(217)에 의해 노출된 제2 재배선 라인 패턴(213)의 일 부분은 후술할 도전성 포스트(120)와 연결될 수 있다.
도 6f를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(10)의 제조 방법은, 제2 재배선 구조물(210) 상에 도전성 포스트(120)를 형성하는 단계(S1600)를 포함할 수 있다.
예시적인 실시예에서, 도전성 포스트(120)는 제2 재배선 구조물(210)의 제2 재배선 라인 패턴(213)의 일 부분과 맞닿을 수 있다. 또한, 도전성 포스트(120)의 적어도 일 부분은 제2 재배선 구조물(210)의 제2 재배선 절연 층(217)에 의해 둘러싸일 수 있다. 이에 따라, 도전성 포스트(120)의 구조적 신뢰성이 개선될 수 있다.
도 6g를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(10)의 제조 방법은, 접착 층(150), 반도체 칩(100), 및 도전성 스터드(130)가 순차적으로 적층된 반도체 구조물(ST1)을 제2 재배선 구조물(210) 상에 탑재시키는 단계(S1700)를 포함할 수 있다.
예시적인 실시예에서, S1700 단계에서, 제1 반도체 구조물(ST1)은 접착 층(150)에 의해 제2 재배선 구조물(210)의 상면에 견고하게 부착될 수 있다.
S1700 단계의 수행 이후, 캐리어 기판(CS)이 소정의 수직 방향의 길이를 갖도록, 상기 캐리어 기판(CS)의 적어도 일 부분이 제거될 수 있다. 예를 들어, 캐리어 기판(CS)의 적어도 일 부분이 그라인딩될 수 있다.
또한, 캐리어 기판(CS)의 적어도 일 부분이 그라인딩 된 이후, S1700 단계의 구조물이 개별화될 수 있다. 또한, S1800 단계의 수행 전에, 개별화된 S1700 단계의 구조물이 별도의 캐리어 기판(미도시)에 배치될 수 있다. 또한, S1800 단계의 수행으로 인해 상기 별도의 캐리어 기판(미도시) 상에 배치된 개별화된 S1700 단계의 구조물이 몰딩 층(140)에 의해 몰딩될 수 있다.
도 6h를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(10)의 제조 방법은, 제2 재배선 구조물(210) 상에 몰딩 층(140)을 형성하는 단계(S1800)를 포함할 수 있다.
예시적인 실시예에서, 몰딩 층(140)은 제2 재배선 구조물(210) 상에서 제1 반도체 구조물(ST1) 및 도전성 포스트(120)를 감쌀 수 있다. 예를 들어, 몰딩 층(140)의 물질은 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다. 다만 전술한 바에 한정되지 않고, 몰딩 층(140)의 물질은 에폭시 계열 물질, 열경화성 물질, 열가소성 물질, UV 처리 물질 등을 포함할 수도 있다.
도 6i를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(10)의 제조 방법은, 도전성 포스트(120)의 일 면 및 제1 반도체 구조물(ST1)의 도전성 스터드(130)가 몰딩 층(140)으로부터 노출될 때까지 상기 몰딩 층(140)의 일 부분, 상기 도전성 포스트(120)의 일 부분, 및 상기 도전성 스터드(130)의 일 부분 중 적어도 어느 하나를 제거하는 단계(S1900)를 포함할 수 있다.
예시적인 실시예에서, 몰딩 층(140)은 그라인딩 공정에 의해 제거될 수 있다. 예를 들어, 몰딩 층(140)의 일 면, 도전성 포스트(120)의 일 면, 및 도전성 스터드(130)의 일 면이 동일 평면 상에 있을 때까지, 상기 몰딩 층(140)의 적어도 일 부분이 제거될 수 있다.
도 6j를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(10)의 제조 방법은, 제1 재배선 구조물(110)을 형성하는 단계(S2000)를 포함할 수 있다.
예시적인 실시예에서, 제1 재배선 구조물(110)을 형성하는 단계(S2000)는 몰딩 층(140) 상에 제1 재배선 절연 층(117)을 형성하는 단계, 상기 제1 재배선 절연 층(117) 상에 제1 재배선 라인 패턴(113) 및 제1 재배선 비아 패턴(115)을 형성하는 단계를 포함할 수 있다.
제1 재배선 구조물(110)을 형성하는 단계에 대한 내용은 도 6b 내지 도 6e를 참조하여 설명한 제2 재배선 구조물(210)을 형성하는 단계의 내용과 중복되므로 자세한 내용은 생략한다.
추가적으로, 본 개시의 예시적 실시예에 따른 반도체 패키지(10)의 제조 방법은 제1 재배선 구조물(110) 상에 제1 도전성 패드(119)를 형성하는 단계를 포함할 수 있다.
또한, S2000 단계의 수행 이후, 제1 도전성 패드(119) 상에 외부 연결 단자(250a)를 형성하는 단계가 수행될 수 있다. 외부 연결 단자(250a)는 제1 도전성 패드(119)의 일 면에 부착될 수 있다.
예시적인 실시예에서, 본 개시의 예시적 실시예에 따른 반도체 패키지(10)의 제조 방법은 제1 재배선 구조물(110) 상에 수동 소자를 형성하는 단계를 더 포함할 수 있다. 예를 들어, 수동 소자를 형성하는 단계는 외부 연결 단자(250a)를 형성하는 단계와 동시에 수행될 수 있다. 다만 전술한 바에 한정되지 않고, 수동 소자를 형성하는 단계는 외부 연결 단자(250a)를 형성하는 단계 이전에 수행될 수 있고, 외부 연결 단자(250a)를 형성하는 단계 이후에 수행될 수도 있다.
도 6k를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(10)의 제조 방법은 캐리어 기판(CS)을 제거하는 단계(S2100)를 포함할 수 있다.
도 6a 내지 도 6k의 단계들의 수행으로 인해, 본 개시의 예시적 실시예에 따른 반도체 패키지(10)의 제조가 완료될 수 있다.
도 7은 본 개시의 예시적 실시예에 따른 반도체 패키지(70)의 단면도이다.
도 7을 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(70)는 반도체 칩(1000), 도전성 포스트(1200), 도전성 스터드(1300), 제1 몰딩 층(1400), 접착 층(1500), 제1 재배선 구조물(1500), 제2 재배선 구조물(1600), 도전성 필라(1700). 제2 몰딩 층(1800), 및 외부 연결 단자(1900) 등을 포함할 수 있다.
예시적인 실시예에서, 제1 재배선 구조물(1500)은 반도체 칩(1000)의 제1 면(1000a) 상에 배치된 제1 재배선 절연 층(1510), 상기 제1 재배선 절연 층(1510)의 내부에서 연장되어 도전성 포스트(1200) 및 도전성 스터드(1300)와 전기적으로 연결된 제1 재배선 라인 패턴(1520) 및 제1 재배선 비아 패턴(1530)을 포함할 수 있다.
또한, 제2 재배선 구조물(1600)은 반도체 칩(1000)의 제2 면(1000b) 상에 배치된 제2 재배선 절연 층(1610), 상기 제2 재배선 절연 층(1610)의 내부에서 연장되어 도전성 포스트(1200)와 전기적으로 연결된 제2 재배선 라인 패턴(1620) 및 제2 재배선 비아 패턴(1630)을 포함할 수 있다.
이하에서는, 도 7의 반도체 패키지(70) 및 도 1의 반도체 패키지(10)의 중복된 내용은 생략하고, 차이점을 위주로 설명하도록 한다.
도전성 필라(1700)는 제2 재배선 구조물(1600) 상에 배치될 수 있다. 또한, 도전성 필라(1700)는 제2 재배선 라인 패턴(1620) 및 제2 재배선 비아 패턴(1630)과 전기적으로 연결될 수 있다. 예를 들어, 도전성 필라(1700)는 제2 재배선 라인 패턴(1620)의 일 부분과 맞닿을 수 있다.
예시적인 실시예에서, 도전성 필라(1700)의 수직 방향의 길이는 도전성 포스트(1200)의 수직 방향의 길이보다 작을 수 있다. 또한, 도전성 필라(1700)의 수직 방향의 길이는 도전성 스터드(1300)의 수직 방향의 길이보다 클 수 있다.
예시적인 실시예에서, 도전성 필라(1700)의 수직 방향의 길이는 복수의 제2 재배선 라인 패턴들(1620)이 수직 방향으로 형성하는 길이보다 클 수 있다. 이에 따라, 저항이 감소될 수 있고 반도체 패키지(70)의 전기적 특성이 개선될 수 잇다.
예시적인 실시예에서, 도전성 필라(1700)의 물질은 구리(Cu)를 포함할 수 있다. 다만 이에 한정되지 않고, 도전성 필라(1700)의 물질은 니켈(Ni), 금(Au), 은(Ag), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있다.
제2 몰딩 층(1800)은 제2 재배선 구조물(1600) 상에 배치되어, 도전성 필라(1700)의 측면을 감쌀 수 있다. 또한, 제2 몰딩 층(1800)은 도전성 필라(1700)의 일 면을 외부에 노출시킬 수 있다. 예를 들어, 제2 몰딩 층(1800)의 일 면 및 도전성 필라(1700)의 일 면은 동일 평면 상에 있을 수 있다.
예시적인 실시예에서, 제2 몰딩 층(1800)은 에폭시 몰딩 컴파운드(EMC)의 물질을 포함할 수 있다. 다만, 몰딩 층(140)의 물질은 전술한 에폭시 몰딩 컴파운드에 한정되지 않고, 다양한 물질, 예를 들어, 에폭시 계열 물질, 열경화성 물질, 열가소성 물질, UV 처리 물질 등을 포함할 수도 있다.
예시적인 실시예에서, 제2 몰딩 층(1800)의 물질은 제1 몰딩 층(1400)의 물질과 실질적으로 동일할 수 있다. 제1 몰딩 층(1400) 및 제2 몰딩 층(1800)의 물질이 실질적으로 동일할 수 있어서, 열 팽창 계수(CTE)의 차이로 인한 반도체 패키지의 휨 현상(warpage)가 개선될 수 있다. 다만 전술한 바에 한정되지 않고, 제2 몰딩 층(1800)의 물질은 제1 몰딩 층(1400)의 물질과 다를 수도 있다.
본 개시의 예시적 실시예에 따른 반도체 패키지(70)가 제2 재배선 구조물(1600) 상에 배치된 도전성 필라(1700)를 포함할 수 있어서, 상기 반도체 패키지(70) 및 상기 반도체 패키지(70) 상에 탑재되는 별개의 반도체 패키지(미도시) 간의 전기적 연결이 용이해질 수 있다. 예를 들어, 별개의 반도체 패키지가 미세한 크기로 형성된 재배선 패턴을 갖는 경우에도, 본 개시의 반도체 패키지(70)가 도전성 필라(1700)를 포함할 수 있어서, 상기 반도체 패키지(70) 및 별개의 반도체 패키지 간의 전기적 연결이 용이할 수 있다.
또한, 본 개시의 예시적 실시예에 따른 반도체 패키지(70)가 제2 재배선 구조물(1600) 상에 배치되어 도전성 필라(1700)를 감싸는 제2 몰딩 층(1800)을 포함할 수 있어서, 상기 반도체 패키지(70)의 휨(warpage) 현상이 감소될 수 잇다.
또한, 본 개시의 예시적 실시예에 따른 반도체 패키지(70)의 제1 재배선 라인 패턴(1520)이 수평 방향으로 형성하는 층들의 개수가 제2 재배선 라인 패턴(1620)이 수평 방향으로 형성하는 층들의 개수보다 많을 수 있어서, 상기 반도체 패키지(70)의 신호 무결성(signal integrity, SI)가 개선될 수 있다.
또한, 본 개시의 예시적 실시예에 따른 반도체 패키지(70)가 도전성 필라(1700)를 포함할 수 있어서, 상기 반도체 패키지(70)의 방열 성능이 개선될 수 있다.
도 8은 본 개시의 예시적 실시예에 따른 반도체 패키지(80)의 단면도이다.
도 8을 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(80)는 반도체 칩(1000), 도전성 포스트(1200), 도전성 스터드(1300), 제1 몰딩 층(1400), 접착 층(1500), 제1 재배선 구조물(1500), 제2 재배선 구조물(1600), 도전성 필라(1700). 제2 몰딩 층(1800), 외부 연결 단자(1900), 및 패키지 연결 패드(1950) 등을 포함할 수 있다.
이하에서는, 도 8의 반도체 패키지(80) 및 도 7의 반도체 패키지(70)의 중복된 내용은 생략하고, 차이점을 위주로 설명하도록 한다.
패키지 연결 패드(1950)는 도전성 필라(1700)의 일 면에 탑재되고, 본 개시의 반도체 패키지(80) 및 상기 반도체 패키지(80) 상에 탑재되는 별개의 반도체 패키지(미도시)를 전기적으로 연결시키도록 구성된 패드일 수 있다.
예시적인 실시예에서, 패키지 연결 패드(1950)의 측면은 제2 몰딩 층(1800)에 의해 둘러싸일 수 있다. 또한, 패키지 연결 패드(1950)의 일 면은 제2 몰딩 층(1800)으로부터 노출될 수 있다. 예를 들어, 패키지 연결 패드(1950)의 일 면은 제2 몰딩 층(1800)의 일 면과 동일 평면 상에 있을 수 있다.
예시적인 실시예에서, 패키지 연결 패드(1950)의 수평 방향의 길이는 도전성 필라(1700)의 수평 방향의 길이보다 클 수 있다.
도 9a 내지 도 9i는 본 개시의 예시적 실시예에 따른 반도체 패키지(70)의 제조 방법의 각 단계들을 보여주는 도면들이다. 이하에서는, 도 9a 내지 도 9i를 참조하여, 본 개시의 예시적 실시예에 따른 반도체 패키지(70)의 제조 방법에 대하여 구체적으로 설명한다.
도 9a를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(70)의 제조 방법은 캐리어 기판(CS) 상에 도전성 필라(1700)를 형성하는 단계(S3100)를 포함할 수 있다.
예시적인 실시예에서, 캐리어 기판(CS)은 웨이퍼, 유리 기판, PCB, EMC, GFS, Ceramic, epoxy, PI, Basalt 등의 다양한 물질로 제공될 수 있다. 다만, 캐리어 기판(CS)의 물질은 전술한 바에 한정되지 않는다.
예시적인 실시예에서, 캐리어 기판(CS)의 형상은 원형 및 다각형(예를 들어, 삼각형, 사각형, 오각형, 육각형 등) 형상의 기판일 수 있다. 다만, 캐리어 기판(CS)의 형상은 전술한 바에 제한되지 않는다. 예를 들어, 캐리어 기판(CS)은 너비가 200mm 내지 600mm인 원형 또는 다각형 형상의 플레이트일 수 있다.
예시적인 실시예에서, 도전성 필라(1700)는 포토 리소그래피 공정, 식각 공정, 및 도금 공정 등을 통해 캐리어 기판(CS) 상에 형성될 수 있다. 예를 들어, 도전성 필라(1700)는 금속 도금 방식을 통해 형성될 수 있다.
다만 이에 한정되지 않고, 도전성 필라(1700)는 와이어 본딩 방식으로 형성될 수도 있다. 예를 들어, 도전성 필라(1700)는 도전성 물질의 와이어를 캐리어 기판(CS) 상에 수직 방향으로 세우는 공정을 통해 형성될 수 있다.
다만, 도전성 필라(1700)의 형성 방법은 전술한 내용에 한정되지 않고, 다양한 방법으로 형성될 수 있다.
도 9b를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(70)의 제조 방법은 캐리어 기판(CS) 상에 제2 몰딩 층(1800)을 형성하는 단계(S3200)를 포함할 수 있다.
예시적인 실시예에서, 제2 몰딩 층(1800)은 캐리어 기판(CS) 상에서 도전성 필라(1700)의 측면 및 상면을 덮을 수 있다.
도 9c를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(70)의 제조 방법은 도전성 필라(1700)의 일 면이 노출될 때까지 제2 몰딩 층(1800)의 적어도 일 부분을 제거하는 단계(S3300)를 포함할 수 있다.
도 9d를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(70)의 제조 방법은 제2 몰딩 층(1800) 상에 제2 재배선 구조물(1600)을 형성하는 단계(S3400)를 포함할 수 있다.
예시적인 실시예에서, S3400 단계는, 제2 몰딩 층(1800) 상에 제2 재배선 절연 층(1610)을 형성하는 단계, 및 제2 재배선 절연 층(1610) 상에 제2 재배선 라인 패턴(1620), 및 제2 재배선 비아 패턴(1630)을 형성하는 단계를 포함할 수 있다.
예시적인 실시예에서, 제2 재배선 절연 층(1610) 상에 제2 재배선 라인 패턴(1620), 및 제2 재배선 비아 패턴(1630)을 형성하는 단계는 포토 리소그래피 공정, 식각 공정, 및 도금 공정 등을 통해 수행될 수 있다.
예시적인 실시예에서, 제2 재배선 라인 패턴(1620)의 일부는 도전성 필라(1700)와 맞닿을 수 있다. 이에 따라, 도전성 필라(1700)는 제2 재배선 구조물(1600)의 제2 재배선 라인 패턴(1620) 및 제2 재배선 비아 패턴(1630)과 전기적으로 연결될 수 있다.
도 9e를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(70)의 제조 방법은 제2 재배선 구조물(1600) 상에 도전성 포스트(1200)를 형성하는 단계를 포함할 수 있다.
예시적인 실시예에서, 도전성 포스트(1200)는 제2 재배선 라인 패턴(1620) 및 제2 재배선 비아 패턴(1630)과 전기적으로 연결될 수 있다. 또한, 도전성 포스트(1200)의 적어도 일 부분은 제2 재배선 절연 층(1610)에 의해 둘러싸일 수 있다.
도 9f를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(70)의 제조 방법은 접착 층(1500), 반도체 칩(1000), 및 도전성 스터드(1300)가 순차적으로 적층된 구조의 제1 반도체 구조물(ST1)을 제2 재배선 구조물(1600) 상에 탑재시키는 단계(S3600)를 포함할 수 있다.
예시적인 실시예에서, 반도체 칩(1000)은 접착 층(1400)을 통해 상부 재배선 구조물(1600) 상에 부착될 수 있다. 또한, 제1 반도체 구조물(ST1)은 도전성 포스트(1200) 사이에 배치될 수 있다.
예시적인 실시예에서, S3600 단계의 수행 이후, 캐리어 기판(CS)이 소정의 수직 방향의 길이를 갖도록, 상기 캐리어 기판(CS)의 적어도 일 부분이 제거될 수 있다. 예를 들어, 캐리어 기판(CS)의 적어도 일 부분이 그라인딩될 수 있다.
또한, 캐리어 기판(CS)의 적어도 일 부분이 그라인딩 된 이후, S3600 단계의 구조물이 개별화될 수 있다. 또한, S3700 단계의 수행 전에, 개별화된 S3600 단계의 구조물이 별도의 캐리어 기판(미도시)에 배치될 수 있다. 또한, 후술할 S3700 단계의 수행으로 인해 상기 별도의 캐리어 기판(미도시) 상에 배치된 개별화된 S3600 단계의 구조물이 몰딩 층(1400)에 의해 몰딩될 수 있다.
도 9g를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(70)의 제조 방법은 제2 재배선 구조물(1600) 상에 제1 몰딩 층(1400)을 형성하는 단계(S3700)를 포함할 수 있다.
예시적인 실시예에서, S3700 단계는, 도전성 포스트(1200) 및 제1 반도체 구조물(ST1)을 감싸도록 제2 재배선 구조물(1600) 상에 제1 몰딩 층(1400)을 형성하는 단계, 및 도전성 포스트(1200)의 일 면, 제1 반도체 구조물(ST1)의 도전성 스터드(1300)의 일 면이 동일 평면 상에 있도록 제1 몰딩 층(1400)의 적어도 일 부분을 제거하는 단계를 포함할 수 있다.
도 9h를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(70)의 제조 방법은 제1 몰딩 층(1400) 상에 제1 재배선 구조물(1500)을 형성하는 단계(S3800)를 포함할 수 있다.
예시적인 실시예에서, S3800 단계는, 제1 몰딩 층(1400) 상에 제1 재배선 절연 층(1510)을 형성하는 단계, 및 제1 재배선 절연 층(1510) 상에 제1 재배선 라인 패턴(1520), 및 제1 재배선 비아 패턴(1530)을 형성하는 단계를 포함할 수 있다.
예시적인 실시예에서, 제1 재배선 절연 층(1510) 상에 제1 재배선 라인 패턴(1520), 및 제1 재배선 비아 패턴(1530)을 형성하는 단계는 포토 리소그래피 공정, 식각 공정, 및 도금 공정 등을 통해 수행될 수 있다.
예시적인 실시예에서, S3800 단계의 수행 이후, 제1 재배선 구조물(1500) 상에 외부 연결 단자(1900)를 형성하는 단계가 추가적으로 수행될 수 있다. 예를 들어, 외부 연결 단자(1900)는 제1 재배선 구조물(1500)의 제1 재배선 라인 패턴(1520) 및 제1 재배선 비아 패턴(1530)과 전기적으로 연결될 수 있다.
예시적인 실시예에서, 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 방법은 제1 재배선 구조물(1500) 상에 수동 소자를 형성하는 단계를 더 포함할 수 있다. 예를 들어, 수동 소자를 형성하는 단계는 외부 연결 단자(1900)를 형성하는 단계와 동시에 수행될 수 있다. 다만 전술한 바에 한정되지 않고, 수동 소자를 형성하는 단계는 외부 연결 단자(1900)를 형성하는 단계 이전에 수행될 수 있고, 외부 연결 단자(1900)를 형성하는 단계 이후에 수행될 수도 있다.
도 9i를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(70)의 제조 방법은 캐리어 기판(CS)을 제거하는 단계(S3900)를 포함할 수 있다.
예시적인 실시예에서, 캐리어 기판(CS)이 제거되는 경우, 제2 몰딩 층(1800)의 일 면 및 도전성 필라(1700)의 일 면은 동일 평면 상에 배치될 수 있다.
도 10a 및 도 10b는 본 개시의 예시적 실시예에 따른 반도체 패키지(80)의 제조 방법의 일부 단계들을 보여주는 도면들이다. 구체적으로, 본 개시의 예시적 실시예에 따른 반도체 패키지(80)의 제조 방법은 도 8을 참조하여 설명한 반도체 패키지(80)의 제조 방법일 수 있다.
도 10a를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(80)의 제조 방법은 캐리어 기판(CS) 상에 패키지 연결 패드(1950)를 형성하는 단계(S4100)를 포함할 수 있다.
도 10b를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(80)의 제조 방법은 패키지 연결 패드(1950) 상에 도전성 필라(1700)를 형성하는 단계(S4200)를 포함할 수 있다.
예시적인 실시예에서, S4200 단계의 수행 이후, 전술한 도 9b 내지 도 9i를 참조하여 설명한 단계들이 수행될 수 있다. 이에 따라, 도 8을 참조하여 설명한 반도체 패키지(80)의 제조가 완료될 수 있다.
도 11은 본 개시의 예시적 실시예에 따른 반도체 패키지(11)의 단면도이다.
본 개시의 예시적 실시예에 따른 반도체 패키지(11)는 반도체 칩(100), 재배선 절연 층(117) 및 재배선 패턴(118)을 포함하는 재배선 구조물(110), 도전성 포스트(120), 도전성 스터드(130), 몰딩 층(140), 및 배선 기판(DS)을 포함할 수 있다.
이하에서는, 도 1의 반도체 패키지(10) 및 도 11의 반도체 패키지(11)의 중복된 내용은 생략하고 차이점을 위주로 설명하도록 한다.
예시적인 실시예에서, 배선 기판(DS)은 반도체 칩(100)의 제2 면(100b) 상에 배치될 수 있다. 구체적으로, 배선 기판(DS)은 접착 층(150) 및 몰딩 층(140)의 상부에 배치될 수 있다.
예시적인 실시예에서, 배선 기판(DS)은 인쇄 회로 기판(PCB)을 포함할 수 있다. 구체적으로, 배선 기판(DS)은 회로 패턴(DS_p) 및 상기 회로 패턴(DS_p)을 감싸는 배선 절연 층(DS_d)을 포함하는 인쇄 회로 기판일 수 있다.
예시적인 실시예에서, 배선 기판(DS)은 도전성 포스트(120)와 맞닿을 수 있다. 구체적으로, 배선 기판(DS)의 회로 패턴(DS_p)은 도전성 포스트(120)와 맞닿아 전기적으로 연결될 수 있다.
예시적인 실시예에서, 배선 기판(DS)의 일 면은 도전성 포스트(120)의 일 면, 접착 층(150)의 일 면, 및 몰딩 층(140)의 일 면과 동일 평면 상에 있을 수 있다.
본 개시의 예시적 실시예에 따른 반도체 패키지(80)가 반도체 칩(100)의 제2 면(100b) 상에 배치되고 도전성 포스트(120)와 연결된 배선 기판(DS)을 포함할 수 있어서, 본 개시의 반도체 패키지(80) 및 상기 반도체 패키지(80) 상에 탑재되는 별도의 반도체 패키지(미도시) 간의 전기적 연결이 용이해질 수 있다.
도 12a 내지 도 12d는 본 개시의 예시적 실시예에 따른 반도체 패키지(11)의 제조 방법의 각 단계들을 보여주는 도면들이다.
이하에서는, 도 12a 내지 도 12d를 참조하여, 본 개시의 예시적 실시예에 따른 반도체 패키지(11)의 제조 방법에 대하여 설명한다. 구체적으로, 본 개시의 예시적 실시예에 따른 반도체 패키지(11)의 제조 방법은 도 11의 반도체 패키지(11)의 제조 방법일 수 있다.
도 12a를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(11)의 제조 방법은 배선 기판(DS) 상에 도전성 포스트(120)를 형성하는 단계(S5100)를 포함할 수 있다.
S5100 단계의 수행 이전에, 지지 기판(SS)이 배선 기판(DS)의 하부에 부착될 수 있다. 예를 들어, 지지 기판(SS)은 실리콘 기판 또는 유리 섬유 기판을 포함할 수 있다. 다만, 지지 기판(SS)이 생략된 채로 S5100 단계가 수행될 수도 있다.
예시적인 실시예에서, 도전성 포스트(120)는 배선 기판(DS) 상에 탑재되고, 회로 패턴(DS_p)과 전기적으로 연결될 수 있다.
도 12b를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(11)의 제조 방법은 접착 층(150), 반도체 칩(100), 및 도전성 스터드(130)가 순차적으로 적층된 구조의 제1 반도체 구조물(ST1)을 배선 기판(DS) 상에 탑재시키는 단계(S3500)를 포함할 수 있다.
예시적인 실시예에서, 반도체 칩(100)은 접착 층(150)을 통해 배선 기판(DS)상에 부착될 수 있다. 또한, 제1 반도체 구조물(ST1)은 도전성 포스트(120) 사이에 배치될 수 있다.
도 12c를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(11)의 제조 방법은 배선 기판(DS) 상에 몰딩 층(140)을 형성하는 단계(S5300)를 포함할 수 있다.
예시적인 실시예에서, S5300 단계는, 도전성 포스트(120) 및 제1 반도체 구조물(ST1)을 감싸도록 배선 기판(DS) 상에 몰딩 층(140)을 형성하는 단계, 및 도전성 포스트(120)의 일 면, 제1 반도체 구조물(ST1)의 도전성 스터드(130)의 일 면이 동일 평면 상에 있도록 몰딩 층(140)의 적어도 일 부분을 제거하는 단계를 포함할 수 있다.
도 12d를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(11)의 제조 방법은 몰딩 층(140) 상에 재배선 구조물(110)을 형성하는 단계(S5400)를 포함할 수 있다.
예시적인 실시예에서, S5400 단계는, 몰딩 층(140) 상에 재배선 절연 층(117)을 형성하는 단계, 및 재배선 절연 층(117) 상에 재배선 패턴(118)을 형성하는 단계를 포함할 수 있다.
예시적인 실시예에서, 재배선 절연 층(117) 상에 재배선 패턴(118)을 형성하는 단계는 포토 리소그래피 공정, 식각 공정, 및 도금 공정 등을 통해 수행될 수 있다.
예시적인 실시예에서, 재배선 구조물(110)을 형성한 이후, 상기 재배선 구조물(110) 상에 외부 연결 단자(160)를 형성하는 단계가 추가적으로 수행될 수 있다. 예를 들어, 외부 연결 단자(160)는 재배선 구조물(110)의 재배선 패턴(118)과 전기적으로 연결될 수 있다.
또한, S5400 단계의 수행 이후, 캐리어 기판(CS)을 제거하는 단계가 수행될 수 있다. 전술한 도 12a 내지 도 12d를 참조하여 설명한 단계들에 의하여, 본 개시의 예시적 실시예에 따른 반도체 패키지(11)의 제조가 완료될 수 있다.
도 13은 본 개시의 예시적 실시예에 따른 반도체 패키지(13_I)의 단면도이다.
도 13을 참조하면, 본 개시의 예시적 실시에에 따른 반도체 패키지(13)는 반도체 칩(1000_I), 제1 재배선 구조물(1100_I), 도전성 포스트(1200_I), 도전성 스터드(1300_I), 몰딩 층(1400_I), 접착 층(1500_I), 제2 재배선 구조물(2100_I), 및 외부 연결 단자(2500_I), 및 수동 소자(3000_I) 등을 포함할 수 있다.
이하에서는, 도 1의 반도체 패키지(10) 및 도 13의 반도체 패키지(13_I)의 중복된 내용은 생략하고 차이점을 위주로 설명하도록 한다.
수동 소자(3000_I)는 제1 재배선 구조물(1100_I)의 하부에 배치될 수 있다. 예를 들어, 수동 소자(3000_I)는 제1 도전성 패드(1190_I) 상에 탑재되어, 제1 재배선 라인 패턴(1130_I) 및 제1 재배선 비아 패턴(1150_I)과 전기적으로 연결될 수 있다.
예시적인 실시예에서, 수동 소자(3000_I)는 반도체 칩(1000_I)과 전기적으로 연결될 수 있다. 또한, 수동 소자(3000_I)는 캐패시터, 인덕터, 및 레지스트 중 적어도 어느 하나의 기능을 수행할 수 있다.
예시적인 실시예에서, 제1 재배선 구조물(1100_I)의 측벽은 몰딩 층(1400_I)의 측벽을 기준으로 기울어지도록 형성될 수 있다. 즉, 제1 재배선 구조물(1100_I)의 측벽은 몰딩 층(1400_I)의 측벽과 동일 평면 상에 배치되지 않을 수 있다.
예를 들어, 제1 재배선 구조물(1100_I)은 외부 연결 단자(2500_I)에 가까워질수록 수평 방향의 단면적이 작아지는 테이퍼(tapered) 구조일 수 있다. 즉, 제1 재배선 구조물(1100_I)은 반도체 칩(1000_I)으로부터 수직 방향으로 멀어질수록 수평 방향의 단면적이 작아지는 테이퍼 구조일 수 있다.
예를 들어, 반도체 패키지(13)의 개별화 공정(예를 들어, 소잉 공정)에서, 제1 재배선 구조물(1100_I)의 일 부분이 제거되어, 상기 제1 재배선 구조물(1100_I)의 형상이 전술한 테이퍼 구조로 형성될 수 있다.
예시적인 실시예에서, 제1 재배선 구조물(1100_I)의 단면을 봤을 경우, 상기 제1 재배선 구조물(1100_I)의 상면 및 측면이 만나서 형성된 제1 꼭지점은 제1 재배선 구조물(1100_I)의 상면 및 측면이 만나서 형성된 제2 꼭지점보다 내측에 배치될 수 있다.
상기 제1 재배선 구조물(1100_I)의 상면은 몰딩 층(1400_I)과 인접한 제1 재배선 구조물(1100_I)의 일 면일 수 있고, 상기 제1 재배선 구조물(1100_I)의 하면은 외부 연결 단자(2500_I)와 인접한 제1 재배선 구조물(1100_I)의 일 면일 수 있다.
예시적인 실시예에서, 제1 재배선 구조물(1100_I)의 측벽 및 몰딩 층(1400_I)의 측벽은 동일 평면 상에 있을 수 있다.
예시적인 실시예에서, 몰딩 층(1400_I)은 제2 재배선 구조물(2100_I)의 측부를 감쌀 수 있다. 즉, 제2 재배선 구조물(2100_I)의 측벽은 몰딩 층(1400_I)의 측벽보다 반도체 칩(1000_I)에 가까울 수 있다. 또한, 제2 재배선 구조물(2100_I)의 측벽은 외부에 노출되지 않을 수 있다.
예시적인 실시예에서, 제1 재배선 구조물(1100_I)의 상면 및 제2 재배선 구조물(2100_I)의 하면 사이에 배치된 몰딩 층(1400_I)의 제1 몰딩 부분의 수직 방향의 길이는, 제1 재배선 구조물(1100_I)의 상면 상에 배치되어 상기 제2 재배선 구조물(2100_I)의 측부를 감싸는 제2 몰딩 부분의 수직 방향의 길이보다 작을 수 있다.
예시적인 실시예에서, 도 13의 반도체 패키지(13)의 제조 방법은 도 6g에 도시된 구조물을 이용하여 제작될 수 있다.
예시적인 실시예에서, 도 6g의 제2 재배선 구조물(210)은 도 13의 제2 재배선 구조물(2100_I)에 대응될 수 있다. 도 6g의 구조물들이 복수 개로 제공되고, 상기 복수의 도 6g의 구조물들이 캐리어 기판(미도시) 상에 배치될 수 있다.
상기 캐리어 기판은 웨이퍼, 유리 기판, PCB, EMC, GFS, Ceramic, epoxy, PI, Basalt 등의 다양한 물질로 제공될 수 있다. 다만, 캐리어 기판의 물질은 전술한 바에 한정되지 않는다. 예시적인 실시예에서, 캐리어 기판의 형상은 원형 및 다각형(예를 들어, 삼각형, 사각형, 오각형, 육각형 등) 형상의 기판일 수 있다. 다만, 캐리어 기판의 형상은 전술한 바에 제한되지 않는다. 예를 들어, 캐리어 기판 너비가 200mm 내지 600mm인 원형 또는 다각형 형상의 플레이트일 수 있다.
예시적인 실시예에서, 도 6g의 구조물들이 캐리어 기판(미도시) 상에 배치된 이후, 상기 캐리어 기판이 소정의 두께를 갖도록 상기 캐리어 기판의 적어도 일 부분이 그라인딩될 수 있다. 다만, 전술한 캐리어 기판의 그라인딩 공정은 생략될 수도 있다.
도 6g의 구조물들이 캐리어 기판 상에 배치된 상태에서, 도 13의 몰딩 층(1300_I)이 상기 캐리어 기판 상에서 도 6g의 구조물들을 감쌀 수 있다. 이 경우, 몰딩 층(1300_I)은 제2 재배선 구조물(2100_I)의 측부를 감쌀 수 있다.이상에서 설명한 본 개시의 기술적 사상은 전술한 실시예들 및 첨부된 도면들에 한정되지 않는다. 또한 본 개시의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.

Claims (16)

  1. 활성 층과 인접한 제1 면 및 상기 제1 면에 반대되는 제2 면을 갖는 반도체 칩;
    상기 반도체 칩의 상기 제1 면 상에 배치되고 상기 활성 층과 연결된 도전성 스터드;
    상기 반도체 칩의 상기 제2 면 상에 배치된 접착 층;
    상기 반도체 칩의 외측에 배치된 도전성 포스트;
    상기 반도체 칩의 상기 제1 면 상의 제1 재배선 구조물로서, 상기 도전성 스터드 및 상기 도전성 포스트를 지지하는 제1 재배선 절연 층; 상기 제1 재배선 절연 층의 내부에서 수평 방향으로 연장된 제1 재배선 라인 패턴; 및 상기 제1 재배선 절연 층의 내부에서 수직 방향으로 연장된 제1 재배선 비아 패턴;을 포함하는 상기 제1 재배선 구조물;
    상기 반도체 칩의 상기 제2 면 상의 제2 재배선 구조물로서, 상기 접착 층 상에 배치된 제2 재배선 절연 층; 및 상기 제2 재배선 절연 층의 내부에서 수평 방향으로 연장된 제2 재배선 라인 패턴; 및 상기 제2 재배선 절연 층의 내부에서 수직 방향으로 연장된 제2 재배선 비아 패턴;을 포함하는 상기 제2 재배선 구조물;
    상기 제1 재배선 구조물 상에 배치되어, 상기 반도체 칩, 상기 접착 층, 상기 도전성 스터드, 및 상기 도전성 포스트를 감싸는 제1 몰딩 층;
    을 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 도전성 포스트는,
    상기 제1 몰딩 층을 수직 방향으로 통과하고,
    상기 제2 재배선 구조물의 상기 제2 재배선 절연 층은,
    상기 도전성 포스트의 적어도 일 부분을 둘러싸는 것을 특징으로 하는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 제1 재배선 구조물의 상기 제1 재배선 라인 패턴이 수평 방향으로 형성하는 층들의 개수는,
    상기 제2 재배선 구조물의 상기 제2 재배선 라인 패턴이 수평 방향으로 형성하는 층들의 개수보다 많은 것을 특징으로 하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 도전성 포스트의 일 면은,
    상기 제1 재배선 구조물의 상기 제1 재배선 비아 패턴과 맞닿고,
    상기 도전성 포스트의 상기 일 면과 반대되는 타 면은,
    상기 제2 재배선 구조물의 상기 제2 재배선 라인 패턴과 맞닿는 것을 특징으로 하는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 반도체 패키지는,
    상기 제2 재배선 구조물 상에 배치되고, 상기 제2 재배선 구조물의 상기 제2 재배선 라인 패턴 및 상기 제2 재배선 비아 패턴과 연결된 도전성 필라; 및
    상기 제2 재배선 구조물 상에 배치되어 상기 도전성 필라의 측부를 감싸는 제2 몰딩 층;
    을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제5 항에 있어서,
    상기 제2 몰딩 층의 일 면 및 상기 도전성 필라의 일 면은 동일 평면 상에 있는 것을 특징으로 하는 반도체 패키지.
  7. 제5 항에 있어서,
    상기 반도체 패키지는,
    상기 도전성 필라 상에 배치된 패키지 연결 패드;
    를 더 포함하고,
    상기 제2 몰딩 층은, 상기 패키지 연결 패드의 측부를 감싸고,
    상기 제2 몰딩 층의 일 면은 상기 패키지 연결 패드의 일 면과 동일 평면 상에 있는 것을 특징으로 하는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 제1 재배선 구조물의 상면 및 측면이 만나서 형성된 제1 꼭지점은 상기 제1 재배선 구조물의 상면 및 측면이 만나서 형성된 제2 꼭지점보다 내측에 배치된 것을 특징으로 하는 반도체 패키지.
  9. 제1 항에 있어서,
    상기 제2 재배선 구조물의 측벽은,
    상기 제1 몰딩 층에 의해 감싸지는 것을 특징으로 하는 반도체 패키지.
  10. 제9 항에 있어서,
    상기 제1 재배선 구조물의 상면 및 상기 제2 재배선 구조물의 하면 사이에 배치된 상기 몰딩 층의 제1 몰딩 부분의 수직 방향의 길이는,
    상기 제1 재배선 구조물의 상면 상에 배치되어 상기 제2 재배선 구조물의 측부를 감싸는 제2 몰딩 부분의 수직 방향의 길이보다 작은 것을 특징으로 하는 반도체 패키지.
  11. 제1 항에 있어서,
    상기 제1 재배선 구조물 상에 배치된 수동 소자;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  12. 제1 항에 있어서,
    상기 제2 재배선 구조물은,
    인쇄 회로 기판(PCB)인 것을 특징으로 하는 반도체 패키지.
  13. 제1 재배선 구조물을 형성하는 단계;
    상기 제1 재배선 구조물 상에 도전성 포스트를 형성하는 단계;
    상기 제1 재배선 구조물 상에 접착 층, 반도체 칩, 및 도전성 스터드가 순차적으로 적층된 구조의 반도체 구조물을 탑재시키는 단계;
    상기 반도체 구조물을 감싸도록 제1 몰딩 층을 형성하는 단계;
    상기 도전성 포스트의 일 면 및 상기 도전성 스터드의 일 면이 상기 제1 몰딩 층으로부터 노출되도록 상기 제1 몰딩 층의 일 부분, 상기 도전성 포스트의 일 부분, 및 상기 도전성 스터드의 일 부분 중 적어도 어느 하나가 제거되는 단계; 및
    상기 제1 몰딩 층 상에 상기 도전성 포스트 및 상기 도전성 스터드와 연결된 제2 재배선 구조물을 형성하는 단계;
    를 포함하는 반도체 패키지 제조 방법.
  14. 제13 항에 있어서,
    상기 반도체 패키지 제조 방법은,
    캐리어 기판 상에 도전성 필라를 형성하는 단계;
    상기 캐리어 기판 상에 제2 몰딩 층을 형성하는 단계; 및
    상기 도전성 필라의 일 면이 상기 제2 몰딩 층으로부터 노출되도록 상기 제2 몰딩 층의 일 부분 및 상기 도전성 필라의 일 부분 중 적어도 어느 하나를 제거하는 단계;
    를 더 포함하고,
    상기 제1 재배선 구조물을 형성하는 단계는,
    상기 제2 몰딩 층 상에서 상기 도전성 필라와 연결되도록 상기 제1 재배선 구조물을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  15. 제14 항에 있어서,
    상기 캐리어 기판 상에 패키지 연결 패드를 형성하는 단계;
    를 더 포함하고,
    상기 캐리어 기판 상에 상기 도전성 필라를 형성하는 단계는,
    상기 패키지 연결 패드의 일 면에 상기 도전성 필라를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  16. 제13 항에 있어서,
    상기 반도체 패키지 제조 방법은,
    상기 제1 재배선 구조물 상에 상기 반도체 구조물을 탑재시키는 단계 이후에, 상기 제1 재배선 구조물, 상기 도전성 포스트, 및 상기 반도체 구조물로 구성된 제1 구조물을 개별화 하는 단계; 및
    상기 제1 구조물을 캐리어 기판 상에 배치하는 단계;
    를 더 포함하고,
    상기 반도체 구조물을 감싸도록 제1 몰딩 층을 형성하는 단계는,
    상기 캐리어 기판 상에서 상기 제1 구조물을 감싸도록 제1 몰딩 층을 형성하는 단계를 포함하고,
    상기 반도체 패키지 제조 방법은,
    상기 제1 몰딩 층을 형성하는 단계 이후에, 상기 캐리어 기판을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
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