KR102610246B1 - 반도체 패키지 및 이의 제조 방법 - Google Patents

반도체 패키지 및 이의 제조 방법 Download PDF

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Abstract

본 개시의 예시적 실시예에 따른 반도체 패키지는 제1 활성 층과 인접한 하면 및 상기 하면에 반대되는 상면을 갖는 제1 반도체 칩; 상기 제1 반도체 칩의 상기 상면 상에 배치되는 제1 접착 층; 상기 제1 반도체 칩의 상기 하면 상에 배치되고, 상기 제1 활성 층과 전기적으로 연결된 제1 도전성 스터드; 상기 제1 반도체 칩의 외측에 배치된 제1 도전성 포스트; 상기 제1 반도체 칩의 하부에 배치된 재배선 구조물로서, 상기 제1 도전성 스터드 및 상기 제1 도전성 포스트와 연결된 재배선 패턴; 및 상기 재배선 패턴을 감싸는 재배선 절연 층;을 포함하는 상기 재배선 구조물; 및 상기 재배선 구조물 상에서 상기 제1 반도체 칩, 상기 제1 접착 층, 상기 제1 도전성 스?u, 및 상기 제1 도전성 포스트를 감싸는 몰딩 층;을 포함한다. 또한, 반도체 패키지의 상기 몰딩 층의 상면, 상기 도전성 포스트의 상면, 및 상기 제1 접착 층의 상면은 동일 평면 상에 있을 수 있다.

Description

반도체 패키지 및 이의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD FOR MANUFACTURING THE SAME}
본 개시의 기술적 사상은 반도체 패키지 및 이의 제조 방법에 관한 것이다.
반도체 칩의 저장 용량이 고용량화됨과 동시에, 반도체 칩을 포함하는 반도체 패키지는 얇고 가벼워질 것이 요구되고 있다. 또한, 반도체 패키지 안에 다양한 기능의 반도체 칩들을 포함시키고, 상기 반도체 칩들을 빠르게 구동시키기 위한 연구들이 진행되는 추세이다. 이러한 추세에 대응하여, 하부 반도체 패키지 상에 상부 반도체 패키지가 적층되는 패키지 온 패키지(Package-On-Package, PoP) 타입의 반도체 패키지에 관한 연구들이 진행되고 있다.
본 개시의 기술적 사상이 해결하고자 하는 과제들 중 하나는 얇고 가벼운 반도체 패키지를 제공하는 것이다.
또한, 본 개시의 기술적 사상이 해결하고자 하는 과제들 중 하나는 미세한 크기로 형성된 재배선 라인 패턴을 갖는 반도체 패키지를 제공하는 것이다.
또한, 본 개시의 기술적 사상이 해결하고자 하는 과제들 중 하나는 구조적 신뢰성이 개선된 반도체 패키지를 제공하는 것이다.
상기 목적을 달성하기 위해서, 본 개시의 예시적 실시예로 제1 활성 층과 인접한 하면 및 상기 하면에 반대되는 상면을 갖는 제1 반도체 칩; 상기 제1 반도체 칩의 상기 상면 상에 배치되는 제1 접착 층; 상기 제1 반도체 칩의 상기 하면 상에 배치되고, 상기 제1 활성 층과 전기적으로 연결된 제1 도전성 스터드; 상기 제1 반도체 칩의 외측에 배치된 제1 도전성 포스트; 상기 제1 반도체 칩의 하부에 배치된 재배선 구조물로서, 상기 제1 도전성 스터드 및 상기 제1 도전성 포스트와 연결된 재배선 패턴; 및 상기 재배선 패턴을 감싸는 재배선 절연 층;을 포함하는 상기 재배선 구조물; 및 상기 재배선 구조물 상에서 상기 제1 반도체 칩, 상기 제1 접착 층, 상기 제1 도전성 스터드, 및 상기 제1 도전성 포스트를 감싸는 몰딩 층;을 포함하고, 상기 몰딩 층의 상면, 상기 도전성 포스트의 상면, 및 상기 제1 접착 층의 상면은 동일 평면 상에 있는 반도체 패키지를 제공한다.
예시적인 실시예에서, 상기 몰딩 층의 색상 및 상기 제1 접착 층의 색상은 동일한 것을 특징으로 한다.
예시적인 실시예에서, 상기 제1 접착 층의 상면은, 상기 반도체 칩의 종류, 개수, 성능, 제조 회사, 로고, 제조 날짜, 및 시리얼 넘버 중 적어도 어느 하나의 정보들을 포함하는 마킹 영역을 포함하는 것을 특징으로 한다.
예시적인 실시예에서, 상기 제1 반도체 칩의 하부에 배치되고, 상기 제1 반도체 칩의 수평 방향의 단면적보다 작은 수평 방향의 단면적을 갖고, 제2 활성 층과 인접한 하면 및 상기 하면에 반대되는 상면을 갖는 제2 반도체 칩; 상기 제1 반도체 칩 및 상기 제2 반도체 칩 사이에 배치된 제2 접착 층; 및 상기 제1 도전성 스터드의 내측에 있도록 제2 반도체 칩의 상기 하면 상에 배치되고, 상기 제2 활성 층과 전기적으로 연결된 제2 도전성 스터드;를 포함하고, 상기 재배선 구조물의 상기 재배선 패턴은 상기 제2 도전성 스터드와 연결된 것을 특징으로 한다.
예시적인 실시예에서, 상기 제1 도전성 스터드의 수직 방향의 길이는, 상기 제2 도전성 스터드의 수직 방향의 길이보다 크고, 상기 제1 도전성 스터드의 수직 방향의 길이는, 상기 도전성 포스트의 수직 방향의 길이보다 짧은 것을 특징으로 한다.
예시적인 실시예에서, 상기 제1 반도체 칩의 측부에 배치되고, 제2 활성 층과 인접한 하면 및 상기 하면에 반대되는 상면을 갖는 제2 반도체 칩; 상기 제2 반도체 칩의 상기 상면 상에 배치되는 제2 접착 층; 및 상기 제2 반도체 칩의 상기 하면 상에 배치되고, 상기 제2 활성 층과 전기적으로 연결된 제2 도전성 스터드;를 포함하고, 상기 몰딩 층의 상면은, 상기 제2 접착 층의 상면과 동일 평면 상에 있는 것을 특징으로 한다.
예시적인 실싱에서, 상기 제1 접착 층의 상면 상에 배치되는 지지 패드; 및 상기 도전성 포스트 상에 배치된 연결 패드;를 더 포함하고, 상기 몰딩 층의 상면, 상기 지지 패드의 상면, 및 상기 연결 패드의 상면은 동일 평면 상에 있는 것을 특징으로 한다.
예시적인 실시예에서, 상기 재배선 구조물의 하면 및 측면이 만나서 형성된 제1 꼭지점은 상기 재배선 구조물의 상면 및 측면이 만나서 형성된 제2 꼭지점보다 내측에 배치된 것을 특징으로 한다.
예시적인 실시예에서, 상기 재배선 구조물 상에 배치된 수동 소자;를 더 포함하는 것을 특징으로 한다.
본 개시의 예시적인 실시예로, 반도체 기판의 제1 면 상에 도전성 스터드를 형성하는 단계; 상기 반도체 기판의 상기 제1 면과 반대되는 제2 면 상에 접착 층을 형성하는 단계; 상기 반도체 기판을 개별화하여, 상기 반도체 기판, 상기 도전성 스터드, 및 상기 접착 층을 포함하는 제1 반도체 구조물을 형성하는 단계; 캐리어 기판 상에 도전성 포스트를 형성하는 단계; 및 상기 도전성 포스트에 의해 둘러싸이도록 상기 캐리어 기판 상에 상기 제1 반도체 구조물을 탑재시키는 단계;를 포함하는 반도체 패키지 제조 방법을 제공한다.
예시적인 실시예에서, 상기 캐리어 기판 상에서 상기 제1 반도체 구조물 및 상기 도전성 포스트를 감싸는 몰딩 층을 형성하는 단계; 상기 도전성 포스트의 일 면, 상기 도전성 스터드의 일 면, 및 상기 몰딩 층의 일 면이 동일 평면 상에 있도록 상기 몰딩 층의 일 부분, 상기 도전성 스터드의 일 부분, 및 상기 도전성 포스트의 일 부분 중 적어도 어느 하나가 제거되는 단계; 상기 몰딩 층 상에 재배선 구조물을 형성하는 단계; 및 상기 도전성 포스트의 일 면, 상기 접착 층의 일 면, 및 상기 몰딩 층의 일 면이 동일 평면 상에 있도록 상기 몰딩 층의 적어도 일 부분 및 상기 캐리어 기판이 제거되는 단계;를 더 포함하는 것을 특징으로 한다.
예시적인 실시예에서, 상기 캐리어 기판을 절단하여, 상기 제1 반도체 구조물, 상기 도전성 포스트, 및 상기 캐리어 기판을 포함하는 제2 반도체 구조물을 형성하는 단계; 지지 기판 상에 상기 제2 반도체 구조물을 탑재시키는 단계; 상기 제2 반도체 구조물을 감싸도록 상기 지지 기판 상에 몰딩 층을 형성하는 단계; 상기 지지 기판을 제거하는 단계; 상기 도전성 포스트의 일 면, 상기 도전성 스터드의 일 면, 및 상기 몰딩 층의 일 면이 동일 평면 상에 있도록 상기 몰딩 층의 일 부분, 상기 도전성 스터드의 일 부분, 및 상기 도전성 포스트의 일 부분 중 적어도 어느 하나가 제거되는 단계; 상기 몰딩 층 상에 재배선 구조물을 형성하는 단계; 및 상기 도전성 포스트의 일 면, 상기 접착 층의 일 면, 및 상기 몰딩 층의 일 면이 동일 평면 상에 있도록 상기 몰딩 층의 적어도 일 부분 및 상기 지지 기판이 제거되는 단계;를 더 포함하는 것을 특징으로 한다.
예시적인 실시예에서, 상기 캐리어 기판의 적어도 일 부분을 그라인딩하는 단계;를 더 포함하는 것을 특징으로 한다.
예시적인 실시예에서, 상기 재배선 구조물 상에 패키지 연결 단자를 형성하는 단계; 상기 재배선 구조물 상에 수동 소자를 형성하는 단계; 및 상기 반도체 패키지를 개별화하는 단계;를 더 포함하는 것을 특징으로 한다.
본 개시의 기술적 사상에 따른 반도체 패키지의 접착 층의 일 면 및 도전성 포스트의 일 면이 몰딩 층의 일 면과 동일 평면 상에 있을 수 있어서, 상기 반도체 패키지는 얇고 가벼울 수 있다.
또한, 본 개시의 예시적 실시예에 따른 반도체 패키지는 재배선 라인 패턴과 연결되는 도전성 스터드 및 도전성 포스트를 포함할 수 있어서, 상기 재배선 라인 패턴은 미세한 크기로 형성될 수 있다.
또한, 본 개시의 예시적 실시예에 따른 반도체 패키지는 반도체 칩 상에 탑재된 지지 패드를 포함할 수 있어서, 상기 반도체 패키지의 구조적 신뢰성이 개선될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 반도체 패키지의 단면도이다.
도 2는 본 개시의 예시적 실시예에 따른 반도체 패키지의 단면도이다.
도 3은 본 개시의 예시적 실시예에 따른 반도체 패키지의 단면도이다.
도 4a 내지 도 4e는 본 개시의 예시적 실시예에 따른 제1 반도체 구조물을 제조하는 방법의 각 단계들을 보여주는 도면들이다.
도 5a 내지 도 5f는 본 개시의 예시적 실시예에 따른 제2 반도체 구조물을 제조하는 방법의 각 단계들을 보여주는 도면들이다.
도 6a 내지 도 6i는 본 개시의 예시적 실시예에 따른 반도체 패키지를 제조하는 방법의 각 단계들을 보여주는 도면들이다.
도 7은 본 개시의 예시적 실시예에 따른 반도체 패키지의 단면도이다.
도 8a 내지 도 8d는 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 방법의 각 단계들을 보여주는 도면들이다.
이하, 첨부도면을 참조하여 본 개시의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 개시의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 개시의 개념의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안 된다. 본 개시의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 개시의 개념을 보다 완전하게 설명하기 위해서 제공되는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 개시의 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 개시의 개념의 권리 범위를 벗어나지 않으면서 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 반대로 제2 구성 요소는 제1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 개시의 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함한다" 또는 "갖는다" 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 개시의 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
첨부한 도면들을 참조하여 본 개시의 실시 예들에 대해 상세히 설명한다.
도 1은 본 개시의 예시적 실시예에 따른 반도체 패키지(10)의 단면도이다.
도 1을 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(10)는 패키지 온 패키지 타입(PoP)의 반도체 패키지에서 하부 반도체 패키지로 기능할 수 있다.
또한, 반도체 패키지(10)는 웨이퍼 레벨 패키지(Wafer Level Package, WLP)일 수 있다. 예시적인 실시예에서, 반도체 패키지(10)는 팬-아웃 웨이퍼 레벨 패키지일 수 있다. 예를 들어, 반도체 패키지(10)가 포함하는 복수의 패키지 연결 단자들(160) 중 적어도 어느 하나는 반도체 칩(100)의 외측에 배치될 수 있다. 다만, 반도체 패키지(10)는 웨이퍼 레벨 패키지에 제한되지 않고, 패널 레벨 패키지일 수도 있다.
본 개시의 예시적 실시예에 따른 반도체 패키지(10)는 반도체 칩(100), 재배선 구조물(110), 도전성 포스트(120), 도전성 스터드(130), 몰딩 층(140), 접착 층(150), 및 패키지 연결 단자(160) 등을 포함할 수 있다.
예시적인 실시예에서, 반도체 칩(100)은 상면 및 하면을 가질 수 있다. 예를 들어, 반도체 칩(100)의 상면은 접착 층(150)과 맞닿는 상기 반도체 칩(100)의 일 면일 수 있고, 하면은 도전성 스터드(130)와 맞닿는 상기 반도체 칩(100)의 일 면일 수 있다.
이하에서, 수평 방향은 반도체 칩(100)의 상면 및 하면이 연장된 방향과 평행한 방향(예를 들어, 반도체 칩(100)의 너비 방향)으로 정의될 수 있고, 수직 방향은 반도체 칩(100)의 상면 및 하면이 연장된 방향과 수직인 방향(예를 들어, 반도체 칩(100)의 두께 방향)으로 정의될 수 있다.
예시적인 실시예에서, 반도체 칩(100)은 하면과 인접한 부분에서 활성 층을 가질 수 있다. 상기 반도체 칩(100)의 활성 층은 다양한 종류의 복수의 개별 소자들(individual devices)을 포함할 수 있다. 예를 들어, 복수의 개별 소자들은 다양한 미세 전자 소자 (microelectronic device), 예를 들어, CMOS 트랜지스터(complementary metal-oxide semiconductor transistor), MOSFET(metal-oxide-semiconductor filed effect transistor), 시스템 LSI(large scale integration), CIS(CMOS imaging sensor) 등과 같은 이미지 센서, MEMS(micro-electro-mechanical system), 능동 소자, 및 수동 소자 등을 포함할 수 있다.
예시적인 실시예에서, 반도체 칩(100)의 하면에는 상기 활성 층 내의 복수의 개별 소자들과 전기적으로 연결되는 칩 패드(미도시)가 배치될 수 있다. 또한, 후술할 바와 같이, 반도체 칩(100)의 상기 칩 패드는 도전성 스터드(130)와 연결될 수 있다.
예시적인 실시예에서, 재배선 구조물(110)은 반도체 칩(100)의 하부에 배치될 수 있다. 또한, 재배선 구조물(110)은 재배선 절연 층(117), 상기 재배선 절연 층(117) 내에서 수평 방향으로 연장된 재배선 라인 패턴(113), 및 상기 재배선 절연 층(117) 내에서 수직 방향으로 연장된 재배선 비아 패턴(115)을 포함할 수 있다. 또한, 재배선 라인 패턴(113) 및 재배선 비아 패턴(115)은 재배선 패턴으로 지칭될 수도 있다.
예시적인 실시예에서, 재배선 절연 층(117)은 포토 리소그래피 공정이 가능한 PID(Photo Imageable Dielectric) 소재의 절연 물질을 포함할 수 있다. 예를 들어, 재배선 절연 층(117)은 감광성 폴리이미드(photosensitive polyimide, PSPI)를 포함할 수 있다. 다만 이에 한정되지 않고, 재배선 절연 층(117)은 산화물 또는 질화물을 포함할 수도 있다. 예를 들어, 재배선 절연 층(117)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수도 있다.
예시적인 실시예에서, 재배선 비아 패턴(115) 및 재배선 라인 패턴(113)의 물질은 구리(Cu)를 포함할 수 있다. 다만 이에 한정되지 않고, 재배선 비아 패턴(115) 및 재배선 라인 패턴(113)의 물질은 니켈(Ni), 금(Au), 은(Ag), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있다.
예시적인 실시예에서, 재배선 라인 패턴(113) 및 재배선 비아 패턴(115)은 도전성 포스트(120) 및 도전성 스터드(130)와 전기적으로 연결될 수 있다.
예시적인 실시예에서, 복수의 재배선 라인 패턴들(113) 간의 간격은 약 5 마이크로미터 이하일 수 있다. 예를 들어, 복수의 재배선 라인 패턴들(113) 간의 간격은 약 1 마이크로미터 내지 약 3 마이크로미터일 수 있다. 다만, 복수의 재배선 라인 패턴들(113) 간의 간격은 전술한 바에 제한되지 않는다.
예시적인 실시예에서, UBM(Under Bump metal, 119)은 재배선 비아 패턴(115)과 맞닿을 수 있다. 또한, UBM(119)의 측면의 적어도 일 부분은 재배선 절연 층(117)에 의해 둘러싸일 수 있다. 다만 전술한 바에 한정되지 않고, UBM(119)의 측면은 재배선 절연 층(117)에 의해 둘러싸이지 않을 수 있다.
예시적인 실시예에서, UBM(119)의 하면은 패키지 연결 단자(160)와 맞닿을 수 있고, UBM(119)의 상면은 재배선 라인 패턴(113) 및 재배선 비아 패턴(115) 중 적어도 어느 하나와 맞닿을 수 있다. 즉, UBM(119)은 패키지 연결 단자(160), 재배선 라인 패턴(113), 및 재배선 비아 패턴(115)을 전기적으로 연결시킬 수 있다.
예시적인 실시예에서, 도전성 포스트(120)는 몰딩 층(140)을 수직 방향으로 통과하는 도전성 물질의 포스트(post)일 수 있다. 예를 들어, 도전성 포스트(120)는 반도체 칩(100)의 측면을 둘러싸는 형상으로 배치될 수 있다.
예시적인 실시예에서, 도전성 포스트(120)의 수직 방향의 길이는 반도체 칩(100)의 수직 방향의 길이보다 클 수 있다. 또한, 도전성 포스트(120)의 수직 방향의 길이는 몰딩 층(140)의 수직 방향의 길이와 실질적으로 동일할 수 있다.
예시적인 실시예에서, 도전성 포스트(120)의 하면은 재배선 구조물(110)의 재배선 비아 패턴(115)과 맞닿을 수 있다. 다만 전술한 바에 한정되지 않고, 도전성 포스트(120)의 상면은 재배선 구조물(110)의 재배선 라인 패턴(113)과 맞닿을 수도 있다.
또한, 도전성 포스트(120)의 하면과 반대되는 상면은 몰딩 층(140)에 의해 노출될 수 있다. 또한, 도전성 포스트(120)의 상면과 몰딩 층(140)의 상면은 동일 평면 상에 있을 수 있다. 또한, 도전성 포스트(120)의 상면과 접착 층(150)의 상면은 동일 평면 상에 있을 수 있다.
예시적인 실시예에서, 도전성 포스트(120)는 재배선 구조물(110) 상에서 지그재그(zig-zag) 형상으로 배치될 수 있다. 다만, 도전성 포스트(120)의 배치 구조는 전술한 바에 한정되지 않는다.
또한, 예시적인 실시예에서, 도전성 포스트(120)는 원기둥 형상일 수도 있고, 다각 기둥의 형상일 수도 있다.
예시적인 실시예에서, 도전성 포스트(120)의 물질은 구리(Cu)를 포함할 수 있다. 다만 이에 한정되지 않고, 도전성 포스트(120)의 물질은 니켈(Ni), 금(Au), 은(Ag), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있다.
예시적인 실시예에서, 도전성 스터드(130)는 반도체 칩(100) 및 재배선 구조물(110) 사이에 배치된 도전성 물질일 수 있다. 예를 들어, 도전성 스터드(130)는 원기둥 형상일 수도 있고, 다각 기둥의 형상일 수도 있다.
예시적인 실시예에서, 도전성 스터드(130)는 반도체 칩(100) 및 재배선 구조물(110) 사이에 배치되어, 상기 반도체 칩(100)의 활성 층 내의 복수의 개별 소자들을 재배선 라인 패턴(113) 및 재배선 비아 패턴(115)과 전기적으로 연결시킬 수 있다.
예시적인 실시예에서, 도전성 스터드(130)는 반도체 칩(100)의 칩 패드(미도시)와 맞닿을 수 있다. 또한, 도전성 스터드(130)의 수직 방향의 길이는 도전성 포스트(120)의 수직 방향의 길이보다 짧을 수 있다.
또한, 도전성 스터드(130)의 물질은 구리(Cu)를 포함할 수 있다. 다만 이에 한정되지 않고, 도전성 포스트(120)의 물질은 니켈(Ni), 금(Au), 은(Ag), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있다.
예시적인 실시예에서, 몰딩 층(140)은 재배선 구조물(110)의 일 면 상에 배치되고, 반도체 칩(100), 도전성 포스트(120), 도전성 스터드(130), 및 접착 층(150)을 둘러쌀 수 있다. 예를 들어, 몰딩 층(140)은 반도체 칩(100), 도전성 포스트(120), 및 도전성 스터드(130)를 재배선 구조물(110) 상에 고정시키도록 구성될 수 있다.
예시적인 실시예에서, 몰딩 층(140)은 재배선 구조물(110)과 함께 반도체 패키지(10)의 외관을 형성할 수 있다. 예를 들어, 몰딩 층(140)의 측면 및 재배선 구조물(110)의 측면은 반도체 패키지(10)의 측면을 형성할 수 있다. 또한, 몰딩 층(140)의 상면은 반도체 패키지(10)의 상면을 형성할 수 있다. 또한, 몰딩 층(140)의 측면은 재배선 구조물(110)의 측면과 동일 평면 상에 있을 수 있다.
예시적인 실시예에서, 몰딩 층(140)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound, EMC)의 물질을 포함할 수 있다. 다만, 몰딩 층(140)의 물질은 전술한 에폭시 몰딩 컴파운드에 한정되지 않고, 다양한 물질, 예를 들어, 에폭시 계열 물질, 열경화성 물질, 열가소성 물질, UV 처리 물질 등을 포함할 수도 있다
예시적인 실시예에서, 접착 층(150)은 반도체 칩(100)의 상면 상에 부착될 수 있다. 예를 들어, 접착 층(150)은 DAF(Die Attach Film)일 수 있다. 다만, 접착 층(150)의 종류는 전술한 바에 한정되지 않는다.
예시적인 실시예에서, 접착 층(150)의 일 면은 몰딩 층(140)의 일 면과 동일 평면 상에 있을 수 있다. 예를 들어, 접착 층(150)의 하면은 반도체 칩(100)의 상면과 맞닿을 수 있고, 접착 층(150)의 측면은 몰딩 층(140)에 의해 둘러싸일 수 있고, 접착 층(150)의 상면은 몰딩 층(140)의 상면과 동일 평면 상에 있을 수 있다.
예시적인 실시예에서, 접착 층(150)의 색상은 몰딩 층(140)의 색상과 실질적으로 동일할 수 있다. 예를 들어, 접착 층(150)의 색상 및 몰딩 층(140)의 색상은 검정색일 수 있다. 다만, 접착 층(150)의 색상 및 몰딩 층(140)의 색상은 전술한 바에 한정되지 않는다.
예를 들어, 접착 층(150)의 색상 및 몰딩 층(140)의 색상이 동일한 경우, 상기 접착 층(150) 및 상기 몰딩 층(140) 사이의 경계 면이 관측되지 않을 수 있다.
예시적인 실시예에서, 접착 층(150)은 상면에서 반도체 칩(100)의 종류, 개수, 성능, 제조 회사의 이름 및/또는 로고, 제조 날짜, 시리얼 넘버 중 적어도 어느 하나의 정보들을 포함하는 마킹 영역을 포함할 수 있다. 예를 들어, 반도체 패키지(10)의 정보의 마킹을 위해 잉크 마킹(ink marking) 기법 또는 레이저 마킹(laser marking) 기법이 이용될 수 있다.
이에 따라, 반도체 패키지(10)를 평면적 관점에서 봤을 경우, 접착 층(150)에서 상기 마킹 영역이 관측될 수 있다.
예시적인 실시예에서, 패키지 연결 단자(160)는 재배선 구조물(110)의 하면 상에 부착되고, 반도체 칩(100) 및 외부 장치의 전기적 연결을 위한 연결 단자일 수 있다.
예시적인 실시예에서, 패키지 연결 단자(160)는 UBM(119)의 하면에 부착될 수 있다. 또한, 패키지 연결 단자(160)는 주석(Sn), 은(Ag), 구리(Cu), 및 알루미늄(Al) 중 적어도 어느 하나의 물질을 포함하는 금속 물질의 솔더 볼일 수 있다.
예시적인 실시예에서, 복수의 패키지 연결 단자들(160) 중 적어도 어느 하나는 반도체 칩(100)의 측면으로부터 외측에 배치될 수 있다. 이에 따라, 반도체 패키지(10)는 팬-아웃(fan-out) 구조의 반도체 패키지일 수 있다.
예시적인 실시예에서, 반도체 패키지(10)는 수동 소자(미도시)를 더 포함할 수 있다. 예를 들어, 수동 소자는 재배선 구조물(110)의 하부에 배치될 수 있다. 예를 들어, 수동 소자는 재배선 구조물(110)의 하부에 배치되어, UBM(119)의 일부와 전기적으로 연결될 수 있다.
또한, 상기 수동 소자는 재배선 구조물(110)의 재배선 라인 패턴(113) 및 재배선 비아 패턴(115)과 전기적으로 연결될 수 있다.
예시적인 실시예에서, 상기 수동 소자는 반도체 칩(100)과 전기적으로 연결될 수 있다. 또한, 상기 수동 소자는 캐패시터, 인덕터, 및 레지스트 중 적어도 어느 하나의 기능을 수행할 수 있다.
본 개시의 예시적 실시예에 따른 반도체 패키지(10)의 도전성 포스트(120)의 상면, 접착 층(150)의 상면, 및 몰딩 층(140)의 상면이 동일 평면 상에 있을 수 있어서, 상기 반도체 패키지(10)는 얇고 가벼울 수 있다.
또한, 본 개시의 예시적 실시예에 따른 반도체 패키지(10)가 도전성 스터드(130) 및 도전성 포스트(120)를 포함할 수 있어서, 재배선 구조물(110)의 재배선 라인 패턴(113) 및 재배선 비아 패턴(115)이 미세한 크기로 제공되는 경우에도 상기 도전성 스터드(130) 및 상기 도전성 포스트(120)는 상기 재배선 라인 패턴(113) 및 상기 재배선 비아 패턴(115)과 전기적으로 연결될 수 있다.
도 2는 본 개시의 예시적 실시예에 따른 반도체 패키지(20)의 단면도이다.
도 2를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(20)는 제1 반도체 칩(100a), 제2 반도체 칩(100b), 재배선 구조물(110), 도전성 포스트(120), 제1 도전성 스터드(130a), 제2 도전성 스터드(130b), 몰딩 층(140), 제1 접착 층(150a), 제2 접착 층(150b), 및 패키지 연결 단자(160) 등을 포함할 수 있다.
이하에서는 도 1의 반도체 패키지(10) 및 도 2의 반도체 패키지(20)의 중복된 내용은 생략하고, 차이점을 위주로 설명하도록 한다.
반도체 패키지(20)는 2개 이상의 반도체 칩들(100a, 100b)을 포함할 수 있다. 반도체 패키지(20)가 포함하는 2개 이상의 반도체 칩들(100a, 100b)은 동종의 반도체 칩일 수도 있고, 이종의 반도체 칩일 수도 있다.
예시적인 실시예들에서, 반도체 패키지(20)는 서로 다른 종류의 반도체 칩들 및 각종 전자 부품들이 서로 전기적으로 연결되어 하나의 시스템으로 동작하는 시스템 인 패키지(system in package, SIP)일 수 있다.
제1 반도체 칩(100a)은 제2 반도체 칩(100b)의 상부에 배치될 수 있다. 또한, 제1 반도체 칩(100a)의 수평 방향의 길이는 제2 반도체 칩(100b)의 수평 방향의 길이보다 클 수 있다.
예시적인 실시예에서, 반도체 패키지(20)를 평면적 관점에서 봤을 경우, 제1 반도체 칩(100a)의 수평 방향의 단면적은 제2 반도체 칩(100b)의 수평 방향의 단면적보다 클 수 있다.
제1 도전성 스터드(130a)는 제1 반도체 칩(100a) 및 재배선 구조물(110) 사이에 배치된 도전성 물질일 수 있다. 또한, 제1 도전성 스터드(130a)는 제2 반도체 칩(100b)의 외측에 배치될 수 있다. 다시 말해, 제1 도전성 스터드(130a)는 제2 도전성 스터드(130b)의 외측에 배치될 수 있다.
예시적인 실시예에서, 제1 도전성 스터드(130a)는 제1 반도체 칩(100a) 및 재배선 구조물(110) 사이에 배치되어, 상기 제1 반도체 칩(100a)의 활성 층 내의 복수의 개별 소자들을 재배선 라인 패턴(113) 및 재배선 비아 패턴(115)과 전기적으로 연결시킬 수 있다.
제2 도전성 스터드(130b)는 제2 반도체 칩(100b) 및 재배선 구조물(110) 사이에 배치된 도전성 물질일 수 있다. 또한, 제2 도전성 스터드(130b)는 제1 도전성 스터드(130a)의 내측에 배치될 수 있다.
예시적인 실시예에서, 제2 도전성 스터드(130b)는 제2 반도체 칩(100b) 및 재배선 구조물(110) 사이에 배치되어, 상기 제2 반도체 칩(100b)의 활성 층 내의 복수의 개별 소자들을 재배선 라인 패턴(113) 및 재배선 비아 패턴(115)과 전기적으로 연결시킬 수 있다.
예시적인 실시예에서, 제1 도전성 스터드(130a)의 수직 방향의 길이는 제2 도전성 스터드(130b)의 수직 방향의 길이보다 클 수 있다. 또한, 제1 도전성 스터드(130a)의 수직 방향의 길이는 도전성 포스트(120)의 수직 방향의 길이보다 작을 수 있다.
예시적인 실시예에서, 제1 접착 층(150a)은 제1 반도체 칩(100a) 상에 배치될 수 있다. 또한, 제1 접착 층(150a)의 상면은 몰딩 층(140)의 상면과 동일 평면 상에 있을 수 있다. 또한, 제1 접착 층(150a)의 측면은 제1 반도체 칩(100a)의 측면과 동일 평면 상에 있을 수 있다.
예시적인 실시예에서, 제2 접착 층(150b)은 제1 반도체 칩(100a) 및 제2 반도체 칩(100b) 사이에 개재되어, 상기 제1 반도체 칩(100a)을 상기 제2 반도체 칩(100b) 상에 고정시킬 수 있다. 또한, 제2 접착 층(150b)의 측면은 제2 반도체 칩(100b)의 측면과 동일 평면 상에 있을 수 있다.
본 개시의 예시적 실시예에 따른 반도체 패키지(20)의 몰딩 층(140)의 상면, 제1 접착 층(150a)의 상면, 및 도전성 포스트(120)의 상면이 동일 평면 상에 있을 수 있어서, 상기 반도체 패키지(20)는 얇고 가벼울 수 있다.
예시적인 실시예에서, 재배선 구조물(110)은 패키지 연결 단자(160)에 가까워질수록 수평 방향의 길이가 감소하는 테이퍼진 형상일 수 있다.
예를 들어, 반도체 패키지(20)의 단면을 봤을 경우, 재배선 구조물(110)은 역사다리꼴 형상일 수 있다. 또한, 재배선 구조물(110)의 상면의 수평 방향의 길이는 하면의 수평 방향의 길이보다 작을 수 있다.
예를 들어, 재배선 구조물(110)의 단면을 봤을 경우, 재배선 구조물(110)의 하면 및 측면이 만나서 형성된 제1 꼭지점은 재배선 구조물(110)의 상면 및 측면이 만나서 형성된 제2 꼭지점보다 내측에 배치될 수 있다.
상기 재배선 구조물(110)의 상면은 몰딩 층(140)과 인접한 재배선 구조물(110)의 일 면일 수 있고, 상기 재배선 구조물(110)의 하면은 외부 연결 단자(250)와 인접한 재배선 구조물(110)의 일 면일 수 있다.
도 3은 본 개시의 예시적 실시예에 따른 반도체 패키지(30)의 단면도이다.
도 3을 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(30)는 제1 반도체 칩(100c), 제2 반도체 칩(100d), 재배선 구조물(110), 도전성 포스트(120), 제1 도전성 스터드(130c), 제2 도전성 스터드(130d), 몰딩 층(140), 제1 접착 층(150c), 제2 접착 층(150d), 및 패키지 연결 단자(160) 등을 포함할 수 있다.
이하에서는 도 1의 반도체 패키지(10) 및 도 3의 반도체 패키지(30)의 중복된 내용은 생략하고, 차이점을 위주로 설명하도록 한다.
제1 반도체 칩(100c) 및 제2 반도체 칩(100d)은 수평 방향으로 이격되도록 배치될 수 있다. 또한, 제1 반도체 칩(100c)의 수직 방향의 길이 및 제2 반도체 칩(100d)의 수직 방향의 길이는 실질적으로 동일할 수 있다. 다만 전술한 바에 한정되지 않고, 제1 반도체 칩(100c)의 수직 방향의 길이 및 제2 반도체 칩(100d)의 수직 방향의 길이는 상이할 수 있다.
제1 도전성 스터드(130c)는 제1 반도체 칩(100c) 및 재배선 구조물(110) 사이에 배치된 도전성 물질일 수 있다. 또한, 제1 도전성 스터드(130c)는 제1 반도체 칩(100c) 및 재배선 구조물(110) 사이에 배치되어, 상기 제1 반도체 칩(100c)의 활성 층 내의 복수의 개별 소자들을 재배선 라인 패턴(113) 및 재배선 비아 패턴(115)과 전기적으로 연결시킬 수 있다.
제2 도전성 스터드(130d)는 제2 반도체 칩(100d) 및 재배선 구조물(110) 사이에 배치된 도전성 물질일 수 있다. 또한, 제2 도전성 스터드(130d)는 제2 반도체 칩(100d) 및 재배선 구조물(110) 사이에 배치되어, 상기 제2 반도체 칩(100d)의 활성 층 내의 복수의 개별 소자들을 재배선 라인 패턴(113) 및 재배선 비아 패턴(115)과 전기적으로 연결시킬 수 있다.
예시적인 실시예에서, 제1 도전성 스터드(130c)의 수직 방향의 길이는 제2 도전성 스터드(130d)의 수직 방향의 길이와 실질적으로 동일할 수 있다. 또한, 제1 도전성 스터드(130c)의 수직 방향의 길이 및 제2 도전성 스터드(130d)의 수직 방향의 길이는 도전성 포스트(120)의 수직 방향의 길이보다 작을 수 있다.
예시적인 실시예에서, 제1 접착 층(150c)은 제1 반도체 칩(100c) 상에 배치될 수 있고, 제2 접착 층(150d)은 제2 반도체 칩(100d) 사에 배치될 수 있다. 또한, 제1 접착 층(150c)의 상면, 제2 접착 층(150d)의 상면, 및 몰딩 층(140)의 상면은 동일 평면 상에 있을 수 있다.
본 개시의 예시적 실시예에 따른 반도체 패키지(30)의 몰딩 층(140)의 상면, 제1 접착 층(150c)의 상면, 제2 접착 층(150d)의 상면, 및 도전성 포스트(120)의 상면이 동일 평면 상에 있을 수 있어서, 상기 반도체 패키지(30)는 얇고 가벼울 수 있다.
이하에서는 도 4a 내지 도 6i를 참조하여, 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 방법에 대하여 설명한다. 구체적으로, 본 개시의 반도체 패키지의 제조 방법은 도 1을 참조하여 설명한 반도체 패키지(10)의 제조 방법일 수 있다.
본 개시의 예시적 실시예에 따른 반도체 패키지(10)의 제조 방법은 제1 반도체 구조물(도 4e, ST1)을 형성하는 단계, 상기 제1 반도체 구조물(ST1)을 포함하는 제2 반도체 구조물(도 5f, ST2)을 형성하는 단계, 및 상기 제2 반도체 구조물(ST2)을 이용하여 반도체 패키지(10)를 제조하는 단계를 포함할 수 있다.
도 4a 내지 도 4e는 본 개시의 예시적 실시예에 따른 제1 반도체 구조물(도 4e, ST1)을 제조하는 방법의 각 단계들을 보여주는 도면들이다.
도 4a를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(10)의 제조 방법은 복수의 반도체 칩들이 형성된 반도체 기판(W) 상에 도전성 스터드(130)를 형성하는 단계(S1100)를 포함할 수 있다.
예시적인 실시예에서, 반도체 기판(W)의 상면과 인접한 부분에는 복수의 개별 소자들을 포함하는 활성 층이 형성될 수 있다. 예를 들어, 반도체 기판(W)은 g상기 활성 층이 형성된 웨이퍼일 수 있다. 또한, 반도체 기판(W)은 활성 층을 갖는 복수의 반도체 칩들(100)을 포함할 수 있고, 개별화된 반도체 기판(W)은 반도체 칩(100)으로 정의될 수 있다.
예시적인 실시예에서, 도전성 스터드(130)는 반도체 칩(100)의 상면 상에 형성될 수 있다. 예를 들어, 도전성 스터드(130)는 반도체 칩(100)의 칩 패드(미도시)와 맞닿도록 상기 반도체 칩(100)의 상면 상에 배치될 수 있다.
도 4b를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(10)의 제조 방법은 반도체 기판(W)의 일 부분을 제거하는 단계(S1200)를 포함할 수 있다.
예시적인 실시예에서, 도 4a의 구조물의 상부에 그라인딩 테이프(GT)가 부착될 수 있다. 예를 들어, S1200 단계에서 제공되는 그라인딩 테이프(GT)의 수직 방향의 길이는 도전성 스터드(130)의 수직 방향의 길이보다 클 수 있다. 이에 따라, 그라인딩 테이프(GT)는 도 4a의 구조물의 상부에 배치되어, 도전성 스터드(130)를 감쌀 수 있다.
예시적인 실시예에서, 그라인딩 테이프(GT)가 반도체 기판(W)의 상부에 배치되어 도전성 스터드(130)를 감싼 이후에, 상기 반도체 기판(W)의 적어도 일 부분이 제거될 수 있다. 예를 들어, 반도체 기판(W)의 하부가 그라인딩 공정에 의해 제거될 수 있다. 이에 따라, 반도체 기판(W)의 수직 방향의 길이가 감소될 수 있다.
도 4c를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(10)의 제조 방법은 그라인딩 테이프(GT)를 제거하는 단계(S1300)를 포함할 수 있다.
예시적인 실시예에서, 그라인딩 테이프(GT)는 광에 의해 반응하는 물질을 포함할 수 있다. 예를 들어, S1300 단계에서, 그라인딩 테이프(GT)에 광이 제공되는 경우, 상기 그라인딩 테이프(GT)의 화학 반응으로 인해 상기 그라인딩 테이프(GT) 및 반도체 기판(W) 간의 접착력이 약화될 수 있다.
도 4d를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(10)의 제조 방법은 반도체 기판(W)의 하부에 접착 층(150) 및 절단 필름(SF)을 부착시키는 단계(S1400)를 포함할 수 있다.
예시적인 실시예에서, 접착 층(150)은 반도체 기판(W) 및 절단 필름(SF)의 사이에 개재될 수 있다. 또한, 도 4d의 구조물을 평면적 관점에서 봤을 경우, 절단 필름(SF)의 수평 방향의 단면적은 접착 층(150)의 수평 방향의 단면적보다 클 수 있다.
도 4e를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(10)의 제조 방법은 도 4d의 구조물을 개별화하여 제1 반도체 구조물(ST1)을 형성하는 단계(S1500)를 포함할 수 있다.
예시적인 실시예에서, S1500 단계는, 반도체 기판(W)의 스크라이브 레인을 절단하는 단계, 및 절단 필름(SF)을 인장시켜 상기 반도체 기판(W)을 개별화하는 단계를 포함할 수 있다.
S1100 단계 내지 S1500 단계의 수행으로, 반도체 칩(100), 도전성 스터드(130), 및 접착 층(150)을 갖는 제1 반도체 구조물(ST1)이 제조될 수 있다.
도 5a 내지 도 5f는 본 개시의 예시적 실시예에 따른 제2 반도체 구조물(도 5f, ST2)을 제조하는 방법의 각 단계들을 보여주는 도면들이다. 본 개시의 제2 반도체 구조물(ST2)의 제조 방법은 전술한 제1 반도체 구조물(ST1)을 이용하여 제조될 수 있다.
도 5a를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(10)의 제조 방법은 캐리어 기판(CS) 상에 도전성 포스트(120)를 형성하는 단계(S2100)를 포함할 수 있다.
예시적인 실시예에서, 캐리어 기판(CS)의 수직 방향의 길이는 약 700 마이크로미터 내지 약 800 마이크로미터일 수 있다. 예를 들어, 캐리어 기판(CS)의 수직 방향의 길이는 약 780 마이크로미터일 수 있다. 다만, 캐리어 기판(CS)의 수직 방향의 길이는 전술한 바에 한정되지 않는다.
예를 들어, 캐리어 기판(CS)은 웨이퍼일 수 있다. 다만 이에 한정되지 않고, 캐리어 기판(CS)은 유리 기판, GFS, 세라믹, 및 에폭시 몰딩 컴파운드(EMC) 중 적어도 어느 하나를 포함할 수 있다.
예시적인 실시예에서, 캐리어 기판(CS) 상에 포토 레지스트 공정을 통해 도전성 물질의 씨드 층(미도시)을 형성하는 단계 이후에, 상기 캐리어 기판(CS) 상에 도전성 포스트(120)를 형성하는 단계가 수행될 수 있다.
또한, 예시적인 실시예에서, 캐리어 기판(CS) 상에 접착 층, 폴리머 층, 및 도전성 물질의 씨드 층을 순차적으로 형성하는 단계 이후에, 상기 캐리어 기판(CS)상에 도전성 포스트(120)를 형성하는 단계가 수행될 수 있다.
또한, 예시적인 실시예에서, 캐리어 기판(CS) 상에 재배선 구조물(미도시)을 형성한 후, 상기 재배선 구조물 상에 도전성 포스트(120)를 형성하는 단계가 수행될 수도 있다.
도 5b를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(10)의 제조 방법은 캐리어 기판(CS) 상에 제1 반도체 구조물(ST1)을 탑재시키는 단계(S2200)를 포함할 수 있다.
예시적인 실시예에서, 반도체 칩(100)은 접착 층(150)에 의해 캐리어 기판(CS) 상에 부착될 수 있다. 예를 들어, 반도체 칩(100)의 측부가 도전성 포스트(120)에 의해 둘러싸이도록, 상기 반도체 칩(100)은 캐리어 기판(CS) 상에 부착될 수 있다.
예시적인 실시예에서, 반도체 칩(100)은 본딩 장치 및 가열 척을 통해 캐리어 기판(CS) 상에 부착될 수 있다. 이 때, 상기 가열 척은 접착 층(150)을 약 30도 내지 약 80도의 온도로 가열시킬 수 있다. 예를 들어, 상기 가열 척은 상기 접착 층(150)을 약 60도의 온도로 가열시킬 수 있다.
도 5c를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(10)의 제조 방법은 도 5b의 구조물을 가열시키는 단계(S2300)를 포함할 수 있다.
예시적인 실시예에서, S2300 단계는, 도 5b의 구조물을 약 150도 내지 약 200도의 온도로 가열시키는 단계를 포함할 수 있다. 예를 들어, S2300 단계는, 도 5b의 구조물을 약 175도의 온도로 약 1시간 가열시킬 수 있다. 이에 따라, 반도체 칩(100)은 접착 층(150)에 의해 캐리어 기판(CS) 상에 견고하게 고정될 수 있다.
도 5d를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(10)의 제조 방법은 캐리어 기판(CS) 상에 그라인딩 테이프(GT)를 부착시키는 단계(S2400)를 더 포함할 수 있다.
예시적인 실시예에서, 그라인딩 테이프(GT)의 수직 방향의 길이는 제1 반도체 구조물(ST1) 및 도전성 포스트(120)의 수직 방향의 길이보다 클 수 있다.
예시적인 실시예에서, 그라인딩 테이프(GT)는 캐리어 기판(CS) 상에 배치되어, 제1 반도체 구조물(ST1), 및 도전성 포스트(120)를 감쌀 수 있다.
도 5e를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(10)의 제조 방법은 캐리어 기판(CS)의 적어도 일 부분을 그라인딩 하는 단계(S2400)를 포함할 수 있다.
예시적인 실시예에서, 캐리어 기판(CS)의 일 부분은 그라인딩 공정에 의해 제거될 수 있다. 그라인딩 공정 이후의 캐리어 기판(CS)의 수직 방향의 길이는 약 300 마이크로미터 내지 500 마이크로미터일 수 있다. 예를 들어, 그라인딩 공정 이후의 캐리어 기판(CS)의 수직 방향의 길이는 약 335 마이크로미터일 수 있다.
예시적인 실시예에서, 캐리어 기판(CS)의 그라인딩 공정이 수행된 이후, 그라인딩 테이프(GT)가 제거될 수 있다.
도 5f를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(10)의 제조 방법은 도 5e의 구조물을 개별화하여 제2 반도체 구조물(ST2)을 형성하는 단계(S2600)를 포함할 수 있다.
S2600 단계의 수행 이전에, 절단 필름(PF)이 캐리어 기판(CS)의 하부에 부착될 수 있다. 예를 들어, 절단 필름(PF)은 접착 층(미도시)을 통해 캐리어 기판(CS)에 부착될 수 있다.
예시적인 실시예에서, S2600 단계는, 캐리어 기판(CS)의 스크라이브 레인을 절단하는 단계, 및 상기 캐리어 기판(CS)의 하부에 부착된 절단 필름(SF)을 인장시키는 단계를 포함할 수 있다.
또한, 제2 반도체 구조물(ST2)을 소정의 높이로 구현하기 위해, 캐리어 기판(CS)의 적어도 일 부분이 제거될 수 있다. 예를 들어, 캐리어 기판(CS)의 일 부분이 그라인딩되거나, 디본딩(debonding)될 수 있다.
도 5a 내지 도 5f의 단계를 통해, 캐리어 기판(CS), 제1 반도체 구조물(ST1), 및 도전성 포스트(120)를 포함하는 제2 반도체 구조물(ST2)이 제조될 수 있다. 구체적으로, 도 5a 내지 도 5f의 단계를 통해, 캐리어 기판(CS), 반도체 칩(100), 도전성 스터드(130), 접착 층(150), 및 도전성 포스트(120)를 포함하는 제2 반도체 구조물(ST2)이 제조될 수 있다.
도 6a 내지 도 6i는 본 개시의 예시적 실시예에 따른 반도체 패키지(10)를 제조하는 방법의 각 단계들을 보여주는 도면들이다. 본 개시의 반도체 패키지(10)의 제조 방법은 전술한 제2 반도체 구조물(ST2)을 이용하여 제조될 수 있다.
도 6a를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(10) 제조 방법은 지지 기판(SS) 상에 제2 반도체 구조물(ST2)을 탑재시키는 단계(S3100)를 포함할 수 있다.
예를 들어, 지지 기판(SS)은 금속 물질을 포함하는 캐리어 기판 또는 패널일 수 있다. 다만 이에 한정되지 않고, 지지 기판(SS)은 유리(glass), GFS, 에폭시 몰딩 컴파운드(EMC), 실리콘, 세라믹 중 적어도 어느 하나를 포함할 수 있다.
S3100 단계에서, 지지 기판(SS) 상에는 열에 의해 반응하는 테이프(HT)가 부착될 수 있다. 예를 들어, 상기 테이프(HT)는 상온에서 접착력이 상대적으로 강해지고, 고온에서 접착력이 상대적으로 약해지는 테이프일 수 있다.
예시적인 실시예에서, 복수의 제2 반도체 구조물들(ST2)은 테이프(HT)에 의해 지지 기판(SS) 상에 부착될 수 있다.
도 6b를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(10) 제조 방법은 지지 기판(SS) 상에 몰딩 층(140)을 형성하는 단계(S3200)를 포함할 수 있다.
예시적인 실시예에서, 몰딩 층(140)은 지지 기판(SS) 상에 배치되어, 캐리어 기판(CS), 반도체 칩(100), 도전성 포스트(120), 도전성 스터드(130), 및 접착 층(150)을 감쌀 수 있다. 이에 따라, S3200 단계의 수행 이후, 캐리어 기판(CS), 반도체 칩(100), 도전성 포스트(120), 도전성 스터드(130), 및 접착 층(150)은 외부에 노출되지 않을 수 있다.
도 6c를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(10) 제조 방법은 지지 기판(SS)을 제거하는 단계(S3300)를 포함할 수 있다.
예시적인 실시예에서, S3300 단계에서, 테이프(HT)에 열을 제공하는 단계가 수행될 수 있다. 상기 테이프(HT)가 열을 받은 경우, 지지 기판(SS) 및 몰딩 층(140) 사이의 접착력이 감소되어 상기 지지 기판(SS)이 캐리어 기판(CS)으로부터 이탈될 수 있다.
도 6d를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(10) 제조 방법은 도전성 포스트(120)의 일 면, 도전성 스터드(130)의 일 면, 및 몰딩 층(140)의 일 면이 동일 평면 상에 있도록, 상기 몰딩 층(140)의 적어도 일 부분, 상기 도전성 포스트(120)의 적어도 일 부분, 및 상기 몰딩 층(140)의 적어도 일 부분 중 적어도 어느 하나를 제거하는 단계(S3400)를 포함할 수 있다.
S3400 단계의 수행 이전에, 캐리어 기판(CS)의 하부에 보호 필름(PF)이 부착될 수 있다. 보호 필름(PF)은 몰딩 층(140)의 그라인딩 공정에서 안정성을 갖는 필름일 수 있다.
예시적인 실시예에서, 도전성 포스트(120)의 일 면 및 도전성 스터드(130)의 일 면이 몰딩 층(140)으로부터 노출될 때까지, 상기 몰딩 층(140)의 일 부분이 제거될 수 있다.
다만 전술한 바에 한정되지 않고, 도 6c 구조물은 상기 도 6c의 구조물의 수평 방향의 단면적보다 큰 수평 방향의 단면적을 갖는 메인 캐리어 기판(미도시) 상에 부착될 수 있다.
예를 들어, 도 6c의 구조물은 상기 도 6c의 구조물의 하부에 사전에 부착된 접착 층에 의해 상기 메인 캐리어 기판 상에 부착될 수 있다. 다만 이에 한정되지 않고, 도 6c의 구조물은 메인 캐리어 기판 상에 사전에 부착된 접착 층에 의해 상기 메인 캐리어 기판 상에 부착될 수도 있다.
예시적인 실시예에서, 메인 캐리어 기판은 웨이퍼, 유리 기판, PCB, EMC, GFS, Ceramic, epoxy, PI, Basalt 등을 포함할 수 있다. 다만, 메인 캐리어 기판의 종류는 전술한 바에 한정되지 않는다.
예시적인 실시예에서, 메인 캐리어 기판 상에 복수의 도 6c의 구조물들이 부착된 이후에, 별도의 추가 몰딩 층이 메인 캐리어 기판 상에 형성될 수 있다. 상기 추가 몰딩 층은 복수의 도 6c의 구조물들을 메인 캐리어 기판 상에 고정시키도록 구성될 수 있다.
이후에, 도전성 포스트(120)의 일면, 도전성 스터드(130)의 일 면이 몰딩 층(140)으로부터 노출될 때까지, 상기 몰딩 층(140) 및 추가 몰딩 층을 제거하는 공정이 수행될 수 있다.
이에 따라, 메인 캐리어 기판 상에 복수의 도 6c의 구조물들이 부착될 수 있어서, 이후의 재배선 구조물(110)을 형성하는 단계(S3500)가 대량으로 수행될 수 있다.
도 6e를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(10) 제조 방법은 재배선 구조물(110)을 형성하는 단계(S3500)를 포함할 수 있다.
예시적인 실시예에서, S3500 단계는, 몰딩 층(140) 상에 재배선 절연 층(117)을 형성하는 단계, 도전성 포스트(120) 및 도전성 스터드(130)와 연결되도록 재배선 비아 패턴(115)을 형성하는 단계, 재배선 비아 패턴(115)과 연결되도록 재배선 라인 패턴(113)을 형성하는 단계 등을 포함할 수 있다.
예시적인 실시예에서, S3500 단계에서, 재배선 라인 패턴(113)은 수평 방향으로 연장된 복수의 층들로 형성될 수 있다. 다만 전술한 바에 한정되지 않고, 재배선 라인 패턴(113)은 단일 층으로 형성될 수도 있다.
도 6f를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(10) 제조 방법은 재배선 구조물(110) 상에 UBM(119)을 형성하는 단계(S3600)를 포함할 수 있다.
예시적인 실시예에서, UBM(119)을 형성하는 단계는, 재배선 구조물(110) 상에 UBM 씨드 층(미도시)을 형성하는 단계, 및 상기 UBM 씨드 층을 활용한 도금 공정을 통해 UBM(119)을 형성하는 단계를 포함할 수 있다.
도 6g를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(10) 제조 방법은 UBM(119) 상에 패키지 연결 단자(160)를 부착시키는 단계(S3700)를 포함할 수 있다.
예시적인 실시예에서, 패키지 연결 단자(160)는 솔더링 공정을 통해 UBM(119)의 표면 상에 부착될 수 있다.
다만 전술한 바에 한정되지 않고, 본 개시의 반도체 패키지(10) 제조 방법은 UBM(119)을 형성하는 단계를 생략할 수 있다. 이 경우, 패키지 연결 단자(160)는 재배선 라인 패턴(113) 및 재배선 비아 패턴(115)와 연결될 수 있다.
예시적인 실시예에서, 본 개시의 예시적 실시예에 따른 반도체 패키지(10) 제조 방법은 재배선 구조물(110) 상에 수동 소자를 형성하는 단계를 더 포함할 수 있다. 예를 들어, 수동 소자를 형성하는 단계는 패키지 연결 단자(160)를 형성하는 단계와 동시에 수행될 수 있다. 다만 전술한 바에 한정되지 않고, 수동 소자를 형성하는 단계는 패키지 연결 단자(160)를 형성하는 단계 이전에 수행될 수 있고, 패키지 연결 단자(160)를 형성하는 단계 이후에도 수행될 수 있다.
도 6h를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(10) 제조 방법은 캐리어 기판(CS) 및 몰딩 층(140)의 적어도 일 부분을 제거하는 단계(S3800)를 포함할 수 있다.
예시적인 실시예에서, S3800 단계에서, 접착 층(150)의 일 면은 캐리어 기판(CS) 및 몰딩 층(140)의 그라인딩 단계에서 스토퍼(stopper)로 기능할 수 있다.
예시적인 실시예에서, 접착 층(150)의 일 면, 및 도전성 포스트(120)의 일 면이 몰딩 층(140)에 의해 노출될 때까지 캐리어 기판(CS) 및 상기 몰딩 층(140)의 적어도 일 부분이 그라인딩 될 수 있다.
예시적인 실시예에서, S3800 단계의 수행 이후, 접착 층(150)의 일 면, 도전성 포스트(120)의 일 면, 및 몰딩 층(140)의 일 면이 동일 평면 상에 있을 수 있다.
도 6i를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(10) 제조 방법은 도 6h의 구조물을 개별화하여 상기 반도체 패키지(10)를 형성하는 단계(S3900)를 포함할 수 있다.
예시적인 실시예에서, 도 6h의 구조물의 재배선 구조물(110)의 재배선 절연 층(117) 및 몰딩 층(140)이 절단되어, 복수의 반도체 패키지들(10)이 개별화될 수 있다.
도 7은 본 개시의 예시적 실시예에 따른 반도체 패키지(40)의 단면도이다.
도 7을 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(40)는 반도체 칩(100), 재배선 구조물(110), 도전성 포스트(120), 도전성 스터드(130), 지지 패드(PAD_S), 연결 패드(PAD_C), 몰딩 층(140), 접착 층(150), 및 패키지 연결 단자(160) 등을 포함할 수 있다.
이하에서는, 도 1의 반도체 패키지(10) 및 도 7의 반도체 패키지(40)의 중복된 내용은 생략하고 차이점을 위주로 설명하도록 한다.
지지 패드(PAD_S)는 접착 층(150)에 의해 반도체 칩(100) 상에 탑재될 수 있다. 예시적인 실시예에서, 반도체 패키지(40)를 평면적 관점에서 봤을 경우, 지지 패드(PAD_S)의 단면적은 반도체 칩(100)의 단면적보다 클 수 있다. 다만 전술한 바에 한정되지 않고, 지지 패드(PAD_S)의 측면은 반도체 칩(100)의 측면과 동일 평면 상에 있을 수 있다.
지지 패드(PAD_S)는 금속 물질(예를 들어, 구리(Cu))를 포함할 수 있다. 또한, 지지 패드(PAD_S)의 물질은 도전성 포스트(120)의 물질과 실질적으로 동일할 수 있다.
다만 전술한 바에 한정되지 않고, 지지 패드(PAD_S)의 물질은 절연 물질(예를 들어, 에폭시 몰딩 컴파운드(EMC))을 포함할 수도 있다. 또한, 지지 패드(PAD_S)의 물질은 후술할 몰딩 층(140)의 물질과 실질적으로 동일할 수 있다.
지지 패드(PAD_S)가 반도체 칩(100) 상에 탑재될 수 있어서, 상기 지지 패드(PAD_S)는 외부의 충격으로 인한 반도체 칩(100)의 물리적 손상을 방지할 수 있다.
예시적인 실시예에서, 지지 패드(PAD_S)의 상면은 몰딩 층(140)의 상면과 동일 평면 상에 있을 수 있다. 또한, 지지 패드(PAD_S)의 측면은 몰딩 층(140)에 의해 둘러싸일 수 있다.
도전성 포스트(120)는 몰딩 층(140)의 적어도 일 부분을 통과할 수 있다. 또한, 도전성 포스트(120)의 하면은 재배선 구조물(110)의 재배선 라인 패턴(113)과 맞닿을 수 있고, 상면은 연결 패드(PAD_C)와 맞닿을 수 있다.
예시적인 실시예에서, 도전성 포스트(120)의 수직 방향의 길이는 몰딩 층(140)의 수직 방향의 길이보다 작을 수 있다.
연결 패드(PAD_C)는 도전성 포스트(120)의 일 면 상에 배치될 수 있다. 연결 패드(PAD_C)는 상기 연결 패드(PAD_C) 상에 탑재되는 별도의 반도체 패키지가 포함하는 반도체 칩을 도전성 포스트(120)와 전기적으로 연결시키는 패드일 수 있다.
예시적인 실시예에서, 연결 패드(PAD_C)는 금속 물질(예를 들어, 구리(Cu))을 포함할 수 있다. 또한, 연결 패드(PAD_C)의 물질은 도전성 포스트(120)의 물질과 실질적으로 동일할 수 있다.
예시적인 실시예에서, 연결 패드(PAD_C)의 상면은 몰딩 층(140)의 상면과 동일 평면 상에 있을 수 있다. 또한, 연결 패드(PAD_C)의 측면은 몰딩 층(140)에 의해 둘러싸일 수 있다.
예시적인 실시예에서, 연결 패드(PAD_C)의 수평 방향의 길이는 도전성 포스트(120)의 수평 방향의 길이보다 클 수 있다. 다만 전술한 바에 한정되지 않고, 연결 패드(PAD_C)의 수평 방향의 길이는 도전성 포스트(120)의 수평 방향의 길이와 실질적으로 동일하거나, 도전성 포스트(120)의 수평 방향의 길이보다 작을 수 있다.
본 개시의 예시적 실시예에 따른 반도체 패키지(40)가 반도체 칩(100) 상에 배치된 지지 패드(PAD_S)를 포함할 수 있어서, 상기 반도체 패키지(40)의 구조적 신뢰성이 개선될 수 있다.
또한, 본 개시의 예시적 실시예에 따른 반도체 패키지(40)의 지지 패드(PAD_S)의 상면이 몰딩 층(140)으로부터 노출되고, 상기 지지 패드(PAD_S)가 열 전도성이 우수한 물질(예를 들어, 구리(Cu))을 포함할 수 있어서, 상기 반도체 패키지(40)의 방열 성능이 개선될 수 있다.
이하에서는, 본 개시의 예시적 실시예에 따른 반도체 패키지(40)의 제조 방법에 대하여 구체적으로 설명한다. 도 8a 내지 도 8d는 본 개시의 예시적 실시예에 따른 반도체 패키지(40)의 제조 방법의 각 단계들을 보여주는 도면들이다.
도 8a를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(40) 제조 방법은, 지지 기판(SS) 상에 지지 패드(PAD_S) 및 연결 패드(PAD_C)를 형성하는 단계, 및 연결 패드(PAD_C) 상에 도전성 포스트(120)를 형성하는 단계(S5100)를 포함할 수 있다.
예시적인 실시예에서, 캐리어 기판(CS)은 실리콘 기판 또는 유리 섬유 기판일 수 있다. 다만, 캐리어 기판(CS)의 종류는 전술한 바에 한정되지 않는다.
예시적인 실시예에서, 지지 패드(PAD_S)는 캐리어 기판(CS)의 중심 부분에 배치될 수 있고, 연결 패드(PAD_C)는 캐리어 기판(CS)의 가장자리 부분에 배치될 수 있다. 예를 들어, 연결 패드(PAD_C)는 지지 패드(PAD_S)의 측부를 둘러싸도록 캐리어 기판(CS)의 가장자리 부분에 배치될 수 있다.
도 8b를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(40) 제조 방법은, 지지 패드(PAD_S) 상에 제1 반도체 구조물(ST1)을 탑재시키는 단계(S5200)를 포함할 수 있다.
제1 반도체 구조물(ST1)은 반도체 칩(100), 도전성 스터드(130), 및 접착 층(150)을 포함할 수 있다. 제1 반도체 구조물(ST1)의 내용은 도 4a 내지 도 4e를 참조하여 설명한 내용과 중복되므로 자세한 내용은 생략한다.
예시적인 실시예에서, 제1 반도체 구조물(ST1)은 접착 층(150)에 의해 지지 패드(PAD_S)의 표면 상에 견고하게 고정될 수 있다.
도 8c를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(40) 제조 방법은, 캐리어 기판(CS) 상에 몰딩 층(140)을 형성하는 단계(S5300)를 포함할 수 있다.
예시적인 실시예에서, S5300 단계는, 연결 패드(PAD_C), 지지 패드(PAD_S), 및 제1 반도체 구조물(ST1)을 감싸도록 캐리어 기판(CS) 상에 몰딩 층(140)을 형성하는 단계, 및 도전성 포스트(120)의 일 면, 및 도전성 스터드(130)의 일 면이 몰딩 층(140)으로부터 노출되도록 몰딩 층(140)의 적어도 일 부분을 제거하는 단계를 포함할 수 있다.
도 8d를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(40) 제조 방법은, 재배선 구조물(110), 및 패키지 연결 단자(160)를 형성하는 단계(S5400)를 포함할 수 있다.
예시적인 실시예에서, S4500 단계는, 몰딩 층(140) 상에 재배선 절연 층(117)을 형성하는 단계, 도전성 포스트(120) 및 도전성 스터드(130)와 연결되도록 재배선 라인 패턴(113)을 형성하는 단계, 및 상기 재배선 구조물(110) 상에 패키지 연결 단자(160)를 형성하는 단계를 포함할 수 있다.
예시적인 실시예에서, S4500 단계에서, 재배선 라인 패턴(113)은 수평 방향으로 연장된 복수의 층들로 형성될 수 있다. 다만 전술한 바에 한정되지 않고, 재배선 라인 패턴(113)은 단일 층으로 형성될 수도 있다.
S4500 단계의 수행 이후, 캐리어 기판(CS)이 몰딩 층(140)으로부터 제거될 수 있다. 이에 따라, 본 개시의 예시적 실시예에 따른 반도체 패키지(40)가 제조될 수 있다.
이상에서 설명한 본 개시의 기술적 사상은 전술한 실시예들 및 첨부된 도면들에 한정되지 않는다. 또한 본 개시의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.

Claims (14)

  1. 제1 활성 층과 인접한 하면 및 상기 하면에 반대되는 상면을 갖는 제1 반도체 칩;
    상기 제1 반도체 칩의 상기 상면 상에 배치되는 제1 접착 층;
    상기 제1 반도체 칩의 상기 하면 상에 배치되고, 상기 제1 활성 층과 전기적으로 연결된 제1 도전성 스터드;
    상기 제1 반도체 칩의 외측에 배치된 제1 도전성 포스트;
    상기 제1 반도체 칩의 하부에 배치된 재배선 구조물로서, 상기 제1 도전성 스터드 및 상기 제1 도전성 포스트와 연결된 재배선 패턴; 및 상기 재배선 패턴을 감싸는 재배선 절연 층;을 포함하는 상기 재배선 구조물; 및
    상기 재배선 구조물 상에서 상기 제1 반도체 칩, 상기 제1 접착 층, 상기 제1 도전성 스터드, 및 상기 제1 도전성 포스트를 감싸는 몰딩 층;
    을 포함하고,
    상기 몰딩 층의 상면, 상기 도전성 포스트의 상면, 및 상기 제1 접착 층의 상면은 동일 평면 상에 있으며,
    상기 제1 접착 층의 상면은 평평하고,
    상기 몰딩 층은 상기 도전성 스터드에 직접적으로 접촉하며,
    상기 제1 반도체 칩의 하부에 배치되고, 상기 제1 반도체 칩의 수평 방향의 단면적보다 작은 수평 방향의 단면적을 갖고, 제2 활성 층과 인접한 하면 및 상기 하면에 반대되는 상면을 갖는 제2 반도체 칩;
    상기 제1 반도체 칩 및 상기 제2 반도체 칩 사이에 배치된 제2 접착 층; 및
    상기 제1 도전성 스터드의 내측에 있도록 제2 반도체 칩의 상기 하면 상에 배치되고, 상기 제2 활성 층과 전기적으로 연결된 제2 도전성 스터드;
    를 포함하고,
    상기 재배선 구조물의 상기 재배선 패턴은 상기 제2 도전성 스터드와 연결된 것을 특징으로 하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 몰딩 층의 색상 및 상기 제1 접착 층의 색상은 동일한 것을 특징으로 하는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 제1 접착 층의 상면은,
    상기 반도체 칩의 종류, 개수, 성능, 제조 회사, 로고, 제조 날짜, 및 시리얼 넘버 중 적어도 어느 하나의 정보들을 포함하는 마킹 영역을 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 삭제
  5. 제1 항에 있어서,
    상기 제1 도전성 스터드의 수직 방향의 길이는, 상기 제2 도전성 스터드의 수직 방향의 길이보다 크고,
    상기 제1 도전성 스터드의 수직 방향의 길이는, 상기 도전성 포스트의 수직 방향의 길이보다 짧은 것을 특징으로 하는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 제1 반도체 칩의 측부에 배치되고, 제2 활성 층과 인접한 하면 및 상기 하면에 반대되는 상면을 갖는 제2 반도체 칩;
    상기 제2 반도체 칩의 상기 상면 상에 배치되는 제2 접착 층; 및
    상기 제2 반도체 칩의 상기 하면 상에 배치되고, 상기 제2 활성 층과 전기적으로 연결된 제2 도전성 스터드;를 포함하고,
    상기 몰딩 층의 상면은,
    상기 제2 접착 층의 상면과 동일 평면 상에 있는 것을 특징으로 하는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 제1 접착 층의 상면 상에 배치되는 지지 패드; 및
    상기 도전성 포스트 상에 배치된 연결 패드;를 더 포함하고,
    상기 몰딩 층의 상면, 상기 지지 패드의 상면, 및 상기 연결 패드의 상면은 동일 평면 상에 있는 것을 특징으로 하는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 재배선 구조물의 하면 및 측면이 만나서 형성된 제1 꼭지점은 상기 재배선 구조물의 상면 및 측면이 만나서 형성된 제2 꼭지점보다 내측에 배치된 것을 특징으로 하는 반도체 패키지.
  9. 제1 항에 있어서,
    상기 재배선 구조물 상에 배치된 수동 소자;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 반도체 기판의 제1 면 상에 도전성 스터드를 형성하는 단계;
    상기 반도체 기판의 상기 제1 면과 반대되는 제2 면 상에 접착 층을 형성하는 단계;
    상기 반도체 기판을 개별화하여, 상기 반도체 기판, 상기 도전성 스터드, 및 상기 접착 층을 포함하는 제1 반도체 구조물을 형성하는 단계;
    캐리어 기판 상에 도전성 포스트를 형성하는 단계; 및
    상기 도전성 포스트에 의해 둘러싸이도록 상기 캐리어 기판 상에 상기 제1 반도체 구조물을 탑재시키는 단계; 및
    상기 캐리어 기판 상에서 상기 제1 반도체 구조물 및 상기 도전성 포스트를 감싸는 몰딩 층을 형성하는 단계;를 포함하고,
    상기 접착 층의 상면은 평평하고,
    상기 몰딩 층은 상기 도전성 스터드에 직접적으로 접촉하며,
    상기 캐리어 기판을 절단하여, 상기 제1 반도체 구조물, 상기 도전성 포스트, 및 상기 캐리어 기판을 포함하는 제2 반도체 구조물을 형성하는 단계;
    지지 기판 상에 상기 제2 반도체 구조물을 탑재시키는 단계;
    상기 제2 반도체 구조물을 감싸도록 상기 지지 기판 상에 상기 몰딩 층을 형성하는 단계;
    상기 지지 기판을 제거하는 단계;
    상기 도전성 포스트의 일 면, 상기 도전성 스터드의 일 면, 및 상기 몰딩 층의 일 면이 동일 평면 상에 있도록 상기 몰딩 층의 일 부분, 상기 도전성 스터드의 일 부분, 및 상기 도전성 포스트의 일 부분 중 적어도 어느 하나가 제거되는 단계;
    상기 몰딩 층 상에 재배선 구조물을 형성하는 단계; 및
    상기 도전성 포스트의 일 면, 상기 접착 층의 일 면, 및 상기 몰딩 층의 일 면이 동일 평면 상에 있도록 상기 몰딩 층의 적어도 일 부분 및 상기 캐리어 기판이 제거되는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  11. 삭제
  12. 삭제
  13. 제10 항에 있어서,
    상기 캐리어 기판의 적어도 일 부분을 그라인딩하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  14. 제10 항에 있어서,
    상기 재배선 구조물 상에 패키지 연결 단자를 형성하는 단계;
    상기 재배선 구조물 상에 수동 소자를 형성하는 단계; 및
    상기 반도체 패키지를 개별화하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
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