KR20230034923A - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR20230034923A
KR20230034923A KR1020220111594A KR20220111594A KR20230034923A KR 20230034923 A KR20230034923 A KR 20230034923A KR 1020220111594 A KR1020220111594 A KR 1020220111594A KR 20220111594 A KR20220111594 A KR 20220111594A KR 20230034923 A KR20230034923 A KR 20230034923A
Authority
KR
South Korea
Prior art keywords
layer
chip
semiconductor
bridge chip
semiconductor chip
Prior art date
Application number
KR1020220111594A
Other languages
English (en)
Inventor
권용태
이성혁
유한주
이현준
한성환
Original Assignee
주식회사 네패스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 네패스 filed Critical 주식회사 네패스
Publication of KR20230034923A publication Critical patent/KR20230034923A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02371—Disposition of the redistribution layers connecting the bonding area on a surface of the semiconductor or solid-state body with another surface of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view

Abstract

본 발명의 기술적 사상은 패키지 기판; 상기 패키지 기판 상에 배치되고, 유기 절연 물질로 이루어진 절연성 베이스층 및 상기 절연성 베이스층 내에 제공된 도전층을 포함하는 브릿지 칩; 상기 패키지 기판 상에서, 상기 브릿지 칩의 측벽을 둘러싸는 제1 밀봉층; 상기 브릿지 칩의 일부에 중첩되도록 상기 브릿지 칩 상에 배치된 제1 반도체 칩; 및 상기 브릿지 칩의 다른 일부에 중첩되도록 상기 브릿지 칩 상에 배치된 제2 반도체 칩;을 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지 {SEMICONDUCTOR PACKAGE}
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로서, 보다 상세하게는 복수의 반도체 칩을 포함하는 반도체 패키지에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화, 다기능화 및 대용량화되고 있다. 이에 따라 복수의 반도체 칩을 포함하는 반도체 패키지가 요구되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 복수의 반도체 칩을 포함하는 반도체 패키지를 제공하는데 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 패키지 기판; 상기 패키지 기판 상에 배치되고, 유기 절연 물질로 이루어진 절연성 베이스층 및 상기 절연성 베이스층 내에 제공된 도전층을 포함하는 브릿지 칩; 상기 패키지 기판 상에서, 상기 브릿지 칩의 측벽을 둘러싸는 제1 밀봉층; 상기 브릿지 칩의 일부에 중첩되도록 상기 브릿지 칩 상에 배치된 제1 반도체 칩; 및 상기 브릿지 칩의 다른 일부에 중첩되도록 상기 브릿지 칩 상에 배치된 제2 반도체 칩;을 포함하는 반도체 패키지를 제공한다.
예시적인 실시예들에서, 상기 브릿지 칩은 상기 절연성 베이스층과 상기 패키지 기판 사이에 배치된 절연성 지지층을 더 포함하고, 상기 절연성 지지층의 측벽은 상기 절연성 베이스층의 측벽과 정렬되고, 상기 절연성 지지층의 물질은 상기 절연성 베이스층의 물질과 상이한 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제1 밀봉층을 관통하는 수직 연결 도전체들을 더 포함하고, 상기 수직 연결 도전체들의 일부는 상기 제1 반도체 칩과 상기 패키지 기판 사이를 전기적으로 연결하고, 상기 수직 연결 도전체들의 다른 일부는 상기 제2 반도체 칩과 상기 패키지 기판 사이를 전기적으로 연결하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 브릿지 칩과 상기 제1 반도체 칩 사이 및 상기 브릿지 칩과 상기 제2 반도체 칩 사이에 배치된 재배선 구조체를 더 포함하고, 상기 재배선 구조체는, 상기 제1 밀봉층을 덮는 재배선 절연층; 및 상기 브릿지 칩의 상기 도전층, 상기 수직 연결 도전체들, 상기 제1 반도체 칩, 및 상기 제2 반도체 칩에 전기적으로 연결된 재배선 도전층; 을 포함하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제1 반도체 칩 및 상기 제2 반도체 칩을 둘러싸는 제2 밀봉층을 더 포함하고, 상기 제1 밀봉층 및 상기 제2 밀봉층은 에폭시 몰딩 컴파운드로 이루어지고, 상기 브릿지 칩의 상기 절연성 베이스층 및 상기 재배선 구조체의 상기 재배선 절연층은 폴리이미드로 이루어진 것을 특징으로 한다.
예시적인 실시예들에서, 상기 수직 연결 도전체들과 상기 패키지 기판 사이에 배치된 기판 연결 범프들; 및 상기 수직 연결 도전체들과 상기 패키지 기판 사이에서, 상기 기판 연결 범프들을 둘러싸는 언더필 물질층;을 더 포함하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 브릿지 칩과 상기 패키지 기판 사이에 배치되고, 상기 브릿지 칩의 상기 도전층과 상기 패키지 기판의 패드 사이를 전기적으로 연결하는 브릿지 연결 범프를 더 포함하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 패키지 기판은 상기 브릿지 칩을 수용하도록 구성된 캐비티를 포함하고, 상기 제1 밀봉층의 일부는 상기 패키지 기판의 상기 캐비티 내에 채워져 상기 브릿지 칩의 측벽을 둘러싸는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 브릿지 칩은 상기 제1 반도체 칩 또는 상기 제2 반도체 칩에 중첩된 제1 영역과, 상기 제1 반도체 칩 및 상기 제2 반도체 칩에 중첩되지 않은 제2 영역을 포함하고, 상기 도전층은 상기 제1 영역 내에 배치된 제1 도전성 라인 패턴들 및 상기 제2 영역 내에 배치된 제2 도전성 라인 패턴들을 포함하고, 상기 제1 도전성 라인 패턴들의 선폭은 상기 제2 도전성 라인 패턴들의 선폭보다 큰 것을 특징으로 한다.
본 발명의 예시적인 실시예들에 의하면, 제1 반도체 칩과 제2 반도체 칩은 브릿지 칩의 도전층 및/또는 재배선 구조체의 재배선 도전층을 포함하는 신호 전송 경로를 통해 상호 전기적으로 연결될 수 있다. 이에 따라, 반도체 패키지에서, 파워 무결성 및 신호 무결성과 같은 전기적 특성이 향상될 수 있다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 2는 도 1의 "AA"로 표시된 영역을 확대하여 나타내는 확대도이다.
도 3a 내지 도 3d는 본 발명의 예시적인 실시예들에 따른 브릿지 칩의 제조 방법을 나타내는 단면도들이다.
도 4a 내지 도 4e는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 5는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 6a 내지 도 6c는 본 발명의 예시적인 실시예들에 따른 브릿지 칩의 제조 방법을 나타내는 단면도들이다.
도 7은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 8은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 9는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
이하, 첨부도면을 참조하여 본 개시의 예시적인 실시예들을 상세히 설명하기로 한다. 그러나, 본 개시의 예시적인 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 개시의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 개시의 예시적인 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 개시의 개념을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 개시의 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 개시의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.
본 개시에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 개시의 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함한다" 또는 "갖는다" 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 개시의 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10)를 나타내는 단면도이다. 도 2는 도 1의 "AA"로 표시된 영역을 확대하여 나타내는 확대도이다.
도 1 및 도 2를 참조하면, 반도체 패키지(10)는 패키지 기판(110), 브릿지 칩(130), 제1 밀봉층(121), 수직 연결 도전체(123), 재배선 구조체(180), 제1 반도체 칩(150), 제2 반도체 칩(160), 및 제2 밀봉층(179)을 포함할 수 있다.
패키지 기판(110)은 인쇄 회로 기판, 웨이퍼 기판, 세라믹 기판, 유리 기판 등을 기반으로 형성될 수 있다. 예시적인 실시예들에서, 상기 패키지 기판(110)은 인쇄 회로 기판일 수 있다. 예를 들면, 패키지 기판(110)은 멀티 레이어 인쇄회로기판일 수 있다.
패키지 기판(110)은 서로 반대된 상면(110US) 및 하면을 포함할 수 있다. 패키지 기판(110)의 상면(110US)은 제1 반도체 칩(150) 및 제2 반도체 칩(160)과 마주하는 표면이고, 패키지 기판(110)의 하면은 외부 연결 단자(191)가 부착되는 표면일 수 있다. 이하에서, 수평 방향은 패키지 기판(110)의 상면(110US)에 평행한 방향(예를 들어, X방향 및/또는 Y방향)으로 정의하고, 수직 방향(예를 들어, Z방향)은 패키지 기판(110)의 상면(110US)에 수직한 방향(예를 들어, Z방향)으로 정의하고, 수평 폭은 수평 방향(예를 들어, X방향 및/또는 Y방향)에 다른 길이로 정의한다.
패키지 기판(110)은 기판 베이스(111), 기판 베이스(111)의 상면에 배치된 제1 기판 상부 패드(113), 기판 베이스(111)의 하면에 배치된 기판 하부 패드(115), 및 기판 베이스(111) 내에 배치된 내부 배선(117)을 포함할 수 있다. 기판 베이스(111)는 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 제1 기판 상부 패드(113), 기판 하부 패드(115), 및 내부 배선(117)은 도전성 물질, 예를 들어 구리(Cu), 알루미늄(Al)과 같은 금속을 포함할 수 있다. 제1 기판 상부 패드(113) 및 기판 하부 패드(115)는 내부 배선(117)을 통해 상호 전기적으로 연결될 수 있다. 제1 기판 상부 패드(113)는 수직 연결 도전체(123)에 물리적 및 전기적으로 연결되는 패드일 수 있다. 기판 하부 패드(115)는 외부 연결 단자(191)가 부착되는 패드일 수 있다. 외부 연결 단자(191)는 예를 들어 솔더 볼을 이용하여 형성될 수 있다. 반도체 패키지(10)는 외부 연결 단자(191)를 통하여 반도체 패키지(10)가 탑재되는 외부 전자 기기의 메인 보드 또는 시스템 보드 등에 전기적으로 연결될 수 있다.
브릿지 칩(130)은 패키지 기판(110) 상에 배치될 수 있다. 예를 들어, 브릿지 칩(130)은 패키지 기판(110)의 상면(110US)의 대략 중심부 상에 배치되고, 제1 반도체 칩(150) 및 제2 반도체 칩(160) 각각에 수직 방향(예를 들어, Z방향)으로 부분적으로 중첩될 수 있다. 브릿지 칩(130)은 제1 반도체 칩(150)과 제2 반도체 칩(160) 사이를 전기적으로 연결하도록 구성될 수 있다. 예시적인 실시예들에서, 브릿지 칩(130)과 패키지 기판(110) 사이에는 브릿지 칩(130)을 패키지 기판(110)에 접착시키기도록 구성된 접착 필름(141)이 배치될 수 있다. 상기 접착 필름(141)은 예를 들어, 다이 어태치 필름으로부터 형성될 수 있다.
브릿지 칩(130)은 절연성 베이스층(135) 및 도전층(131)을 포함할 수 있다. 예시적인 실시예들에서, 브릿지 칩(130)은 재배선(redistribution) 공정을 통해 형성된 배선 구조물을 포함할 수 있다. 예시적인 실시예들에서, 절연성 베이스층(135)은 유기 절연 물질로 이루어질 수 있다. 예시적인 실시예들에서, 절연성 베이스층(135)은 PID(photo imageable dielectric), 폴리이미드(polyimide)와 같은 감광성 물질을 포함할 수 있다. 도전층(131)은 절연성 베이스층(135) 내에 제공될 수 있다. 도전층(131)은 절연성 베이스층(135) 내에서 연장된 라인 패턴들을 포함하며, 상기 라인 패턴의 선폭 및 인접된 라인 패턴 사이의 간격은 각각 약 1마이크로미터 내지 약 20마이크로미터 사이의 범위를 가질 수 있다.
구체적으로, 브릿지 칩(130)은 서로 다른 수직 레벨에 위치된 도전층들(131)과, 서로 다른 수직 레벨에 위치된 도전층들(131) 사이를 전기적으로 연결하도록 절연성 베이스층(135) 내에서 수직 방향(예를 들어, Z방향)으로 연장된 도전성 비아(133)를 포함할 수 있다. 예시적인 실시예들에서, 상기 도전성 비아(133)는 패키지 기판(110)에 인접할수록 수평 폭이 좁아지는 테이퍼 형태를 가질 수 있다. 예를 들어, 도전층(131) 및 도전성 비아는 텅스텐(W), 구리(Cu), 지르코늄(Zr), 티타늄(Ti), 탄탈럼(Ta), 알루미늄(Al), 루테늄(Ru), 팔라듐(Pd), 백금(Pt), 코발트(Co), 니켈(Ni), 또는 이들의 조합을 포함할 수 있다.
도 2에 도시된 바와 같이, 브릿지 칩(130)은 제1 반도체 칩(150) 또는 제2 반도체 칩(160)에 수직 방향(예를 들어, Z방향)으로 중첩된 제1 영역(R1)과, 제1 반도체 칩(150) 및 제2 반도체 칩(160) 모두에 대해 수직 방향(예를 들어, Z방향)으로 중첩되지 않은 제2 영역(R2)을 포함할 수 있다. 도전층(131)은 제1 영역(R1) 내에 제공된 제1 도전성 라인 패턴들(1311)과, 제2 영역(R2) 내에 제공된 제2 도전성 라인 패턴들(1313)을 포함할 수 있다. 제1 도전성 라인 패턴들(1311) 및 제2 도전성 라인 패턴들(1313)은 각각 수평 방향(예를 들어, X방향 및/또는 Y방향)으로 연장될 수 있다. 이 때, 제1 도전성 라인 패턴들(1311)의 선폭 및 피치(또는, 인접된 제1 도전성 라인 패턴들(1311) 사이의 간격)은 각각 제2 도전성 라인 패턴들(1313)의 선폭 및 피치(또는, 인접된 제2 도전성 라인 패턴들(1313) 사이의 간격)보다 클 수 있다. 예시적인 실시예들에서, 제1 도전성 라인 패턴들(1311)의 선폭은 제2 도전성 라인 패턴들(1313)의 선폭의 2배 내지 5배 사이일 수 있다. 예시적인 실시예들에서, 인접된 제1 도전성 라인 패턴들(1311) 사이의 간격은 인접된 제1 도전성 라인 패턴들(1311) 사이의 간격의 2배 내지 5배 사이일 수 있다.
제1 밀봉층(121)은 패키지 기판(110)의 상에 배치되며, 패키지 기판(110)의 상면(110US)을 덮을 수 있다. 제1 밀봉층(121)은 브릿지 칩(130)의 측벽을 둘러쌀 수 있다. 제1 밀봉층(121)은 브릿지 칩(130)의 절연성 베이스층(135)의 측벽에 직접 접촉할 수 있다. 제1 밀봉층(121)은 브릿지 칩(130)의 절연성 베이스층(135)의 측벽을 전체적으로 덮을 수 있고, 절연성 베이스층(135)의 측벽의 상단으로부터 하단까지 절연성 베이스층(135)의 측벽을 따라 연장될 수 있다. 제1 밀봉층(121)은 브릿지 칩(130)의 상면을 더 덮도록 구성될 수 있다. 일부 예시적인 실시예들에서, 제1 밀봉층(121)은 브릿지 칩(130)의 상면을 덮지 않을 수 있으며, 브릿지 칩(130)의 상면은 재배선 구조체(180)에 직접 접촉될 수도 있다. 더 나아가, 제1 밀봉층(121)은 접착 필름(141)에 접촉될 수 있다.
제1 밀봉층(121)은 절연성 폴리머, 에폭시, 또는 이들의 조합으로 형성될 수 있다. 예시적인 실시예들에서, 제1 밀봉층(121)은 에폭시 몰딩 컴파운드를 포함할 수 있다. 예를 들어, 제1 밀봉층(121)은 수지 및 수지에 함유된 필러(예를 들어, 실리카)를 포함할 수 있다. 예시적인 실시예들에서, 제1 밀봉층(121)은 폴리이미드를 포함할 수 있다.
수직 연결 도전체(123)는 패키지 기판(110) 상에 배치되고, 브릿지 칩(130)으로부터 측 방향으로 이격될 수 있다. 수직 연결 도전체(123)는 제1 밀봉층(121) 내에서 수직 방향(예를 들어, Z방향)으로 연장된 기둥 형태를 가지며, 제1 밀봉층(121)을 관통할 수 있다. 수직 연결 도전체(123)의 하면은 패키지 기판(110)의 제1 기판 상부 패드(113)에 접촉되고, 수직 연결 도전체(123)의 상면은 재배선 구조체(180)의 재배선 도전층(181)에 접촉될 수 있다. 수직 연결 도전체(123)는 패키지 기판(110)의 배선과 재배선 구조체(180)의 재배선 도전층(181) 사이를 전기적으로 연결할 수 있다.
예시적인 실시예들에서, 수직 연결 도전체(123)는 구리(Cu), 알루미늄(Al), 솔더, 주석(Sn), 아연(Zn), 납(Pb), 은(Ag), 금(Au), 팔라듐(Pd) 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 수직 연결 도전체(123)는 도금 공정을 통해 형성되며 구리를 포함하는 도전성 포스트일 수 있다.
재배선 구조체(180)는 제1 밀봉층(121) 및 브릿지 칩(130) 상에 배치될 수 있다. 재배선 구조체(180)는 재배선 절연층(189) 및 재배선 도전층(181)을 포함할 수 있다.
재배선 절연층(189)은 제1 밀봉층(121)의 상면 및 브릿지 칩(130)의 상면을 따라 연장되어, 제1 밀봉층(121)의 상면 및 브릿지 칩(130)의 상면을 덮을 수 있다. 재배선 절연층(189)은 절연성 폴리머, 에폭시, 또는 이들의 조합으로 형성될 수 있다. 예시적인 실시예들에서, 재배선 절연층(189)은 PID, 폴리이미드와 같은 감광성 물질을 포함할 수 있다.
예시적인 실시예들에서, 재배선 구조체(180)의 재배선 절연층(189)과 브릿지 칩(130)의 절연성 베이스층(135)은 동일한 물질 및/또는 물질 조성을 가질 수 있다. 재배선 절연층(189)과 절연성 베이스층(135)은 동일한 유기 절연 물질, 예를 들어 폴리이미드로 이루어질 수 있다.
재배선 도전층(181)은 재배선 절연층(189) 내에 제공될 수 있다. 재배선 도전층(181)은 재배선 구조체(180)의 상측에 제공된 제1 칩 연결 범프(171) 및/또는 제2 칩 연결 범프(173)에 전기적으로 연결될 수 있고, 재배선 구조체(180)의 하측에 제공된 수직 연결 도전체(123) 및/또는 브릿지 칩(130)의 도전층(131)에 전기적으로 연결될 수 있다. 재배선 도전층(181)은 제1 반도체 칩(150)과 브릿지 칩(130) 사이, 제2 반도체 칩(160)과 브릿지 칩(130) 사이, 제1 반도체 칩(150)과 수직 연결 도전체(123) 사이, 제2 반도체 칩(160)과 수직 연결 도전체(123) 사이, 및/또는 수직 연결 도전체(123)와 브릿지 칩(130) 사이를 전기적으로 연결하도록 구성될 수 있다. 재배선 도전층(181)은 재배선 절연층(189) 내에서 수평 방향(예를 들어, X방향 및/또는 Y방향)연장된 라인 패턴들을 포함하며, 라인 패턴의 선폭 및 인접된 라인 패턴 사이의 간격은 각각 약 0.1마이크로미터 내지 약 20마이크로미터 사이의 범위를 가질 수 있다.
재배선 도전층(181)은 복층 구조를 가질 수도 있다. 재배선 도전층(181)이 복층 구조를 가지는 경우, 서로 다른 수직 레벨에 배치된 재배선 도전층들(181)은 재배선 절연층(189) 내에서 수직 방향(예를 들어, Z방향)으로 연장된 재배선 비아를 통해 상호 전기적으로 연결될 수 있다. 예를 들어, 재배선 도전층(181) 및 재배선 비아는 텅스텐(W), 구리(Cu), 지르코늄(Zr), 티타늄(Ti), 탄탈럼(Ta), 알루미늄(Al), 루테늄(Ru), 팔라듐(Pd), 백금(Pt), 코발트(Co), 니켈(Ni), 또는 이들의 조합을 포함할 수 있다.
재배선 구조체(180)는 제1 반도체 칩(150) 또는 제2 반도체 칩(160)에 수직 방향(예를 들어, Z방향)으로 중첩된 제1 영역과, 제1 반도체 칩(150) 및 제2 반도체 칩(160)에 수직 방향(예를 들어, Z방향)으로 중첩되지 않고 제1 반도체 칩(150)과 제2 반도체 칩(160) 사이에 있는 제2 영역을 포함할 수 있다. 재배선 도전층(181)은 재배선 구조체(180)의 상기 제1 영역 내에 제공된 제1 재배선 라인 패턴들(1811)과 재배선 구조체(180)의 상기 제2 영역 내에 제공된 제2 재배선 라인 패턴들(1813)을 포함할 수 있다. 이 때, 제1 재배선 라인 패턴들(1811)의 선폭 및 피치(또는, 인접된 제1 재배선 라인 패턴들(1811) 사이의 간격)은 각각 제2 재배선 라인 패턴들(1813)의 선폭 및 피치(또는, 인접된 제2 재배선 라인 패턴들(1813) 사이의 간격)보다 클 수 있다. 예시적인 실시예들에서, 제1 재배선 라인 패턴들(1811)의 선폭은 제2 재배선 라인 패턴들(1813)의 선폭의 2배 내지 5배 사이일 수 있다. 예시적인 실시예들에서, 인접된 제1 재배선 라인 패턴들(1811) 사이의 간격은 인접된 제1 재배선 라인 패턴들(1811) 사이의 간격의 2배 내지 5배 사이일 수 있다.
제1 반도체 칩(150)은 재배선 구조체(180) 상에 배치될 수 있다. 제1 반도체 칩(150)은 부분적으로 브릿지 칩(130)에 수직 방향(예를 들어, Z방향)으로 중첩될 수 있다. 제1 반도체 칩(150)은 실리콘(Si)과 같은 반도체 물질을 포함하는 제1 반도체 기판(151)과, 제1 반도체 기판(151)의 활성면 상에 형성된 소자층을 포함할 수 있다. 제1 반도체 기판(151)의 활성면은 제1 칩 패드(153)가 마련된 제1 반도체 칩(150)의 하면에 인접한 표면일 수 있고, 제1 반도체 기판(151)의 비활성면은 상기 활성면에 반대되고 제1 반도체 칩(150)의 상면에 인접한 표면일 수 있다. 제1 반도체 칩(150)의 상기 소자층에는 다양한 종류의 복수의 개별 소자(individual devices)가 형성되며, 제1 칩 패드(153)는 상기 소자층의 복수의 개별 소자에 전기적으로 연결될 수 있다. 예컨대, 상기 복수의 개별 소자는 미세 전자 소자(microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-oxide-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다. 예시적인 실시예들에서, 제1 반도체 칩(150)은 메모리 칩, 로직 칩, 전력 관리 집적회로(Power Management IC) 칩 중 어느 하나에 해당할 수 있다.
제1 반도체 칩(150)과 재배선 구조체(180) 사이에는 제1 칩 연결 범프들(171)이 배치될 수 있다. 제1 칩 연결 범프들(171)은 각각 제1 반도체 칩(150)의 제1 칩 패드(153)와 재배선 구조체(180)의 상면에 제공된 재배선 도전층(181)에 접촉될 수 있다. 제1 반도체 칩(150)과 재배선 구조체(180) 사이에는 제1 언더필 물질층(175)이 배치될 수 있다. 제1 언더필 물질층(175)은 제1 반도체 칩(150)과 재배선 구조체(180) 사이의 틈을 채우고, 제1 칩 연결 범프들(171) 각각의 측벽을 둘러쌀 수 있다. 예시적인 실시예들에서, 제1 언더필 물질층(175)은 에폭시 수지와 같은 언더필 물질로 형성되거나 비전도성 필름으로 형성될 수도 있다. 예시적인 실시예들에서, 제1 언더필 물질층(175)은 몰디드 언더필 공정을 통해 제2 밀봉층(179)과 함께 형성될 수도 있다.
제2 반도체 칩(160)은 재배선 구조체(180) 상에 배치될 수 있다. 제2 반도체 칩(160)은 부분적으로 브릿지 칩(130)에 수직 방향(예를 들어, Z방향)으로 중첩될 수 있다. 제2 반도체 칩(160)은 실리콘(Si)과 같은 반도체 물질을 포함하는 반도체 기판과, 반도체 기판의 활성면 상에 형성된 소자층을 포함할 수 있다. 예시적인 실시예들에서, 제2 반도체 칩(160)은 메모리 칩, 로직 칩, 전력 관리 집적회로 칩 중 어느 하나에 해당할 수 있다. 예시적인 실시예들에서, 제2 반도체 칩(160)은 복수의 반도체 칩이 적층된 칩 스택으로 구성될 수 있다. 예시적인 실시예들에서, 제2 반도체 칩(160)은 HBM 메모리 장치를 포함할 수 있다.
제2 반도체 칩(160)과 재배선 구조체(180) 사이에는 제2 칩 연결 범프들(173)이 배치될 수 있다. 제2 칩 연결 범프들(173)은 각각 제2 반도체 칩(160)의 제2 칩 패드(163)와 재배선 구조체(180)의 상면에 제공된 재배선 도전층(181)에 접촉될 수 있다. 제2 반도체 칩(160)과 재배선 구조체(180) 사이에는 제2 언더필 물질층(177)이 배치될 수 있다. 제2 언더필 물질층(177)은 제2 반도체 칩(160)과 재배선 구조체(180) 사이의 틈을 채우고, 제2 칩 연결 범프들(173) 각각의 측벽을 둘러쌀 수 있다. 예시적인 실시예들에서, 제2 언더필 물질층(177)은 에폭시 수지와 같은 언더필 물질로 형성되거나 비전도성 필름으로 형성될 수도 있다. 예시적인 실시예들에서, 제2 언더필 물질층(177)은 몰디드 언더필 공정을 통해 제2 밀봉층(179)과 함께 형성될 수도 있다.
일부 예시적인 실시에들에서, 재배선 구조체(180)는 생략될 수 있다. 이 경우, 제1 밀봉층(121)은 제2 밀봉층(179), 제1 언더필 물질층(175), 및 제2 언더필 물질층(177)에 직접 접촉될 수 있고, 제1 반도체 칩(150)은 제1 칩 연결 범프들(171)을 통해 수직 연결 도전체들(123)의 일부 및 브릿지 칩(130)의 도전층(131)에 직접 전기적으로 연결될 수 있고, 제2 반도체 칩(160)은 제2 칩 연결 범프들(173)을 통해 수직 연결 도전체들(123)의 다른 일부 및 브릿지 칩(130)의 도전층(131)에 직접 전기적으로 연결될 수 있다.
제2 밀봉층(179)은 재배선 구조체(180) 상에 배치될 수 있다. 제2 밀봉층(179)은 재배선 구조체(180)의 상면에 접촉되고, 제1 반도체 칩(150)의 측벽 및 제2 반도체 칩(160)의 측벽을 둘러쌀 수 있다. 예시적인 실시예들에서, 제1 반도체 칩(150)의 상면 및 제2 반도체 칩(160)의 상면은 제2 밀봉층(179)을 통해 외부로 노출될 수 있다. 다른 예시적인 실시예들에서, 제1 반도체 칩(150)의 상면 및 제2 반도체 칩(160)의 상면은 제2 밀봉층(179)에 덮일 수도 있다. 제2 밀봉층(179)의 수평 폭은 제1 밀봉층(121)의 수평 폭과 동일할 수 있고, 제2 밀봉층(179)의 측벽은 재배선 구조체(180)의 측벽 및 제1 밀봉층(121)의 측벽에 정렬될 수 있다. 즉, 제2 밀봉층(179)의 측벽은 재배선 구조체(180)의 측벽 및 제1 밀봉층(121)의 측벽과 동일 평면 상에 있을 수 있다.
제2 밀봉층(179)은 절연성 폴리머, 에폭시, 또는 이들의 조합으로 형성될 수 있다. 예시적인 실시예들에서, 제2 밀봉층(179)은 에폭시 몰딩 컴파운드를 포함할 수 있다. 예를 들어, 제2 밀봉층(179)은 수지 및 상기 수지에 함유된 필러(예를 들어, 실리카)를 포함할 수 있다.
예시적인 실시예들에서, 제2 밀봉층(179)은 제1 밀봉층(121)과 동일한 물질 및/또는 물질 조성을 가질 수 있다. 예를 들어, 제1 밀봉층(121) 및 제2 밀봉층(179)은 에폭시 몰딩 컴파운드로 형성될 수 있다. 제1 밀봉층(121) 및 제2 밀봉층(179)이 에폭시 몰딩 컴파운드로 형성된 경우, 제1 밀봉층(121) 및 제2 밀봉층(179) 각각에 함유된 필러의 사이즈 또는 필러의 함량은 서로 동일할 수도 있고 상이할 수도 있다.
반도체 패키지(10)에서, 제1 반도체 칩(150)과 제2 반도체 칩(160)은 브릿지 칩(130)의 도전층(131) 및/또는 재배선 구조체(180)의 재배선 도전층(181)을 포함하는 신호 전송 경로를 통해 상호 전기적으로 연결될 수 있다. 이에 따라, 반도체 패키지(10)에서, 파워 무결성(power integrity) 및 신호 무결성(signal integrity)과 같은 전기적 특성이 향상될 수 있다.
도 3a 내지 도 3d는 본 발명의 예시적인 실시예들에 따른 브릿지 칩(130)의 제조 방법을 나타내는 단면도들이다. 이하에서, 도 3a 내지 도 3d를 참조하여, 도 1 및 도 2에 도시된 브릿지 칩(130)의 제조 방법을 설명한다.
도 3a를 참조하면, 제1 캐리어 기판(CS1)을 준비한다. 제1 캐리어 기판(CS1)은 예를 들어, 웨이퍼, 유리, 폴리머 등으로부터 형성될 수 있다. 예시적인 실시에들에서, 제1 캐리어 기판(CS1)은 실리콘 웨이퍼일 수 있다. 준비된 제1 캐리어 기판(CS1) 상에서 재배선 공정을 수행하여 재배선 절연층(189) 및 재배선 도전층(181)을 포함하는 구조체(PS1)를 형성한다.
도 3a 및 도 3b를 참조하면, 구조체(PS1)에 대한 절단 공정을 수행하여, 구조체(PS1)로부터 다수의 브릿지 칩(130)을 제조할 수 있다.
도 3c를 참조하면, 다수의 브릿지 칩(130) 상에 제2 캐리어 기판(CS2)을 부착한다. 예를 들어, 제2 캐리어 기판(CS2)은 지지 필름일 수 있다. 다수의 브릿지 칩(130) 상에 제2 캐리어 기판(CS2)을 부착한 이후, 제1 캐리어 기판(CS1)에 대한 박형화 공정을 수행한다. 즉, 제1 캐리어 기판(CS1)에 대한 그라인딩 공정을 수행하여, 제1 캐리어 기판(CS1)의 두께가 감소하도록 제1 캐리어 기판(CS1)의 일부를 제거할 수 있다.
도 3c 및 도 3d를 참조하면, 제1 캐리어 기판(CS1)을 제거할 수 있다. 예시적인 실시예들에서, 제1 캐리어 기판(CS1)은 식각 공정을 통해 제거될 수 있다. 제1 캐리어 기판(CS1)이 제거됨에 따라, 다수의 브릿지 칩(130) 각각의 하면이 노출될 수 있다. 제1 캐리어 기판(CS1)을 제거한 이후, 제2 캐리어 기판(CS2)은 다수의 브릿지 칩(130)으로부터 분리될 수 있다.
도 4a 내지 도 4e는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10)의 제조 방법을 나타내는 단면도들이다. 이하에서, 도 4a 내지 도 4e를 참조하여, 도 1 및 도 2에 도시된 반도체 패키지(10)의 제조 방법을 설명한다.
도 4a를 참조하면, 패키지 기판(110) 상에 수직 연결 도전체들(123)을 형성한다. 수직 연결 도전체들(123)은 패키지 기판(110)의 제1 기판 상부 패드들(113) 상에 부착될 수 있다. 수직 연결 도전체들(123)은 구리를 포함하며, 도금 공정을 통해 형성될 수 있다. 예를 들어, 수직 연결 도전체들(123)을 형성하기 위해, 패키지 기판(110) 상에 오프닝들을 가진 희생층을 형성하는 단계, 도금 공정을 이용하여 희생층의 오프닝들에 도전성 물질을 채우는 단계, 및 상기 희생층을 제거하는 단계를 차례로 수행할 수 있다.
다음으로, 도 3a 내지 도 3d를 참조하여 설명된 제조 방법을 통해 제조된 브릿지 칩(130)을 패키지 기판(110) 상에 실장한다. 즉, 도 3d에 도시된 다수의 브릿지 칩(130) 중 어느 하나를 제2 캐리어 기판으로부터 분리한 후, 제2 캐리어 기판에서 분리된 브릿지 칩(130)을 패키지 기판(110) 상에 실장할 수 있다. 브릿지 칩(130)은 접착 필름(141)에 의해 패키지 기판(110)의 상면(110US)의 중심부 상에 부착될 수 있다.
도 4b를 참조하면, 패키지 기판(110) 상에, 브릿지 칩(130) 및 수직 연결 도전체들(123)을 덮는 제1 밀봉층(121)을 형성한다. 예를 들어, 제1 밀봉층(121)은 에폭시 몰딩 컴파운드를 이용한 몰딩 공정을 통해 형성될 수 있다.
도 4b 및 도 4c를 참조하면, 도 4b의 결과물의 상측으로부터 연마 공정을 수행하여, 수직 연결 도전체들(123) 및 브릿지 칩(130)이 제1 밀봉층(121)의 상면을 통해 외부로 노출시킬 수 있다. 상기 연마 공정을 통해, 제1 밀봉층(121)의 일부 및 수직 연결 도전체들(123) 각각의 일부가 제거될 수 있고, 나아가 브릿지 칩(130)의 상면에 있는 도전층(131)의 일부가 제거될 수 있다. 상기 연마 공정은 예를 들어, 화학적 기계적 연마와 같은 평탄화 공정을 포함할 수 있다. 이에 따라, 상기 연마 공정을 통해 얻은 표면은 대체로 평면이며, 제1 밀봉층(121)의 평탄화된 표면과 수직 연결 도전체들(123) 각각의 평탄화된 표면은 대체로 동일 평면 상에 있을 수 있다.
도 4d를 참조하면, 제1 밀봉층(121) 및 브릿지 칩(130) 상에, 재배선 절연층(189) 및 재배선 도전층(181)을 포함하는 재배선 구조체(180)를 형성한다. 재배선 구조체(180)는 재배선 공정을 통해 형성될 수 있다.
도 4e를 참조하면, 재배선 구조체(180) 상에, 제1 반도체 칩(150) 및 제2 반도체 칩(160)을 실장한다. 제1 반도체 칩(150) 및 제2 반도체 칩(160)은 각각 플립칩 방식으로 재배선 구조체(180) 상에 실장될 수 있다. 브릿지 칩(130)은 제1 반도체 칩(150)의 일부 및 제2 반도체 칩(160)의 일부와 수직 방향(예를 들어, Z방향)으로 중첩될 수 있다. 제1 반도체 칩(150)은 제1 칩 연결 범프들(171)을 통해 대응된 재배선 도전층(181)에 전기적 및 물리적으로 연결될 수 있다. 제2 반도체 칩(160)은 제2 칩 연결 범프들(173)을 통해 대응된 재배선 도전층(181)에 전기적 및 물리적으로 연결될 수 있다.
제1 반도체 칩(150) 및 제2 반도체 칩(160)이 재배선 구조체(180) 상에 실장된 후, 재배선 구조체(180)와 제1 반도체 칩(150) 사이의 틈을 채우는 제1 언더필 물질층(175)과, 재배선 구조체(180)와 제2 반도체 칩(160) 사이의 틈을 채우는 제2 언더필 물질층(177)을 형성한다. 제1 언더필 물질층(175) 및 제2 언더필 물질층(177)은 각각, 예를 들어 모세관 언더필 공정을 통해 형성될 수 있다.
다음으로, 도 1을 참조하면, 제1 언더필 물질층(175) 및 제2 언더필 물질층(177)을 형성한 이후, 몰딩 공정을 통해 제1 반도체 칩(150) 및 제2 반도체 칩(160)을 몰딩하는 제2 밀봉층(179)을 형성하고, 패키지 기판(110)의 기판 하부 패드들(115)에 부착된 외부 연결 단자들(191)을 형성할 수 있다.
도 5는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(12)를 나타내는 단면도이다. 이하에서, 앞서 도 1 및 도 2를 참조하여 설명된 반도체 패키지(10)와의 차이점을 중심으로 도 5에 도시된 반도체 패키지(12)에 대해 설명한다.
도 5를 참조하면, 반도체 패키지(12)에서, 브릿지 칩(130a)은 배선층(139)과 절연성 지지층(137)을 포함할 수 있다.
브릿지 칩(130a)의 배선층(139)은 절연성 베이스층(135) 및 도전층(131)을 포함할 수 있으며, 브릿지 칩(130a)의 절연성 베이스층(135) 및 도전층(131)은 도 1을 참조하여 설명된 절연성 베이스층(135) 및 도전층(131)과 대체로 동일 또는 유사할 수 있다. 브릿지 칩(130a)의 상면은 재배선 구조체(180)에 직접 접촉될 수 있으며, 브릿지 칩(130a)의 상면에 마련된 도전층(131)은 재배선 구조체(180)의 하면에 마련된 재배선 도전층(181)에 직접 연결될 수 있다. 브릿지 칩(130a)에서, 서로 다른 수직 레벨에 위치된 도전층들(131)은 절연성 베이스층(135) 내에서 수직 방향(예를 들어, Z방향)으로 연장된 도전성 비아(133)를 통해 상호 전기적으로 연결될 수 있다. 예시적인 실시예들에서, 도전성 비아(133)는 패키지 기판(110)으로부터 멀어지는 방향으로 수평 폭이 좁아지는 테이퍼 형태를 가질 수 있다.
절연성 지지층(137)은 배선층(139)의 하측에 배치될 수 있다. 즉, 절연성 지지층(137)은 배선층(139)과 패키지 기판(110) 사이에 배치될 수 있다. 절연성 지지층(137)의 수평 폭 또는 평면적은 배선층(139)의 수평 폭 또는 평면적과 실질적으로 동일할 수 있다. 절연성 지지층(137)의 측벽은 배선층(139)의 절연성 베이스층(135)의 측벽과 수직 방향(예를 들어, Z방향)으로 정렬될 수 있고, 절연성 지지층(137)의 측벽은 배선층(139)의 절연성 베이스층(135)의 측벽과 동일 평면 상에 있을 수 있다. 제1 밀봉층(121)은 절연성 지지층(137)의 측벽 및 절연성 베이스층(135)의 측벽을 따라 연장되며, 절연성 지지층(137)의 측벽 및 절연성 베이스층(135)의 측벽을 둘러쌀 수 있다.
절연성 지지층(137)은 절연성 폴리머, 에폭시, 또는 이들의 조합으로 형성될 수 있다. 예시적인 실시예들에서, 절연성 지지층(137)은 에폭시 몰딩 컴파운드를 포함할 수 있다. 예를 들어, 절연성 지지층(137)은 수지 및 수지에 함유된 필러(예를 들어, 실리카)를 포함할 수 있다. 예시적인 실시예들에서, 절연성 지지층(137)의 물질은 절연성 베이스층(135)의 물질과 상이할 수 있다. 예시적인 실시예들에서, 절연성 지지층(137)은 에폭시 몰딩 컴파운드로부터 형성되고, 절연성 베이스층(135)은 폴리이미드로부터 형성될 수 있다.
예시적인 실시예들에서, 절연성 지지층(137)과 제1 밀봉층(121)은 동일한 물질 및/또는 물질 조성을 가질 수 있다. 예시적인 실시예들에서, 제1 밀봉층(121) 및 절연성 지지층(137)은 에폭시 몰딩 컴파운드로 형성될 수 있다. 제1 밀봉층(121) 및 절연성 지지층(137)이 에폭시 몰딩 컴파운드로 형성된 경우, 제1 밀봉층(121) 및 절연성 지지층(137) 각각에 함유된 필러의 사이즈 또는 필러의 함량은 서로 동일할 수도 있고 상이할 수도 있다. 서로 접촉된 제1 밀봉층(121)과 절연성 지지층(137)이 서로 동일한 물질로 형성된 경우, 제1 밀봉층(121)의 열 팽창 계수는 절연성 지지층(137)의 열 팽창 계수와 실질적으로 동일 또는 유사하므로, 반도체 패키지(12)를 구성하는 개별 구성요소들간의 열 팽창 계수 차이에 기인하여 발생하는 워피지(warpage)를 줄일 수 있다.
도 6a 내지 도 6c는 본 발명의 예시적인 실시예들에 따른 브릿지 칩(130a)의 제조 방법을 나타내는 단면도들이다. 이하에서, 도 6a 내지 도 6c를 참조하여, 도 5에 도시된 브릿지 칩(130a)의 제조 방법을 설명한다.
도 6a를 참조하면, 캐리어 기판(CS3)을 준비한다. 캐리어 기판(CS3)은 예를 들어, 웨이퍼, 유리, 폴리머 등으로부터 형성될 수 있다. 예시적인 실시에들에서, 캐리어 기판(CS3)은 유리 기판일 수 있다. 준비된 캐리어 기판(CS3) 상에서 재배선 공정을 수행하여 절연성 베이스층(135) 및 도전층(131)을 포함하는 구조체(PS2)를 형성한다.
도 6b를 참조하면, 구조체(PS2) 상에 절연성 지지층(137)을 형성한다. 예를 들어, 절연성 지지층(137)은 에폭시 몰딩 컴파운드를 이용한 몰딩 공정을 통해 형성될 수 있다.
도 6c를 참조하면, 구조체(PS2)에 대한 절단 공정을 수행하여, 구조체(PS2)로부터 다수의 브릿지 칩(130a)을 제조할 수 있다. 구조체(PS2)에 대한 절단 공정 이후, 캐리어 기판(CS3)은 다수의 브릿지 칩(130a)으로부터 분리될 수 있다.
도 7 내지 도 9는 각각 본 발명의 예시적인 실시예들에 따른 반도체 패키지들(14, 16, 18)을 나타내는 단면도들이다. 이하에서, 앞서 도 1 및 도 2를 참조하여 설명된 반도체 패키지(10)와의 차이점을 중심으로 도 7 내지 도 9에 도시된 반도체 패키지들(14, 16, 18)에 대해 설명한다.
도 7을 참조하면, 반도체 패키지(14)에서, 브릿지 칩(130)은 브릿지 연결 범프(143)를 통해 패키지 기판(110) 상에 실장될 수 있다. 브릿지 칩(130)은 절연성 베이스층(135)의 하면에 마련된 도전층(131)을 포함하며, 패키지 기판(110)은 기판 베이스(111)의 상면에 마련된 제2 기판 상부 패드(114)를 포함할 수 있다. 브릿지 연결 범프(143)는 절연성 베이스층(135)의 하면에 마련된 도전층(131)과 제2 기판 상부 패드(114) 사이에 배치되어, 도전층(131)과 제2 기판 상부 패드(114) 사이를 전기적 및 물리적으로 연결할 수 있다. 제1 밀봉층(121)은 브릿지 칩(130)과 패키지 기판(110) 사이의 틈을 채우며, 브릿지 연결 범프(143)의 측벽을 둘러쌀 수 있다. 브릿지 칩(130)은 브릿지 연결 범프(143)를 통해 패키지 기판(110)에 직접 전기적으로 연결될 수 있다.
반도체 패키지(14)에서, 제1 밀봉층(121)은 제2 밀봉층(179), 제1 언더필 물질층(175), 및 제2 언더필 물질층(177)에 직접 접촉할 수 있다. 또한, 도전성 패드들(145)이 수직 연결 도전체들(123) 및 절연성 베이스층(135)의 상면에 마련된 브릿지 칩(130)의 도전층(131) 상에 배치될 수 있다. 제1 칩 연결 범프들(171)은 도전성 패드들(145)의 일부 상에 배치되고, 제2 칩 연결 범프들(173)은 도전성 패드들(145)의 다른 일부 상에 배치될 수 있다. 제1 칩 연결 범프들(171)은 도전성 패드들(145)의 일부를 통해 수직 연결 도전체들(123)의 일부 및 브릿지 칩(130)의 도전층(131)에 전기적으로 연결될 수 있고, 제2 칩 연결 범프들(173)은 도전성 패드들(145)의 다른 일부를 통해 수직 연결 도전체들(123)의 다른 일부 및 브릿지 칩(130)의 도전층(131)에 전기적으로 연결될 수 있다. 예시적인 실시예들에서, 도전성 패드들(145)은 금속, 예를 들어 솔더를 포함할 수 있다.
도 8을 참조하면, 반도체 패키지(16)에서, 패키지 기판(110)은 브릿지 칩(130)을 수용하기 위한 캐비티(119)를 포함할 수 있다. 패키지 기판(110)의 캐비티(119)는, 브릿지 칩(130)의 측벽과 마주하는 패키지 기판(110)의 내측면과 브릿지 칩(130)의 하면과 마주하는 패키지 기판(110)의 바닥면에 의해 정의될 수 있다. 제1 밀봉층(121)의 일부는 패키지 기판(110)의 캐비티(119)에 채워져, 브릿지 칩(130)의 측벽을 둘러쌀 수 있다. 제1 밀봉층(121)의 일부는 브릿지 칩(130)의 측벽과 패키지 기판(110)의 내측면 사이의 틈을 적어도 부분적으로 채울 수 있다. 재배선 구조체(180)는 제1 밀봉층(121)을 관통하여 패키지 기판(110)의 상면(110US)에 제공된 제1 기판 상부 패드(113)에 직접 연결되는 도전성 비아를 포함할 수 있다.
도 9를 참조하면, 반도체 패키지(18)에서, 브릿지 칩(130)은 상부 연결 범프들(147)을 통해 재배선 구조체(180)에 전기적 및 물리적으로 연결될 수 있다. 좀 더 구체적으로, 상부 연결 범프(147)는 브릿지 칩(130)의 상면에 마련된 도전층(131)과 재배선 구조체(180)의 하면에 마련된 재배선 도전층(181) 사이에 배치되며, 브릿지 칩(130)의 상면에 마련된 도전층(131)과 재배선 구조체(180)의 하면에 마련된 재배선 도전층(181) 사이를 전기적 및 물리적으로 연결할 수 있다. 제1 밀봉층(121)의 일부는 브릿지 칩(130)과 재배선 구조체(180) 사이의 틈을 채우고, 상부 연결 범프들(147) 각각의 측벽을 둘러쌀 수 있다.
패키지 기판(110)과 수직 연결 도전체들(123) 사이에는 기판 연결 범프들(193)이 배치될 수 있다. 기판 연결 범프들(193)은 패키지 기판(110)의 제1 기판 상부 패드들(113)과 수직 연결 도전체들(123) 사이에 배치되어, 패키지 기판(110)의 제1 기판 상부 패드들(113)과 수직 연결 도전체들(123) 사이를 전기적 및 물리적으로 연결할 수 있다.
제1 밀봉층(121)과 패키지 기판(110) 사이 및 브릿지 칩(130)과 패키지 기판(110) 사이에는 제3 언더필 물질층(195)이 배치될 수 있다. 제3 언더필 물질층(195)은 제1 밀봉층(121)과 패키지 기판(110) 사이의 틈 및 브릿지 칩(130)과 패키지 기판(110) 사이의 틈을 채우고, 기판 연결 범프들(193) 각각의 측벽을 둘러쌀 수 있다. 예시적인 실시예들에서, 제3 언더필 물질층(195)은 에폭시 수지와 같은 언더필 물질로 형성되거나 비전도성 필름으로 형성될 수도 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 반도체 패키지 110: 패키지 기판
121: 제1 밀봉층 123: 수직 연결 도전체
130: 브릿지 칩 150: 제1 반도체 칩
160: 제2 반도체 칩 179: 제2 밀봉층
180: 재배선 구조체

Claims (9)

  1. 패키지 기판;
    상기 패키지 기판 상에 배치되고, 유기 절연 물질로 이루어진 절연성 베이스층 및 상기 절연성 베이스층 내에 제공된 도전층을 포함하는 브릿지 칩;
    상기 패키지 기판 상에서, 상기 브릿지 칩의 측벽을 둘러싸는 제1 밀봉층;
    상기 브릿지 칩의 일부에 중첩되도록 상기 브릿지 칩 상에 배치된 제1 반도체 칩; 및
    상기 브릿지 칩의 다른 일부에 중첩되도록 상기 브릿지 칩 상에 배치된 제2 반도체 칩;
    을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 브릿지 칩은 상기 절연성 베이스층과 상기 패키지 기판 사이에 배치된 절연성 지지층을 더 포함하고,
    상기 절연성 지지층의 측벽은 상기 절연성 베이스층의 측벽과 정렬되고,
    상기 절연성 지지층의 물질은 상기 절연성 베이스층의 물질과 상이한 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제1 밀봉층을 관통하는 수직 연결 도전체들을 더 포함하고,
    상기 수직 연결 도전체들의 일부는 상기 제1 반도체 칩과 상기 패키지 기판 사이를 전기적으로 연결하고, 상기 수직 연결 도전체들의 다른 일부는 상기 제2 반도체 칩과 상기 패키지 기판 사이를 전기적으로 연결하는 것을 특징으로 하는 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 브릿지 칩과 상기 제1 반도체 칩 사이 및 상기 브릿지 칩과 상기 제2 반도체 칩 사이에 배치된 재배선 구조체를 더 포함하고,
    상기 재배선 구조체는,
    상기 제1 밀봉층을 덮는 재배선 절연층; 및
    상기 브릿지 칩의 상기 도전층, 상기 수직 연결 도전체들, 상기 제1 반도체 칩, 및 상기 제2 반도체 칩에 전기적으로 연결된 재배선 도전층;
    을 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 제1 반도체 칩 및 상기 제2 반도체 칩을 둘러싸는 제2 밀봉층을 더 포함하고,
    상기 제1 밀봉층 및 상기 제2 밀봉층은 에폭시 몰딩 컴파운드로 이루어지고,
    상기 브릿지 칩의 상기 절연성 베이스층 및 상기 재배선 구조체의 상기 재배선 절연층은 폴리이미드로 이루어진 것을 특징으로 하는 반도체 패키지.
  6. 제 4 항에 있어서,
    상기 수직 연결 도전체들과 상기 패키지 기판 사이에 배치된 기판 연결 범프들; 및
    상기 수직 연결 도전체들과 상기 패키지 기판 사이에서, 상기 기판 연결 범프들을 둘러싸는 언더필 물질층;
    을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제 3 항에 있어서,
    상기 브릿지 칩과 상기 패키지 기판 사이에 배치되고, 상기 브릿지 칩의 상기 도전층과 상기 패키지 기판의 패드 사이를 전기적으로 연결하는 브릿지 연결 범프를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 패키지 기판은 상기 브릿지 칩을 수용하도록 구성된 캐비티를 포함하고,
    상기 제1 밀봉층의 일부는 상기 패키지 기판의 상기 캐비티 내에 채워져 상기 브릿지 칩의 측벽을 둘러싸는 것을 특징으로 하는 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 브릿지 칩은 상기 제1 반도체 칩 또는 상기 제2 반도체 칩에 중첩된 제1 영역과, 상기 제1 반도체 칩 및 상기 제2 반도체 칩에 중첩되지 않은 제2 영역을 포함하고,
    상기 도전층은 상기 제1 영역 내에 배치된 제1 도전성 라인 패턴들 및 상기 제2 영역 내에 배치된 제2 도전성 라인 패턴들을 포함하고,
    상기 제1 도전성 라인 패턴들의 선폭은 상기 제2 도전성 라인 패턴들의 선폭보다 큰 것을 특징으로 하는 반도체 패키지.
KR1020220111594A 2021-09-03 2022-09-02 반도체 패키지 KR20230034923A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20210117736 2021-09-03
KR1020210117736 2021-09-03

Publications (1)

Publication Number Publication Date
KR20230034923A true KR20230034923A (ko) 2023-03-10

Family

ID=85511865

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220111594A KR20230034923A (ko) 2021-09-03 2022-09-02 반도체 패키지

Country Status (1)

Country Link
KR (1) KR20230034923A (ko)

Similar Documents

Publication Publication Date Title
KR101479506B1 (ko) 임베디드 배선 기판, 이를 포함하는 반도체 패키지 및 그제조 방법
US8873244B2 (en) Package structure
EP3951870A1 (en) Method for forming a fan-out package structure
CN106876284B (zh) 半导体封装件及其制造方法
KR20180028790A (ko) FOWLP 형태의 반도체 패키지 및 이를 가지는 PoP 형태의 반도체 패키지
US7944043B1 (en) Semiconductor device having improved contact interface reliability and method therefor
CN107424973B (zh) 封装基板及其制法
KR20060086346A (ko) 반도체 장치 및 그 제조 방법
KR102562315B1 (ko) 반도체 패키지
KR20200024499A (ko) 브리지 다이를 포함하는 스택 패키지
CN105990268B (zh) 电子封装结构及其制法
KR20220026658A (ko) 반도체 패키지
US20220051970A1 (en) Interposer and semiconductor package having the same
US20230065366A1 (en) Semiconductor package with redistribution substrate
US20220320043A1 (en) Semiconductor package and method of fabricating the same
TW201628152A (zh) 電子封裝結構
TWI766192B (zh) 電子封裝件及其製法
KR20220115079A (ko) 반도체 패키지
KR20230034923A (ko) 반도체 패키지
KR20130050077A (ko) 스택 패키지 및 이의 제조 방법
KR102653531B1 (ko) 반도체 패키지
KR20220145782A (ko) 반도체 패키지
KR102550142B1 (ko) 반도체 패키지
US20230126003A1 (en) Semiconductor package and method of fabricating the same
KR20200047204A (ko) 반도체 패키지 및 이를 포함하는 반도체 모듈

Legal Events

Date Code Title Description
E902 Notification of reason for refusal