KR20230064406A - 반도체 패키지 - Google Patents

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KR20230064406A
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chip
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Abstract

본 개시의 반도체 패키지는 반도체 칩으로서, 활성 층을 갖는 반도체 기판; 상기 반도체 기판 상에 배치되는 그라운드 칩 패드; 및 상기 반도체 기판 상에 배치되는 신호 칩 패드;를 포함하는 상기 반도체 칩; 및 상기 반도체 칩을 지지하는 패키지 기판으로서, 기판 절연 층; 상기 기판 절연 층의 내부에서 연장되고 상기 신호 칩 패드와 연결된 복수의 신호 라인 패턴들; 및 상기 복수의 신호 라인 패턴들과 동일한 레벨에 배치되도록 상기 기판 절연 층의 내부에서 연장되고 상기 그라운드 칩 패드와 연결된 복수의 그라운드 라인 패턴들;을 포함하는 상기 패키지 기판;을 포함하고, 상기 복수의 그라운드 라인 패턴들 중 적어도 어느 하나는, 상기 복수의 신호 라인 패턴들 사이에서 연장된 것을 특징으로 한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 개시의 기술적 사상은 반도체 패키지에 관한 것이다.
반도체 칩의 저장 용량이 고용량화됨과 동시에, 반도체 칩을 포함하는 반도체 패키지는 얇고 가벼워질 것이 요구되고 있다. 또한, 반도체 패키지 안에 다양한 기능의 반도체 칩들을 포함시키고, 상기 반도체 칩들을 빠르게 구동시키기 위한 연구들이 진행되는 추세이다. 이러한 추세에 대응하여, 반도체 패키지의 크기를 축소시키기 위한 연구, 및 반도체 패키지의 동작 성능을 개선시키기 위한 연구 등이 활발히 진행되고 있다.
본 개시의 기술적 사상이 해결하고자 하는 과제들 중 하나는 신호 무결성(signal integrity, SI)이 개선된 반도체 패키지를 제공하는 것이다.
상기 목적을 달성하기 위해서, 본 개시의 예시적인 실시예로, 반도체 칩으로서, 활성 층을 갖는 반도체 기판; 상기 반도체 기판 상에 배치되는 그라운드 칩 패드; 및 상기 반도체 기판 상에 배치되는 신호 칩 패드;를 포함하는 상기 반도체 칩; 및 상기 반도체 칩을 지지하는 패키지 기판으로서, 기판 절연 층; 상기 기판 절연 층의 내부에서 연장되고 상기 신호 칩 패드와 연결된 복수의 신호 라인 패턴들; 및 상기 복수의 신호 라인 패턴들과 동일한 레벨에 배치되도록 상기 기판 절연 층의 내부에서 연장되고 상기 그라운드 칩 패드와 연결된 복수의 그라운드 라인 패턴들;을 포함하는 상기 패키지 기판;을 포함하고, 상기 복수의 그라운드 라인 패턴들 중 적어도 어느 하나는, 상기 복수의 신호 라인 패턴들 사이에서 연장된 반도체 패키지를 제공한다.
또한, 본 개시의 예시적인 실시예로, 제1 반도체 칩으로서, 제1 활성 층을 갖는 제1 반도체 기판; 상기 제1 반도체 기판의 하부에 배치된 제1 하부 그라운드 칩 패드; 상기 제1 반도체 기판의 하부에 배치된 제1 하부 신호 칩 패드; 상기 제1 반도체 기판의 적어도 일 부분을 수직 방향으로 통과하여 상기 제1 하부 그라운드 칩 패드와 연결된 그라운드 관통 전극; 상기 제1 반도체 기판의 적어도 일 부분을 수직 방향으로 통과하여 상기 제1 하부 신호 칩 패드와 연결된 신호 관통 전극; 상기 제1 반도체 기판의 상부에 배치되어 상기 그라운드 관통 전극과 연결된 제1 상부 그라운드 칩 패드; 및 상기 제1 반도체 기판의 상부에 배치되어 상기 신호 관통 전극과 연결된 제1 상부 신호 칩 패드;를 포함하는 상기 제1 반도체 칩; 상기 제1 반도체 칩 상에 탑재된 제2 반도체 칩으로서, 제2 활성 층을 갖는 제2 반도체 기판; 상기 제2 반도체 기판의 하부에 배치된 제2 하부 그라운드 칩 패드; 및 상기 제2 반도체 기판의 하부에 배치된 제2 하부 신호 칩 패드;를 포함하는 상기 제2 반도체 칩; 상기 제1 상부 그라운드 칩 패드 및 상기 제2 하부 그라운드 칩 패드 사이에 배치된 그라운드 칩 연결 단자; 상기 제1 상부 신호 칩 패드 및 상기 제2 하부 신호 칩 패드 사이에 배치된 신호 칩 연결 단자; 및 상기 제1 반도체 칩을 지지하는 패키지 기판으로서, 기판 절연 층; 상기 기판 절연 층의 내부에서 연장되고 상기 제1 하부 신호 칩 패드와 연결된 복수의 신호 라인 패턴들; 및 상기 복수의 신호 라인 패턴들과 동일한 레벨에 배치되도록 상기 기판 절연 층의 내부에서 연장되고 상기 제1 하부 그라운드 칩 패드와 연결된 복수의 그라운드 라인 패턴들;을 포함하는 상기 패키지 기판;을 포함하고, 상기 복수의 그라운드 라인 패턴들 중 적어도 어느 하나는, 상기 복수의 신호 라인 패턴들 사이에서 연장된 반도체 패키지를 제공한다.
또한, 본 개시의 예시적인 실시예로, 하부 반도체 칩으로서, 활성 층을 갖는 반도체 기판; 상기 반도체 기판 상에 배치되는 그라운드 칩 패드; 및 상기 반도체 기판 상에 배치되는 신호 칩 패드;를 포함하는 상기 하부 반도체 칩; 상기 하부 반도체 칩을 지지하는 하부 패키지 기판으로서, 기판 절연 층; 상기 기판 절연 층의 내부에서 연장되고 상기 신호 칩 패드와 연결된 복수의 신호 라인 패턴들; 및 상기 신호 라인 패턴들과 동일한 레벨에 배치되도록 상기 기판 절연 층의 내부에서 연장되고 상기 그라운드 칩 패드와 연결된 복수의 그라운드 라인 패턴들;을 포함하는 상기 하부 패키지 기판; 상기 하부 반도체 칩의 외측에 배치되어 상기 하부 패키지 기판의 상기 신호 라인 패턴과 연결된 도전성 포스트; 상기 하부 패키지 기판 상에서 상기 하부 반도체 칩 및 상기 도전성 포스트를 감싸는 하부 몰딩 층; 및 상기 하부 몰딩 층 상에 배치된 상부 재배선 구조물로서, 상기 하부 몰딩 층 상의 상부 재배선 절연 층; 및 상기 상부 재배선 절연 층의 내부에서 연장되어 상기 도전성 포스트와 전기적으로 연결된 상부 재배선 라인 패턴;을 포함하는 상기 상부 재배선 구조물;을 포함하고, 상기 복수의 그라운드 라인 패턴들 중 적어도 어느 하나는, 상기 복수의 신호 패턴 신호 라인 패턴들 사이에서 연장된 반도체 패키지를 제공한다.
본 개시의 예시적 실시예에 따른 반도체 패키지가 포함하는 패키지 기판의 복수의 그라운드 라인 패턴들 및 복수의 신호 라인 패턴들은 실질적으로 동일한 레벨에 배치될 수 있고, 복수의 그라운드 라인 패턴들 중 일부는 복수의 신호 라인 패턴들 사이에서 연장될 수 있다. 이에 따라, 상기 복수의 신호 라인 패턴들 간의 신호 간섭이 억제될 수 있어서, 반도체 패키지의 신호 무결성이 개선될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 반도체 패키지의 단면도이다.
도 2는 도 1의 II-II'로 표시된 영역을 평면적 관점에서 본 도면이다.
도 3은 도 1의 'A'로 표시된 영역의 단면도이다.
도 4는 도 3의 'B'로 표시된 영역의 확대도이다.
도 5는 도 3의 'C'로 표시된 영역의 확대도이다.
도 6은 본 개시의 예시적 실시예에 따른 반도체 패키지의 단면도이다.
도 7은 도 6의 'D'로 표시된 영역의 단면도이다.
도 8은 본 개시의 예시적 실시예에 따른 반도체 패키지의 단면도이다.
도 9는 본 개시의 예시적 실시예에 따른 반도체 패키지의 단면도이다.
도 10은 본 개시의 예시적 실시예에 따른 반도체 패키지의 단면도이다.
도 11은 본 개시의 예시적 실시예에 따른 반도체 패키지의 단면도이다.
도 12는 본 개시의 예시적 실시예에 따른 반도체 패키지의 단면도이다.
도 13은 본 개시의 예시적 실시예에 따른 반도체 패키지의 단면도이다.
도 14 내지 도 17은 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 방법의 각 단계들을 보여주는 도면들이다.
이하, 첨부한 도면들을 참조하여 본 개시의 실시예들에 대해 상세히 설명한다.
도 1은 본 개시의 예시적 실시예에 따른 반도체 패키지(10)의 단면도이다. 또한, 도 2는 도 1의 II-II'로 표시된 영역을 평면적 관점에서 본 도면이다.
도 1 및 도 2를 함께 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(10)는 반도체 칩(100), 그라운드 칩 연결 단자(150a), 신호 칩 연결 단자(150b), 패키지 기판(200), 언더필 층(330), 몰딩 층(350), 및 외부 연결 단자(390) 등을 포함할 수 있다.
반도체 칩(100)은 활성 층(100_AL)을 갖는 반도체 기판(110), 반도체 기판(110)의 하면 상에 배치된 그라운드 칩 패드(120a), 및 반도체 기판(110)의 하면 상에 배치된 신호 칩 패드(120b)를 포함할 수 있다.
예시적인 실시예에서, 반도체 칩(100)은 메모리 반도체 칩을 포함할 수 있다. 예를 들어, 메모리 반도체 칩은 DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 칩을 포함할 수 있고, PRAM(Phase-change Random Access Memory), MRAM(Magneto-resistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 반도체 칩을 포함할 수 있다.
다만 이에 한정되지 않고, 반도체 칩(100)은 로직 반도체 칩을 포함할 수도 있다. 예를 들어, 로직 반도체 칩은 CPU(Central Processor Unit), MPU(Micro Processor Unit), GPU(Graphic Processor Unit) 또는 AP(Application Processor)와 같은 로직 반도체 칩을 포함할 수 있다.
반도체 칩(100)의 반도체 기판(110)의 물질은 실리콘(Si, silicon)을 포함할 수 있다. 또한, 반도체 기판(110)의 물질은 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC(silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수도 있다. 다만, 반도체 기판(110)의 물질은 전술한 바에 한정되지 않는다.
예시적인 실시예에서, 반도체 기판(110)은 하부에서 활성 층(110_AL)을 포함할 수 있다. 활성 층(100_AL)은 다양한 종류의 복수의 개별 소자들(individual devices)을 포함할 수 있다. 예를 들어, 복수의 개별 소자들은 다양한 미세 전자 소자(micro electronic device), 예를 들어, CMOS 트랜지스터(complementary metal-oxide semiconductor transistor), MOSFET(metal-oxide-semiconductor field effect transistor), 시스템 LSI(large scale integration), CIS(CMOS imaging sensor) 등과 같은 이미지 센서, MEMS(micro-electro-mechanical system), 능동 소자, 및 수동 소자 등을 포함할 수 있다.
이하에서, 수평 방향은 반도체 기판(110)의 상면 및 하면이 연장된 방향과 평행한 방향으로 정의될 수 있고, 수직 방향은 반도체 기판(110)의 상면 및 하면이 연장된 방향과 수직인 방향으로 정의될 수 있다.
반도체 칩(100)의 그라운드 칩 패드(120a)는 상기 반도체 칩(100)의 접지를 위해 제공되고, 반도체 기판(110)의 하면 상에 배치될 수 있다. 또한, 반도체 칩(100)의 신호 칩 패드(120b)는 상기 반도체 칩(100)의 커맨드 신호 및/또는 어드레스 신호의 전달 또는 데이터 신호의 전달을 위해 제공되고, 반도체 기판(110)의 하면 상에 배치될 수 있다.
예시적인 실시예에서, 그라운드 칩 패드(120a) 및 신호 칩 패드(120b)의 물질은 구리(Cu)를 포함할 수 있다. 다만 전술한 바에 한정되지 않고, 그라운드 칩 패드(120a) 및 신호 칩 패드(120b)의 물질은 니켈(Ni), 금(Au), 은(Ag), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있다.
예시적인 실시예에서, 그라운드 칩 패드(120a)는 반도체 기판(110)의 중심 부분(110_C)에 배치되고, 신호 칩 패드(120b)는 반도체 기판(110)의 상기 중심 부분(110_C)의 외측에 제공되는 가장자리 부분(110_E)에 배치될 수 있다. 즉, 그라운드 칩 패드(120a)는 신호 칩 패드(120b)보다 반도체 기판(110)의 중심에 더 가깝게 배치될 수 있다.
예시적인 실시예에서, 그라운드 칩 패드(120a)는 후술할 그라운드 칩 연결 단자(150a), 그라운드 기판 패드(270a), 및 그라운드 라인 패턴(250a)과 연결될 수 있다. 또한, 신호 칩 패드(120b)는 후술할 신호 칩 연결 단자(150b), 신호 기판 패드(270b), 및 신호 라인 패턴(250b)과 연결될 수 있다.
패키지 기판(200)은 반도체 칩(100)을 지지하는 기판일 수 있다. 또한, 패키지 기판(200)은 기판 절연 층(230), 그라운드 라인 패턴(250a), 신호 라인 패턴(250b), 그라운드 기판 패드(270a), 신호 기판 패드(270b), 및 외부 연결 패드(280) 등을 포함할 수 있다.
예시적인 실시예에서, 패키지 기판(200)은 인쇄 회로 기판(printed circuit board, PCB)일 수 있다. 다만, 패키지 기판(200)은 인쇄 회로 기판의 구조 및 물질에 한정되지 않고, 세라믹 기판과 같은 다양한 종류의 기판을 포함할 수 있다.
기판 절연 층(230)은 베이스 보드 층(233), 상부 솔더 레지스트 층(235), 및 하부 솔더 레지스트 층(237)을 포함할 수 있다. 베이스 보드 층(233)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들면, 베이스 보드 층(233)은 FR4(Flame Retardant 4), 사관능성 에폭시(Tetrafunctional epoxy), 폴리페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드(Polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
예시적인 실시예에서, 베이스 보드 층(233)은 폴리에스테르(polyester), 폴리에스테르 테레프탈레이트(polyester terephthalate), 플루오리네이티드 에틸렌 프로필렌(fluorinated ethylene propylene, FEP), 레진 코팅된 종이(resin-coated paper), 리퀴드 폴리이미드 수지(liquid polyimide resin), 폴리에틸렌 나프탈레이트(polyethylene naphthalate, PEN) 필름 등으로 이루어질 수 있다. 또한, 베이스 보드 층(233)은 복수의 베이스 층들이 적층되어 형성될 수 있다.
예시적인 실시예에서, 상부 솔더 레지스트 층(235)은 베이스 보드 층(233)의 상부에 배치되어 그라운드 라인 패턴(250a) 및 신호 라인 패턴(250b)을 덮고, 그라운드 기판 패드(270a)의 적어도 일 부분 및 신호 기판 패드(270b)의 적어도 일 부분을 노출시킬 수 있다.
예시적인 실시예에서, 하부 솔더 레지스트 층(237)은 베이스 보드 층(233)의 상부에 배치되어 외부 연결 패드(280)의 적어도 일 부분을 노출시킬 수 있다. 또한, 도 1에 도시되지 않았지만, 그라운드 라인 패턴(250a) 및 신호 라인 패턴(250b)은 베이스 보드 층(233)을 수직 방향으로 통과하는 도전성 물질의 관통 비아(미도시)를 통해 외부 연결 패드(280)와 전기적으로 연결될 수 있다.
예시적인 실시 예에서, 상부 솔더 레지스트 층(235) 및 하부 솔더 레지스트 층(237)은 폴리이미드 필름, 폴리에스테르 필름, 플렉시블 솔더 마스크(flexible solder mask), PIC(Photoimageable coverlay), 감광성 솔더 레지스트(Photo-Imageable Solder Resist) 등을 포함할 수 있다.
예를 들어, 상부 솔더 레지스트 층(235) 및 하부 솔더 레지스트 층(237)은 실크 스크린 인쇄 방식 또는 잉크젯 방식에 의하여 도포된 열경화성 잉크를 열경화하여 형성될 수 있다. 또한, 상부 솔더 레지스트 층(235) 및 하부 솔더 레지스트 층(237)은 스크린 법 또는 스프레이 코팅 법으로 도포된 감광성 솔더 레지스트를 노광 및 현상으로 일부분을 제거한 후 열 경화를 통해 형성될 수 있다.
그라운드 라인 패턴(250a)은 기판 절연 층(230)의 내부에서 수평 방향으로 연장되고, 그라운드 기판 패드(270a)와 연결될 수 있다. 구체적으로, 그라운드 라인 패턴(250a)은 베이스 보드 층(233)의 상부에서 수평 방향으로 연장되고, 상부 솔더 레지스트 층(235)에 의해 덮일 수 있다.
또한, 신호 라인 패턴(250b)은 기판 절연 층(230)의 내부에서 수평 방향으로 연장되고, 신호 기판 패드(270b)와 연결될 수 있다. 구체적으로, 신호 라인 패턴(250b)은 베이스 보드 층(233)의 상부에서 수평 방향으로 연장되고, 상부 솔더 레지스트 층(235)에 의해 덮일 수 있다.
예시적인 실시예에서, 그라운드 라인 패턴(250a) 및 신호 라인 패턴(250b)의 물질은 구리(Cu)를 포함할 수 있다. 예를 들어, 그라운드 라인 패턴(250a) 및 신호 라인 패턴(250b)의 물질은 ED(electrolytically deposited) 구리, RA(rolled-annealed) 구리 호일, 스테인리스 스틸 호일(stainless steel foil), 알루미늄 호일(aluminum foil), 최극박 구리 호일(ultra-thin copper foils), 스퍼터된 구리(sputtered copper), 구리 합금(copper alloys), 니켈, 스테인레스 스틸, 및 베릴륨구리(beryllium copper) 중 적어도 어느 하나를 포함할 수 있다.
예시적인 실시예에서, 그라운드 라인 패턴(250a) 및 신호 라인 패턴(250b)은 기판 절연 층(230)의 내부에서 실질적으로 동일한 레벨에 배치될 수 있다. 즉, 그라운드 라인 패턴(250a)이 패키지 기판(200)의 하면으로부터 수직 방향으로 형성하는 높이는 신호 라인 패턴(250b)이 패키지 기판(200)의 하면으로부터 수직 방향으로 형성하는 높이와 실질적으로 동일할 수 있다.
예시적인 실시예에서, 그라운드 라인 패턴(250a) 및 신호 라인 패턴(250b)의 수직 방향의 길이(즉, 두께)는 약 3 마이크로미터 내지 약 30 마이크로미터일 수 있다. 예를 들어, 그라운드 라인 패턴(250a) 및 신호 라인 패턴(250b)의 수직 방향의 길이는 약 5 마이크로미터일 수 있다. 다만, 그라운드 라인 패턴(250a) 및 신호 라인 패턴(250b)의 수직 방향의 길이의 수치는 전술한 바에 제한되지 않는다.
또한, 그라운드 라인 패턴(250a) 및 신호 라인 패턴(250b) 각각은 복수 개로 제공될 수 있다. 예시적인 실시예에서, 복수의 그라운드 라인 패턴들(250a) 중 적어도 어느 하나는 인접한 2개의 신호 라인 패턴들(250b) 사이에서 연장될 수 있다. 이에 따라, 인접한 2개의 신호 라인 패턴들(250b) 간의 신호 간섭이 억제될 수 있어서, 반도체 패키지(10)의 신호 무결성이 개선될 수 있다.
그라운드 라인 패턴(250a) 및 신호 라인 패턴(250b)의 배치에 대해서는 도 3 내지 도 5를 참조하여 보다 구체적으로 후술한다.
그라운드 기판 패드(270a)는 베이스 보드 층(233)의 상부에 배치되어, 그라운드 라인 패턴(250a)과 연결될 수 있다. 또한, 그라운드 기판 패드(270a)의 적어도 일 부분은 상부 솔더 레지스트 층(235)에 의해 노출될 수 있고, 상기 노출된 그라운드 기판 패드(270a)는 그라운드 칩 연결 단자(150a)와 맞닿을 수 있다.
예시적인 실시예에서, 그라운드 기판 패드(270a)는 그라운드 라인 패턴(250a)과 실질적으로 동일한 레벨에 배치될 수 있다. 다만 전술한 바에 한정되지 않고, 그라운드 기판 패드(270a)는 그라운드 라인 패턴(250a)보다 높은 레벨에 배치될 수도 있다.
신호 기판 패드(270b)는 베이스 보드 층(233)의 상부에 배치되어, 신호 라인 패턴(250b)과 연결될 수 있다. 또한, 신호 기판 패드(270b)의 적어도 일 부분은 상부 솔더 레지스트 층(235)에 의해 노출될 수 있고, 상기 노출된 신호 기판 패드(270b)는 신호 칩 연결 단자(150b)와 맞닿을 수 있다.
예시적인 실시예에서, 신호 기판 패드(270b)는 신호 라인 패턴(250b)과 실질적으로 동일한 레벨에 배치될 수 있다. 다만 전술한 바에 한정되지 않고, 신호 기판 패드(270b)는 신호 라인 패턴(250b)보다 높은 레벨에 배치될 수도 있다.
예시적인 실시예에서, 그라운드 기판 패드(270a) 및 신호 기판 패드(270b) 각각은 복수 개로 제공될 수 있다. 또한, 복수의 그라운드 기판 패드들(270a) 및 복수의 신호 기판 패드들(270b)은 지그재그 구조 또는 허니콤 구조로 배치될 수 있다.
또한, 복수의 그라운드 기판 패드들(270a)은 패키지 기판(200)의 중심 부분에 배치될 수 있고, 복수의 신호 기판 패드들(270b)은 패키지 기판(200)의 가장자리 부분에 배치될 수 있다.
예시적인 실시예에서, 복수의 그라운드 기판 패드들(270a)은 반도체 칩(100)의 그라운드 칩 패드(120a)와 수직 방향으로 중첩될 수 있고, 복수의 신호 기판 패드들(270b)은 반도체 칩(100)의 신호 칩 패드(120b)와 수직 방향으로 중첩될 수 있다.
그라운드 기판 패드(270a) 및 신호 기판 패드(270b)의 배치에 대해서는 도 3 내지 도 5를 참조하여 보다 구체적으로 후술한다.
외부 연결 패드(280)는 베이스 보드 층(233)의 하부에 배치되고, 하부 솔더 레지스트 층(237)에 의해 노출될 수 있다. 또한, 외부 연결 패드(280)는 외부 연결 단자(390)와 맞닿을 수 있다.
예시적인 실시예에서, 외부 연결 패드(280)는 베이스 보드 층(233)을 수직 방향으로 통과하는 도전성 물질의 관통 비아(미도시)를 통해 그라운드 라인 패턴(250a) 및 신호 라인 패턴(250b)과 전기적으로 연결될 수 있다.
그라운드 칩 연결 단자(150a)는 반도체 칩(100)의 그라운드 칩 패드(120a) 및 패키지 기판(200)의 그라운드 기판 패드(270a) 사이에 개재될 수 있다. 예를 들어, 그라운드 칩 연결 단자(150a)는 반도체 칩(100)의 그라운드 칩 패드(120a)를 패키지 기판(200)의 그라운드 라인 패턴(250a)과 전기적으로 연결시킬 수 있다.
또한, 신호 칩 연결 단자(150b)는 반도체 칩(100)의 신호 칩 패드(120b) 및 패키지 기판(200)의 신호 기판 패드(270b) 사이에 개재될 수 있다. 예를 들어, 신호 칩 연결 단자(150b)는 반도체 칩(100)의 신호 칩 패드(120b)를 패키지 기판(200)의 신호 라인 패턴(250b)과 전기적으로 연결시킬 수 있다.
그라운드 칩 연결 단자(150a) 및 신호 칩 연결 단자(150b) 각각은 복수 개로 제공될 수 있으며, 상기 복수의 그라운드 칩 연결 단자들(150a) 및 상기 복수의 신호 칩 연결 단자들(150b)은 반도체 기판(110) 상에서 지그재그 구조 또는 허니콤 구조로 배치될 수 있다.
예시적인 실시예에서, 그라운드 칩 연결 단자(150a)는 반도체 기판(110)의 중심 부분(110_C)과 수직 방향으로 중첩될 수 있고, 신호 칩 연결 단자(150b)는 반도체 기판(110)의 가장자리 부분(110_E)과 수직 방향으로 중첩될 수 있다. 예를 들어, 그라운드 칩 연결 단자(150a)는 신호 칩 연결 단자(150b)의 내측에 배치될 수 있다. 즉, 그라운드 칩 연결 단자(150a)는 신호 칩 연결 단자(150b)보다 반도체 칩(100)의 중심에 가까울 수 있다.
예시적인 실시예에서, 그라운드 칩 연결 단자(150a) 및 신호 칩 연결 단자(150b)는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Tin), 및 금(Au) 중 적어도 어느 하나의 물질을 포함하는 솔더 볼일 수 있다.
언더필 층(330)은 반도체 칩(100) 및 패키지 기판(200) 사이에 배치되어, 그라운드 칩 연결 단자(150a) 및 신호 칩 연결 단자(150b)를 감쌀 수 있다. 즉, 언더필 층(330)은 반도체 칩(100)을 패키지 기판(200)의 상면 상에 고정시킬 수 있다.
예시적인 실시예에서, 언더필 층(330)의 물질은 절연성 폴리머 및 에폭시 수지 중 적어도 어느 하나를 포함할 수 있다. 예를 들어, 언더필 층(330)의 물질은 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다.
몰딩 층(350)은 패키지 기판(200) 상에 탑재되어, 반도체 칩(100)을감쌀 수 있다. 예시적인 실시예에서, 몰딩 층(350)의 물질은 절연성 폴리머 및 에폭시 수지 중 적어도 어느 하나를 포함할 수 있다. 예를 들어, 몰딩 층(350)은 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다.
외부 연결 단자(390)는 패키지 기판(200)의 외부 연결 패드(280)에 부착될 수 있다. 또한, 외부 연결 단자(390)는 반도체 칩(100)을 외부 장치와 전기적으로 연결시키도록 구성된 단자일 수 있다.
도 3은 도 1의 'A'로 표시된 영역의 단면도이다. 또한, 도 4는 도 3의 'B'로 표시된 영역의 확대도이고, 도 5는 도 3의 'C'로 표시된 영역의 확대도이다.
도 3을 참조하면, 그라운드 기판 패드(270a) 및 신호 기판 패드(270b) 각각은 복수 개로 제공될 수 있다. 또한, 복수의 그라운드 기판 패드들(270a)은 복수의 신호 기판 패드들(270b)보다 반도체 기판(110)의 중심 부분에 더 가깝게 배치될 수 있다.
또한, 반도체 패키지(10)를 평면적 관점에서 봤을 경우, 복수의 그라운드 기판 패드들(270a) 및 복수의 신호 기판 패드들(270b)은 지그재그 구조 또는 허니콤 구조로 배치될 수 있다.
예시적인 실시예에서, 복수의 그라운드 라인 패턴들(250a)은 복수의 그라운드 기판 패드들(270a)과 전기적으로 연결될 수 있고, 복수의 신호 라인 패턴들(250b)은 복수의 신호 기판 패드들(270b)과 전기적으로 연결될 수 있다.
예시적인 실시예에서, 복수의 그라운드 라인 패턴들(250a) 및 복수의 신호 라인 패턴들(250b)은 실질적으로 동일한 레벨에 배치될 수 있다. 또한, 복수의 그라운드 라인 패턴들(250a) 중 적어도 어느 하나는 2개의 신호 라인 패턴들(250b) 사이에서 연장될 수 있다.
예시적인 실시예에서, 복수의 그라운드 라인 패턴들(250a) 중 일부는 신호 라인 패턴들(250b)의 측부를 감쌀 수 있다. 예를 들어, 1개의 신호 라인 패턴(250b)이 2개의 그라운드 라인 패턴들(250a) 사이에서 연장될 수 있다. 또한, 2개의 신호 라인 패턴(250b)이 2개의 그라운드 라인 패턴들(250a) 사이에서 연장될 수도 있다.
도 4를 참조하면, 복수의 신호 기판 패드들(270b)이 지그재그 구조로 배치되는 경우, 인접한 2개의 신호 기판 패드들(270b_1, 270b_2) 사이에서 2개의 라인 패턴들이 연장될 수 있다. 예를 들어, 인접한 2개의 신호 기판 패드들(270b_1, 270b_2) 사이에서 1개의 그라운드 라인 패턴(250a) 및 1개의 신호 라인 패턴(250b)이 연장될 수 있다.
인접한 2개의 신호 기판 패드들(270b_1, 270b_2) 사이에서 1개의 그라운드 라인 패턴(250a) 및 1개의 신호 라인 패턴(250b)이 연장되는 경우, 상기 2개의 신호 기판 패드들(270b_1, 270b_2) 간의 제1 피치(p1)는 약 146 마이크로미터 내지 약 158 마이크로미터일 수 있다. 상기 제1 피치(p1)는 상기 2개의 신호 기판 패드들(270b_1, 270b_2) 각각의 중심 사이의 수평 방향의 길이로 정의될 수 있다.
예시적인 실시예에서, 그라운드 라인 패턴(250a)의 너비(250a_d) 및 신호 라인 패턴(250b)의 너비(250b_d)는 약 5 마이크로미터 내지 약 20 마이크로미터일 수 있다. 예를 들어, 그라운드 라인 패턴(250a)의 너비(250b_a) 및 신호 라인 패턴(250b)의 너비(250b_d)는 약 9 마이크로미터일 수 있다. 다만, 그라운드 라인 패턴(250a)의 너비(250b_a) 및 신호 라인 패턴(250b)의 너비(250b_d)는 전술한 수치에 한정되지 않는다.
예시적인 실시예에서, 그라운드 라인 패턴(250a) 및 신호 라인 패턴(250b) 사이의 수평 방향의 이격 거리(d1)는 약 10 마이크로미터 내지 약 100 마이크로미터일 수 있다. 다만, 그라운드 라인 패턴(250a) 및 신호 라인 패턴(250b) 사이의 수평 방향의 이격 거리(d1)는 전술한 수치에 한정되지 않는다.
도 5를 참조하면, 복수의 신호 기판 패드들(270b)이 지그재그 구조로 배치되는 경우, 인접한 2개의 신호 기판 패드들(270b_3, 270b_4) 사이에서 1개의 라인 패턴이 연장될 수 있다. 예를 들어, 인접한 2개의 신호 기판 패드들(270b_3, 270b_4) 사이에서 1개의 그라운드 라인 패턴(250a)이 연장될 수 있다.
인접한 2개의 신호 기판 패드들(270b_3, 270b_4) 사이에서 1개의 그라운드 라인 패턴(250a)이 연장되는 경우, 상기 2개의 신호 기판 패드들(270b_3, 270b_4) 간의 제2 피치(p2)는 약 125 마이크로미터 내지 약 148 마이크로미터일 수 있다. 상기 제2 피치(p2)는 상기 2개의 신호 기판 패드들(270b_3, 270b_4) 각각의 중심 사이의 수평 방향의 길이로 정의될 수 있다
예시적인 실시예에서, 상기 제2 피치(p2)는 전술한 제1 피치(도 4, p1)보다 작은 값을 가질 수 있다. 구체적으로, 제1 피치(p1)가 약 146 마이크로미터 내지 약 158 마이크로미터인 경우, 제2 피치(p2)는 약 125 마이크로미터 내지 약 148 마이크로미터의 범위 내에서 상기 제1 피치(p1)보다 작은 값을 가질 수 있다.
본 개시의 예시적 실시예에 따른 반도체 패키지(10)의 복수의 그라운드 라인 패턴들(250a) 및 복수의 신호 라인 패턴들(250b)이 실질적으로 동일한 레벨에 배치되고, 상기 복수의 그라운드 라인 패턴들(250a) 중 적어도 어느 하나가 복수의 신호 라인 패턴들(250b) 사이에서 연장될 수 있어서, 상기 복수의 신호 라인 패턴들(250b) 간의 신호 간섭(예를 들어, 크로스 톡(cross-talk))이 방지될 수 있다. 이에 따라, 본 개시의 예시적 실시예에 따른 반도체 패키지(10)의 신호 무결성이 개선될 수 있다.
도 6은 본 개시의 예시적 실시예에 따른 반도체 패키지(20)의 단면도이다.
도 6을 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(20)는 반도체 칩(100), 그라운드 칩 연결 단자(150a), 신호 칩 연결 단자(150b), 패키지 기판(200a), 언더필 층(330), 몰딩 층(350), 및 외부 연결 단자(390) 등을 포함할 수 있다.
이하에서는, 도 1의 반도체 패키지(10) 및 도 6의 반도체 패키지(20)의 중복된 내용은 생략하고, 차이점을 위주로 설명하도록 한다.
패키지 기판(200a)은 재배선 절연 층(238), 상기 재배선 절연 층(238)의 내부에서 수평 방향으로 연장된 그라운드 라인 패턴(253a) 및 신호 라인 패턴(253b), 상기 재배선 절연 층(238)의 내부에서 수직 방향으로 연장된 그라운드 비아 패턴(255a) 및 신호 비아 패턴(255b), 재배선 절연 층(238)의 상부에 배치된 그라운드 기판 패드(271a) 및 신호 기판 패드(271b), 및 재배선 절연 층(238)의 하부에 배치된 외부 연결 패드(280a)를 포함할 수 있다.
재배선 절연 층(238)의 물질은 산화물 또는 질화물을 포함할 수 있다. 예를 들어, 재배선 절연 층(238)의 물질은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 또한, 재배선 절연 층(238)의 물질은 PID(photo imageable dielectric), 또는 감광성 폴리이미드(photosensitive polyimide, PSPI)를 포함할 수 있다.
그라운드 라인 패턴(253a)은 재배선 절연 층(238)의 내부에서 수평 방향으로 연장되고, 그라운드 기판 패드(271a)와 전기적으로 연결될 수 있다. 또한, 신호 라인 패턴(253b)은 재배선 절연 층(238)의 내부에서 수평 방향으로 연장되고, 신호 기판 패드(271b)와 연결될 수 있다.
또한, 그라운드 비아 패턴(255a)은 재배선 절연 층(238)의 내부에서 수직 방향으로 연장되어, 그라운드 라인 패턴(253a) 및 그라운드 기판 패드(271a)를 연결시키거나, 복수의 그라운드 라인 패턴들(253a)을 연결시키거나, 그라운드 라인 패턴(253a) 및 외부 연결 패드(280a)를 연결시킬 수 있다.
또한, 신호 비아 패턴(255b)은 재배선 절연 층(238)의 내부에서 수직 방향으로 연장되어, 신호 라인 패턴(253b) 및 신호 기판 패드(271b)를 연결시키거나, 복수의 신호 라인 패턴들(253b)을 연결시키거나, 신호 라인 패턴(253b) 및 외부 연결 패드(280b)를 연결시킬 수 있다.
예시적인 실시예에서, 그라운드 라인 패턴(253a) 및 신호 라인 패턴(253b)은 재배선 절연 층(238)의 내부에서 실질적으로 동일한 레벨에 배치될 수 있다. 즉, 그라운드 라인 패턴(253a)이 패키지 기판(200a)의 하면으로부터 수직 방향으로 형성하는 높이는 신호 라인 패턴(253b)이 패키지 기판(200a)의 하면으로부터 수직 방향으로 형성하는 높이와 실질적으로 동일할 수 있다.
또한, 그라운드 라인 패턴(253a) 및 신호 라인 패턴(253b) 각각은 복수 개로 제공될 수 있다. 예시적인 실시예에서, 복수의 그라운드 라인 패턴들(253a) 중 적어도 어느 하나는 인접한 2개의 신호 라인 패턴들(253b) 사이에서 연장될 수 있다. 이에 따라, 인접한 2개의 신호 라인 패턴들(253b) 간의 신호 간섭이 억제될 수 있어서, 반도체 패키지(20)의 신호 무결성이 개선될 수 있다.
도 7은 도 6의 'D'로 표시된 영역의 단면도이다.
도 7을 참조하면, 반도체 패키지(20)를 평면적 관점에서 봤을 경우, 복수의 그라운드 비아 패턴들(255a) 및 신호 비아 패턴들(255b)은 지그재그 구조 또는 허니콤 구조로 배치될 수 있다.
예시적인 실시예에서, 복수의 그라운드 라인 패턴들(253a)은 복수의 그라운드 비아 패턴들(255a)과 전기적으로 연결될 수 있고, 복수의 신호 라인 패턴들(253b)은 복수의 신호 비아 패턴들(255b)과 전기적으로 연결될 수 있다.
예시적인 실시예에서, 복수의 그라운드 라인 패턴들(253a) 및 복수의 신호 라인 패턴들(253b)은 실질적으로 동일한 레벨에 배치될 수 있다. 또한, 복수의 그라운드 라인 패턴들(253a) 중 적어도 어느 하나는 2개의 신호 라인 패턴들(253b) 사이에서 연장될 수 있다.
예시적인 실시예에서, 복수의 그라운드 라인 패턴들(253a) 중 일부는 신호 라인 패턴들(253b)의 측부를 감쌀 수 있다. 예를 들어, 1개의 신호 라인 패턴(253b)이 2개의 그라운드 라인 패턴들(253a) 사이에서 연장될 수 있다. 또한, 2개의 신호 라인 패턴(253b)이 2개의 그라운드 라인 패턴들(253a) 사이에서 연장될 수도 있다.
예시적인 실시예에서, 복수의 신호 비아 패턴들(255b)이 지그재그 구조로 배치되는 경우, 인접한 2개의 신호 비아 패턴들(255b) 사이에서 2개의 라인 패턴들이 연장될 수 있다. 예를 들어, 인접한 2개의 신호 비아 패턴들(255b) 사이에서 1개의 그라운드 라인 패턴(253a) 및 1개의 신호 라인 패턴(253b)이 연장될 수 있다.
또한, 복수의 신호 비아 패턴들(255b)이 지그재그 구조로 배치되는 경우, 인접한 2개의 신호 비아 패턴들(255b) 사이에서 1개의 라인 패턴이 연장될 수 있다. 예를 들어, 인접한 2개의 신호 비아 패턴들(255b) 사이에서 1개의 그라운드 라인 패턴(253a)이 연장될 수 있다.
본 개시의 예시적 실시예에 따른 반도체 패키지(20)의 복수의 그라운드 라인 패턴들(253a) 및 복수의 신호 라인 패턴들(253b)이 실질적으로 동일한 레벨에 배치되고, 상기 복수의 그라운드 라인 패턴들(253a) 중 적어도 어느 하나가 복수의 신호 라인 패턴들(253b) 사이에서 연장될 수 있어서, 상기 복수의 신호 라인 패턴들(253b) 간의 신호 간섭이 방지될 수 있다. 이에 따라, 본 개시의 예시적 실시예에 따른 반도체 패키지(20)의 신호 무결성이 개선될 수 있다.
도 8은 본 개시의 예시적 실시예에 따른 반도체 패키지(30)의 단면도이다.
도 8을 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(30)는 반도체 칩(100), 패키지 기판(200b), 및 몰딩 층(350) 등을 포함할 수 있다. 이하에서는, 도 6의 반도체 패키지(20) 및 도 8의 반도체 패키지(30)의 중복된 내용은 생략하고, 차이점을 위주로 설명하도록 한다.
반도체 칩(100)은 활성 층(100_AL)을 갖는 반도체 기판(110), 반도체 기판(110)의 하면 상에 배치된 그라운드 칩 패드(120a), 반도체 기판(110)의 하면 상에 배치된 신호 칩 패드(120b), 및 상기 반도체 기판(110) 상에 배치되어 그라운드 칩 패드(120a) 및 신호 칩 패드(120b)를 감싸는 패시베이션 층(118)을 포함할 수 있다.
패시베이션 층(118)은 반도체 기판(110)의 하면 상에 배치되어 그라운드 칩 패드(120a)의 측면 및 신호 칩 패드(120b)의 측면을 감싸고, 그라운드 칩 패드(120a)의 하면 및 신호 칩 패드(120b)의 하면을 노출시킬 수 있다. 예시적인 실시예에서, 패시베이션 층(118)의 물질은 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄산질화물(SiOCN), 실리콘 탄질화물(SiCN) 또는 이들의 조합 중 적어도 어느 하나를 포함할 수도 있다.
패키지 기판(200b)은 반도체 칩(100)과 맞닿을 수 있다. 구체적으로, 패키지 기판(200b)은 반도체 칩(100)의 패시베이션 층(118), 그라운드 칩 패드(120a), 및 신호 칩 패드(120b)와 맞닿을 수 있다.
또한, 패키지 기판(200b)은 재배선 절연 층(238), 상기 재배선 절연 층(238)의 내부에서 수평 방향으로 연장된 그라운드 라인 패턴(253a) 및 신호 라인 패턴(253b), 상기 재배선 절연 층(238)의 내부에서 수직 방향으로 연장된 그라운드 비아 패턴(255a) 및 신호 비아 패턴(255b), 및 재배선 절연 층(238)의 하부에 배치된 외부 연결 패드(280a)를 포함할 수 있다.
예시적인 실시예에서, 그라운드 비아 패턴(255a)은 재배선 절연 층(238)의 내부에서 수직 방향으로 연장되어, 반도체 칩(100)의 그라운드 칩 패드(120a) 및 그라운드 라인 패턴(253a)을 연결시킬 수 있다.
또한, 신호 비아 패턴(255b)은 재배선 절연 층(238)의 내부에서 수직 방향으로 연장되어, 반도체 칩(100)의 신호 칩 패드(120b) 및 신호 라인 패턴(253b)을 연결시킬 수 있다.
예시적인 실시예에서, 그라운드 라인 패턴(253a) 및 신호 라인 패턴(253b)은 재배선 절연 층(238)의 내부에서 실질적으로 동일한 레벨에 배치될 수 있다. 즉, 그라운드 라인 패턴(253a)이 패키지 기판(200b)의 하면으로부터 수직 방향으로 형성하는 높이는 신호 라인 패턴(253b)이 패키지 기판(200b)의 하면으로부터 수직 방향으로 형성하는 높이와 실질적으로 동일할 수 있다.
또한, 그라운드 라인 패턴(253a) 및 신호 라인 패턴(253b) 각각은 복수 개로 제공될 수 있다. 예시적인 실시예에서, 복수의 그라운드 라인 패턴들(253a) 중 적어도 어느 하나는 인접한 2개의 신호 라인 패턴들(253b) 사이에서 연장될 수 있다. 이에 따라, 인접한 2개의 신호 라인 패턴들(253b) 간의 신호 간섭이 억제될 수 있어서, 반도체 패키지(30)의 신호 무결성이 개선될 수 있다.
도 9는 본 개시의 예시적 실시예에 따른 반도체 패키지(40)의 단면도이다.
도 9를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(40)는 제1 반도체 칩(100), 제2 반도체 칩(400), 패키지 기판(200a), 제1 및 제2 그라운드 칩 연결 단자(150a, 450a), 제1 및 제2 신호 칩 연결 단자(150b, 450b), 접착 층(480), 언더필 층(330), 몰딩 층(350), 및 외부 연결 단자(390) 등을 포함할 수 있다.
이하에서는, 도 6의 반도체 패키지(20) 및 도 9의 반도체 패키지(40)의 중복된 내용은 생략하고 차이점을 위주로 설명하도록 한다.
제1 반도체 칩(100)은 제1 활성 층(100_AL)을 갖는 제1 반도체 기판(110), 제1 하부 그라운드 칩 패드(120a), 제1 하부 신호 칩 패드(120b), 그라운드 관통 전극(190a), 신호 관통 전극(190b), 제1 상부 그라운드 칩 패드(180a), 및 제1 상부 신호 칩 패드(180b)를 포함할 수 있다.
예시적인 실시예에서, 제1 하부 그라운드 칩 패드(120a) 및 제1 하부 신호 칩 패드(120b)는 제1 반도체 기판(110)의 하면 상에서 지그재그 구조 또는 허니 콤 구조로 배치될 수 있다.
그라운드 관통 전극(190a)은 제1 반도체 기판(110)의 적어도 일 부분을 수직 방향으로 통과하여 제1 활성 층(100_AL)과 연결될 수 있다. 또한, 그라운드 관통 전극(190a)은 제1 하부 그라운드 칩 패드(120a)와 전기적으로 연결될 수도 있다.
신호 관통 전극(190b)은 제1 반도체 기판(110)의 적어도 일 부분을 수직 방향으로 통과하여 제1 활성 층(100_AL)과 연결될 수 있다. 또한, 신호 관통 전극(190b)은 제1 하부 신호 칩 패드(120b)와 전기적으로 연결될 수도 있다.
그라운드 관통 전극(190a) 및 신호 관통 전극(190b)은 도전성 플러그(미도시), 및 도전성 배리어 막(미도시)을 포함할 수 있다. 상기 도전성 플러그는 제1 반도체 기판(110)의 적어도 일 부분을 수직 방향으로 관통할 수 있고, 상기 도전성 배리어 막은 상기 도전성 플러그의 측벽을 포위할 수 있다. 예를 들어, 상기 도전성 플러그는 원기둥 형상을 가질 수 있고, 상기 도전성 배리어 막은 상기 도전성 플러그의 측벽을 포위하는 실린더 형상을 가질 수 있다.
제1 상부 그라운드 칩 패드(180a)는 제1 반도체 기판(110)의 상면 상에 배치되어, 그라운드 관통 전극(190a)과 전기적으로 연결될 수 있다. 또한, 제1 상부 그라운드 칩 패드(180a)는 후술할 제2 그라운드 칩 연결 단자(450a)가 탑재되는 패드일 수 있다.
제1 상부 신호 칩 패드(180b)는 제1 반도체 기판(110)의 상면 상에 배치되어, 신호 관통 전극(190b)과 전기적으로 연결될 수 있다. 또한, 제1 상부 신호 칩 패드(180b)는 후술할 제2 신호 칩 연결 단자(450b)가 탑재되는 패드일 수 있다.
제2 반도체 칩(400)은 제1 반도체 칩(100)의 상부에 탑재되는 반도체 칩일 수 있다. 예시적인 실시예에서, 제1 반도체 칩(100) 및 제2 반도체 칩(400)은 서로 다른 종류의 반도체 칩일 수 있다. 이에 따라, 반도체 패키지(40)는 서로 다른 종류의 복수의 반도체 칩들(100, 400)이 상호 전기적으로 연결되어, 하나의 시스템으로 동작하는 시스템인 패키지(System In Package, SIP)일 수 있다. 다만 전술한 바에 한정되지 않고, 제1 반도체 칩(100) 및 제2 반도체 칩(400)은 동종의 반도체 칩일 수도 있다.
예시적인 실시예에서, 제2 반도체 칩(400)은 메모리 반도체 칩을 포함할 수 있다. 다만 이에 한정되지 않고, 제2 반도체 칩(400)은 로직 반도체 칩을 포함할 수도 있다.
제2 반도체 칩(400)은 제2 활성 층(400_AL)을 갖는 제2 반도체 기판(410), 제2 하부 그라운드 칩 패드(420a), 및 제2 하부 신호 칩 패드(420b)를 포함할 수 있다.
제2 하부 그라운드 칩 패드(420a)는 제2 반도체 칩(400)의 접지를 위해 제공되는 패드이고, 제2 신호 칩 패드(420b)는 제2 반도체 칩(400)의 커맨드 신호 및/또는 어드레스 신호의 전달 또는 데이터 신호의 전달을 위해 제공되는 패드일 수 있다.
제2 그라운드 칩 연결 단자(450a)는 제1 반도체 칩(100)의 제1 상부 그라운드 칩 패드(180a) 및 제2 반도체 칩(400)의 제2 하부 그라운드 칩 패드(420a) 사이에 배치될 수 있고, 상기 제1 상부 그라운드 칩 패드(180a) 및 상기 제2 하부 그라운드 칩 패드(420a)를 전기적으로 연결시킬 수 있다. 이에 따라, 제2 반도체 칩(400)의 제2 하부 그라운드 칩 패드(420a), 제1 반도체 칩(100)의 제1 상부 그라운드 칩 패드(180a), 그라운드 관통 전극(190a), 및 제1 하부 그라운드 칩 패드(120a)는 전기적으로 연결될 수 있다.
또한, 제2 신호 칩 연결 단자(450b)는 제1 반도체 칩(100)의 제1 상부 신호 칩 패드(180b) 및 제2 반도체 칩(400)의 제2 하부 신호 칩 패드(420b) 사이에 배치될 수 있고, 상기 제1 상부 신호 칩 패드(180b) 및 상기 제2 하부 신호 칩 패드(420b)를 전기적으로 연결시킬 수 있다. 이에 따라, 제2 반도체 칩(400)의 제2 하부 신호 칩 패드(420b), 제1 반도체 칩(100)의 제1 상부 신호 칩 패드(180b), 신호 관통 전극(190b), 및 제1 하부 신호 칩 패드(120b)는 전기적으로 연결될 수 있다.
접착 층(480)은 제1 반도체 칩(100) 및 제2 반도체 칩(400) 사이에 배치되어, 제2 그라운드 칩 연결 단자(450a) 및 제2 신호 칩 연결 단자(450b)를 감쌀 수 있다. 예시적인 실시예에서, 접착 층(480)은 DAF(Die Attach Film)일 수 있다. 다만, 접착 층(480)의 종류는 전술한 바에 한정되지 않는다.
예시적인 실시예에서, 패키지 기판(200a)의 그라운드 라인 패턴(253a)은 제1 반도체 칩(100)의 제1 하부 그라운드 칩 패드(120a), 그라운드 관통 전극(190a), 및 제1 상부 그라운드 칩 패드(180a), 및 제2 반도체 칩(400)의 제2 하부 그라운드 칩 패드(420a)와 전기적으로 연결될 수 있다. 또한, 패키지 기판(200a)의 신호 라인 패턴(253b)은 제1 반도체 칩(100)의 제1 하부 신호 칩 패드(120b), 신호 관통 전극(190b), 및 제1 상부 신호 칩 패드(180b), 및 제2 반도체 칩(400)의 제2 하부 신호 칩 패드(420b)와 전기적으로 연결될 수 있다.
예시적인 실시예에서, 그라운드 라인 패턴(253a) 및 신호 라인 패턴(253b)은 재배선 절연 층(238)의 내부에서 실질적으로 동일한 레벨에 배치될 수 있다. 즉, 그라운드 라인 패턴(253a)이 패키지 기판(200a)의 하면으로부터 수직 방향으로 형성하는 높이는 신호 라인 패턴(253b)이 패키지 기판(200a)의 하면으로부터 수직 방향으로 형성하는 높이와 실질적으로 동일할 수 있다.
또한, 그라운드 라인 패턴(253a) 및 신호 라인 패턴(253b) 각각은 복수 개로 제공될 수 있다. 예시적인 실시예에서, 복수의 그라운드 라인 패턴들(253a) 중 적어도 어느 하나는 인접한 2개의 신호 라인 패턴들(253b) 사이에서 연장될 수 있다. 이에 따라, 인접한 2개의 신호 라인 패턴들(253b) 간의 신호 간섭이 억제될 수 있어서, 반도체 패키지(40)의 신호 무결성이 개선될 수 있다.
도 10은 본 개시의 예시적 실시예에 따른 반도체 패키지(50)의 단면도이다.
도 10을 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(50)는 반도체 칩(100), 그라운드 칩 연결 단자(150a), 신호 칩 연결 단자(150b), 패키지 기판(200a), 언더필 층(330), 몰딩 층(350), 도전성 포스트(370), 외부 연결 단자(390), 및 상부 재배선 구조물(500) 등을 포함할 수 있다.
이하에서는, 도 6의 반도체 패키지(20) 및 도 10의 반도체 패키지(50)의 중복된 내용은 생략하고, 차이점을 위주로 설명하도록 한다.
본 개시의 반도체 패키지(50)는 하부 반도체 패키지 및 상부 반도체 패키지를 포함하는 패키지-온-패키지(package on package, PoP) 타입의 반도체 패키지 중 하부 반도체 패키지로 기능할 수 있다. 또한, 본 개시의 하부 반도체 패키지(50)는 웨이퍼 레벨 패키지일 수 있다. 구체적으로, 반도체 패키지(50)는 팬-아웃 웨이퍼 레벨 패키지일 수 있다.
도전성 포스트(370)는 반도체 칩(100)의 외측에 있도록 패키지 기판(200a) 상에 배치되고, 몰딩 층(350)을 수직 방향으로 통과하는 도전성 물질의 포스트일 수 있다. 또한, 도전성 포스트(370)의 일 측은 패키지 기판(200a)과 연결될 수 있고, 타 측은 상부 재배선 구조물(500)과 연결될 수 있다. 또한, 도전성 포스트(370)는 반도체 칩(100)의 측면을 둘러싸는 형상으로 배치될 수 있다.
예시적인 실시예에서, 도전성 포스트(370)는 패키지 기판(200a)의 신호 라인 패턴(253b) 및 신호 비아 패턴(255b)과 전기적으로 연결될 수 있다. 또한, 도전성 포스트(370)는 상부 재배선 구조물(500)의 상부 재배선 라인 패턴(533) 및 상부 재배선 비아 패턴(535)과 전기적으로 연결될 수 있다.
예시적인 실시예에서, 도전성 포스트(370)의 물질은 구리(Cu)를 포함할 수 있다. 다만 이에 한정되지 않고, 도전성 포스트(370)의 물질은 니켈(Ni), 금(Au), 은(Ag), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있다.
상부 재배선 구조물(500)은 상부 재배선 절연 층(520), 상부 재배선 라인 패턴(533), 상부 재배선 비아 패턴(535), 및 패키지 연결 패드(540) 등을 포함할 수 있다.
상부 재배선 절연 층(520)은 몰딩 층(350) 상에 배치되고, 상부 재배선 라인 패턴(533) 및 상부 재배선 비아 패턴(535)을 감싸는 절연성 물질의 층일 수 있다.
상부 재배선 라인 패턴(533)은 상부 재배선 절연 층(520)의 내부에서 수평 방향으로 연장되는 도전성 물질의 패턴일 수 있다. 또한, 상부 재배선 비아 패턴(535)은 상부 재배선 절연 층(520)의 내부에서 수직 방향으로 연장되어, 복수의 상부 재배선 라인 패턴들(533)을 상호 연결시키거나, 상부 재배선 라인 패턴(533) 및 패키지 연결 패드(540)를 연결시킬 수 있다.
패키지 연결 패드(540)는 상부 재배선 절연 층(520) 상에 탑재되는 패드일 수 있다. 또한, 패키지 연결 패드(540)는 상부 재배선 라인 패턴(533) 및 상부 재배선 비아 패턴(535)과 전기적으로 연결될 수 있다. 또한, 패키지 연결 패드(540)는 상부 반도체 패키지(도 11, 90)를 탑재시키기 위한 패드일 수 있다.
예시적인 실시예에서, 패키지 기판(200a)의 그라운드 라인 패턴(253a) 및 신호 라인 패턴(253b)은 재배선 절연 층(238)의 내부에서 실질적으로 동일한 레벨에 배치될 수 있다. 즉, 그라운드 라인 패턴(253a)이 패키지 기판(200a)의 하면으로부터 수직 방향으로 형성하는 높이는 신호 라인 패턴(253b)이 패키지 기판(200a)의 하면으로부터 수직 방향으로 형성하는 높이와 실질적으로 동일할 수 있다.
또한, 패키지 기판(200a)의 그라운드 라인 패턴(253a) 및 신호 라인 패턴(253b) 각각은 복수 개로 제공될 수 있다. 예시적인 실시예에서, 복수의 그라운드 라인 패턴들(253a) 중 적어도 어느 하나는 인접한 2개의 신호 라인 패턴들(253b) 사이에서 연장될 수 있다. 이에 따라, 인접한 2개의 신호 라인 패턴들(253b) 간의 신호 간섭이 억제될 수 있어서, 반도체 패키지(50)의 신호 무결성이 개선될 수 있다.
도 11은 본 개시의 예시적 실시예에 따른 반도체 패키지(1)의 단면도이다.
도 11을 참조하면, 본 개시의 반도체 패키지(1)는 하부 반도체 패키지(50) 상에 상부 반도체 패키지(90)가 탑재된 구조의 패키지 온 패키지(PoP) 타입의 반도체 패키지일 수 있다.
하부 반도체 패키지(50)는 하부 반도체 칩(100), 그라운드 칩 연결 단자(150a), 신호 칩 연결 단자(150b), 하부 패키지 기판(200a), 하부 언더필 층(330), 하부 몰딩 층(350), 도전성 포스트(370), 외부 연결 단자(390), 및 상부 재배선 구조물(500) 등을 포함할 수 있다. 하부 반도체 패키지(50)의 내용은 도 10을 참조하여 설명한 내용과 중복되므로, 자세한 내용은 생략한다.
상부 반도체 패키지(90)는 상부 반도체 칩(900), 상부 칩 연결 단자(920), 상부 패키지 기판(910), 상부 언더필 층(930), 상부 몰딩 층(950), 및 패키지 연결 단자(970) 등을 포함할 수 있다.
상부 반도체 칩(900)은 하부 반도체 칩(100)의 종류와 다른 반도체 칩일 수 있다. 이에 따라, 반도체 패키지(1)는 서로 다른 종류의 복수의 반도체 칩들(100, 900)이 상호 전기적으로 연결되어, 하나의 시스템으로 동작하는 시스템인 패키지(SIP)일 수 있다.
패키지 기판(910)은 상부 반도체 칩(900)을 지지할 수 있다. 또한, 상부 칩 연결 단자(920)는 상부 패키지 기판(910) 및 상부 반도체 칩(900)의 칩 패드(905) 사이에 배치되어, 상기 상부 반도체 칩(900)의 활성 층 내의 복수의 개별 소자들을 상부 패키지 기판(910) 내부의 기판 패턴(미도시)을 전기적으로 연결시킬 수 있다.
상부 언더필 층(930)은 반도체 칩(900) 및 패키지 기판(910) 사이에 배치되어, 상기 반도체 칩(900)을 상기 패키지 기판(910) 상에 고정시킬 수 있다. 또한, 상부 몰딩 층(950)은 패키지 기판(910) 상에 배치되어 반도체 칩(900)을 감쌀 수 있다.
패키지 연결 단자(970)는 상부 반도체 패키지(90)의 패키지 기판(910) 및 하부 반도체 패키지(50)의 상부 재배선 구조물(500)의 패키지 연결 패드(540) 사이에 배치될 수 있다.
도 12는 본 개시의 예시적 실시예에 따른 반도체 패키지(60)의 단면도이다.
도 12를 참조하면, 본 개시의 반도체 패키지(60)는 반도체 칩(100), 패키지 기판(200b), 확장 층(700), 몰딩 층(350), 및 상부 재배선 구조물(500) 등을 포함할 수 있다.
이하에서는, 도 8의 반도체 패키지(30) 및 도 12의 반도체 패키지(60)의 중복된 내용은 생략하고 차이점을 위주로 설명하도록 한다.
본 개시의 반도체 패키지(60)는 하부 반도체 패키지 및 상부 반도체 패키지를 포함하는 패키지-온-패키지(PoP) 타입의 반도체 패키지 중 하부 반도체 패키지로 기능할 수 있다. 또한, 본 개시의 하부 반도체 패키지(60)는 패널 레벨 패키지일 수 있다. 구체적으로, 반도체 패키지(60)는 팬-아웃 패널 레벨 패키지일 수 있다.
확장 층(700)은 패키지 기판(200b) 상에 배치될 수 있다. 또한, 확장 층(700)은 인쇄 회로 기판(PCB), 세라믹 기판, 패키지 제조용 웨이퍼, 또는 인터포저(interposer)를 포함할 수 있다. 확장 층(700)은 기판 베이스(710), 기판 라인 패턴(733), 및 기판 비아 패턴(735)을 포함할 수 있다.
예시적인 실시예에서, 확장 층(700)은 반도체 칩(100)의 측부를 감쌀 수 있다. 또한, 확장 층(700)의 내면 및 반도체 칩(100)의 측면은 수평 방향으로 이격될 수 있다. 확장 층(700) 및 반도체 칩(100) 사이의 이격 공간에는 몰딩 층(350)이 배치될 수 있다.
기판 베이스(710)는 수직 방향으로 적층된 복수의 기판 베이스 층들을 포함할 수 있다. 기판 베이스(710)는 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 기판 베이스(710)는 예를 들면, FR-4(Frame Retardant 4), 사관능성 에폭시(Tetrafunctional epoxy), 폴레페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드(Polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
기판 라인 패턴(733)은 복수의 기판 베이스들(710)의 상면 및 하면 상에 배치될 수 있다. 또한, 기판 비아 패턴(735)은 복수의 기판 베이스들(710)을 수직 방향으로 통과하여 복수의 기판 라인 패턴들(733)을 상호 연결시킬 수 있다.
상부 재배선 구조물(500)은 상부 재배선 절연 층(520), 상부 재배선 라인 패턴(533), 상부 재배선 비아 패턴(535), 및 패키지 연결 패드(540) 등을 포함할 수 있다.
예시적인 실시예에서, 상부 재배선 라인 패턴(533) 및 상부 재배선 비아 패턴(535)은 확장 층(700)의 기판 라인 패턴(733) 및 기판 비아 패턴(735)과 전기적으로 연결될 수 있다. 또한, 패키지 기판(200b)의 신호 라인 패턴(253b) 및 신호 비아 패턴(255b)은 확장 층(700)의 기판 라인 패턴(733) 및 기판 비아 패턴(735)과 전기적으로 연결될 수 있다.
도 13은 본 개시의 예시적 실시예에 따른 반도체 패키지(2)의 단면도이다.
도 13을 참조하면, 본 개시의 반도체 패키지(2)는 하부 반도체 패키지(60) 상에 상부 반도체 패키지(90)가 탑재된 구조의 패키지 온 패키지(PoP) 타입의 반도체 패키지일 수 있다.
하부 반도체 패키지(60)는 반도체 칩(100), 패키지 기판(200b), 확장 층(700), 몰딩 층(350), 및 상부 재배선 구조물(500) 등을 포함할 수 있다. 하부 반도체 패키지(60)의 내용은 도 12를 참조하여 설명한 내용과 중복되므로, 자세한 내용은 생략한다.
상부 반도체 패키지(90)는 상부 반도체 칩(900), 상부 칩 연결 단자(920), 상부 패키지 기판(910), 상부 언더필 층(930), 상부 몰딩 층(950), 및 패키지 연결 단자(970) 등을 포함할 수 있다. 상부 반도체 패키지(90)의 내용은 도 11을 참조하여 설명한 내용과 중복되므로 자세한 내용은 생략한다.
도 14 내지 도 17은 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 방법의 각 단계들을 보여주는 도면들이다. 구체적으로, 본 개시의 반도체 패키지의 제조 방법은 도 6의 반도체 패키지(20)의 제조 방법일 수 있다.
도 14를 참조하면, 본 개시의 반도체 패키지의 제조 방법은 패키지 기판(200a) 상에 반도체 칩(100)을 탑재하는 단계(S1100)를 포함할 수 있다.
S1100 단계의 수행 전에, 캐리어 기판(CS)이 패키지 기판(200a)의 하부에 부착될 수 있다. 예시적인 실시예에서, 캐리어 기판(CS)은 반도체 패키지의 다양한 제조 공정들에 대하여 안정성을 갖는 임의의 물질로 이루어질 수 있다.
추후 캐리어 기판(CS)을 레이저 어블레이션(laser ablation)에 의하여 분리 및 제거하고자 하는 경우, 상기 캐리어 기판(CS)은 투광성 기판일 수 있다. 선택적으로, 추후 캐리어 기판(CS)을 가열에 의하여 분리 및 제거하고자 하는 경우, 상기 캐리어 기판(CS)은 내열성 기판일 수 있다.
예시적인 실시예에서, 캐리어 기판(CS)은 유리 기판일 수 있다. 또는, 다른 예시적인 실시예에서, 캐리어 기판(CS)은 폴리이미드(polyimide, PI), 폴리에테르에테르케톤(polyetheretherketone, PEEK), 폴리에테르술폰(polyethersulfone, PES), 폴리페닐렌 설파이드(polyphenylene sulfide, PPS) 등과 같은 내열성 유기 고분자 물질로 이루어질 수 있지만 여기에 한정되는 것은 아니다.
S1100 단계에서, 반도체 칩(100)은 플립 칩 본딩 공정을 통해 패키지 기판(200a) 상에 탑재될 수 있다. 예시적인 실시예에서, S1100 단계에서, 반도체 칩(100)의 그라운드 칩 패드(120a)에 부착된 그라운드 칩 연결 단자(150a)는 패키지 기판(200a)의 그라운드 기판 패드(271a)와 맞닿을 수 있다. 또한, S1100 단계에서, 반도체 칩(100)의 신호 칩 패드(120b)에 부착된 신호 칩 연결 단자(150b)는 패키지 기판(200a)의 신호 기판 패드(271b)와 맞닿을 수 있다.
도 15를 참조하면, 본 개시의 반도체 패키지의 제조 방법은 패키지 기판(200a) 및 반도체 칩(100) 사이에 언더필 층(330)을 형성하는 단계(S1200)를 포함할 수 있다.
S1200 단계에서, 패키지 기판(200a) 및 반도체 칩(100) 사이의 이격 공간에 언더필 물질이 주입될 수 있다. 패키지 기판(200a) 및 반도체 칩(100) 사이에 배치된 언더필 층(330)은 반도체 칩(100)을 패키지 기판(200a) 상에 고정시킬 수 있다. 또한, 언더필 층(330)은 그라운드 칩 연결 단자(150a) 및 신호 칩 연결 단자(150b)의 측부를 감쌀 수 있다.
도 16을 참조하면, 본 개시의 반도체 패키지의 제조 방법은 패키지 기판(200a) 상에 몰딩 층(350)을 형성하는 단계(S1300)를 포함할 수 있다.
S1300 단계에서, 몰딩 층(350)은 패키지 기판(200a) 상에서 반도체 칩(100)의 측면 및 상면을 감쌀 수 있다. 다만 전술한 바에 한정되지 않고, 몰딩 층(350)은 반도체 칩(100)의 측면만을 감싸고 상면은 외부에 노출시킬 수 있다.
도 17을 참조하면, 본 개시의 반도체 패키지의 제조 방법은 패키지 기판(200a) 상에 외부 연결 단자(390)를 형성하는 단계(S1400)를 포함할 수 있다.
S1400 단계의 수행 전에, 캐리어 기판(CS)이 제거될 수 있다. 예를 들어, 캐리어 기판(CS)은 레이저 어블레이션에 의하여 패키지 기판(200a)으로부터 분리되거나, 가열에 의하여 패키지 기판(200a)으로부터 분리될 수 있다.
S1400 단계에서, 외부 연결 단자(390)는 재배선 절연 층(238)의 하부에 배치된 외부 연결 패드(280a)와 전기적으로 연결될 수 있다.
이상에서 설명한 본 개시의 기술적 사상은 전술한 실시예들 및 첨부된 도면들에 한정되지 않는다. 또한 본 개시의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (20)

  1. 반도체 칩으로서, 활성 층을 갖는 반도체 기판; 상기 반도체 기판 상에 배치되는 그라운드 칩 패드; 및 상기 반도체 기판 상에 배치되는 신호 칩 패드;를 포함하는 상기 반도체 칩; 및
    상기 반도체 칩을 지지하는 패키지 기판으로서, 기판 절연 층; 상기 기판 절연 층의 내부에서 연장되고 상기 신호 칩 패드와 연결된 복수의 신호 라인 패턴들; 및 상기 복수의 신호 라인 패턴들과 동일한 레벨에 배치되도록 상기 기판 절연 층의 내부에서 연장되고 상기 그라운드 칩 패드와 연결된 복수의 그라운드 라인 패턴들;을 포함하는 상기 패키지 기판;
    을 포함하고,
    상기 복수의 그라운드 라인 패턴들 중 적어도 어느 하나는,
    상기 복수의 신호 라인 패턴들 사이에서 연장된 반도체 패키지.
  2. 제1 항에 있어서,
    상기 그라운드 칩 패드는,
    상기 반도체 기판의 중심 부분에 배치되고,
    상기 신호 칩 패드는,
    상기 그라운드 칩 패드의 외측에 있도록, 상기 반도체 기판의 가장자리 부분에 배치되는 것을 특징으로 하는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 반도체 칩 및 상기 패키지 기판 사이에 배치되어, 상기 신호 칩 패드 및 상기 신호 라인 패턴을 연결시키도록 구성된 신호 칩 연결 단자; 및
    상기 반도체 칩 및 상기 패키지 기판 사이에 배치되어, 상기 그라운드 칩 패드 및 상기 그라운드 라인 패턴을 연결시키도록 구성된 그라운드 칩 연결 단자;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제3 항에 있어서,
    상기 패키지 기판은,
    상기 신호 칩 연결 단자와 맞닿고, 상기 신호 라인 패턴과 연결된 복수의 신호 기판 패드들; 및
    상기 그라운드 칩 연결 단자와 맞닿고, 상기 그라운드 라인 패턴과 연결된 복수의 그라운드 기판 패드들;
    을 더 포함하고,
    상기 복수의 신호 기판 패드들 및 상기 그라운드 기판 패드들은,
    지그재그 구조로 배치된 것을 특징으로 하는 반도체 패키지.
  5. 제4 항에 있어서,
    인접하게 배치된 2개의 상기 신호 기판 패드들 사이에서, 1개의 상기 그라운드 라인 패턴이 연장되는 경우, 상기 2개의 신호 기판 패드들 간의 피치(pitch)는 125 마이크로미터 내지 148 마이크로미터인 것을 특징으로 하는 반도체 패키지.
  6. 제4 항에 있어서,
    인접하게 배치된 2개의 상기 신호 기판 패드들 사이에서, 1개의 상기 그라운드 라인 패턴 및 1개의 상기 신호 라인 패턴이 연장되는 경우, 상기 2개의 신호 기판 패드들 간의 피치는 146 마이크로미터 내지 158 마이크로미터인 것을 특징으로 하는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 패키지 기판은,
    상기 기판 절연 층의 내부에서 수직 방향으로 연장되어 상기 복수의 신호 라인 패턴들을 연결시키도록 구성된 신호 비아 패턴; 및
    상기 기판 절연 층의 내부에서 수직 방향으로 연장되어 상기 복수의 그라운드 라인 패턴들을 연결시키도록 구성된 그라운드 비아 패턴;
    을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 반도체 패키지를 평면적 관점에서 봤을 경우,
    상기 그라운드 라인 패턴 및 상기 신호 라인 패턴 각각의 너비는,
    5 마이크로미터 내지 20 마이크로미터인 것을 특징으로 하는 반도체 패키지.
  9. 제1 항에 있어서,
    상기 그라운드 라인 패턴 및 상기 신호 라인 패턴 사이의 수평 방향의 이격 거리는, 10 마이크로미터 내지 100 마이크로미터인 것을 특징으로 하는 반도체 패키지.
  10. 제1 항에 있어서,
    상기 그라운드 라인 패턴 및 상기 신호 라인 패턴 각각의 수직 방향의 길이는,
    3 마이크로미터 내지 30 마이크로미터인 것을 특징으로 하는 반도체 패키지.
  11. 제1 항에 있어서,
    상기 그라운드 라인 패턴 및 상기 신호 라인 패턴의 물질은,
    구리(Cu)를 포함하는 것을 특징으로 하는 반도체 패키지.
  12. 제3 항에 있어서,
    상기 반도체 칩 및 상기 패키지 기판 사이에 배치되어, 상기 신호 칩 연결 단자 및 상기 그라운드 칩 연결 단자를 감싸는 언더필 층; 및
    상기 패키지 기판 상에서 상기 반도체 칩을 감싸는 몰딩 층;
    을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  13. 제12 항에 있어서,
    상기 반도체 칩의 외측에 배치되고, 상기 몰딩 층을 수직 방향으로 통과하여 상기 패키지 기판의 상기 신호 라인 패턴과 전기적으로 연결된 도전성 포스트; 및
    상기 몰딩 층 상에 배치된 상부 재배선 구조물로서, 상기 몰딩 층 상에 배치된 상부 재배선 절연 층; 상기 상부 재배선 절연 층의 내부에서 수평 방향으로 연장되어 상기 도전성 포스트와 전기적으로 연결된 상부 재배선 라인 패턴; 및 상기 재배선 절연 층의 내부에서 수직 방향으로 연장되어 상기 상부 재배선 라인 패턴과 연결된 상부 재배선 비아 패턴;을 포함하는 상기 재배선 구조물;
    을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  14. 제1 반도체 칩으로서, 제1 활성 층을 갖는 제1 반도체 기판; 상기 제1 반도체 기판의 하부에 배치된 제1 하부 그라운드 칩 패드; 상기 제1 반도체 기판의 하부에 배치된 제1 하부 신호 칩 패드; 상기 제1 반도체 기판의 적어도 일 부분을 수직 방향으로 통과하여 상기 제1 하부 그라운드 칩 패드와 연결된 그라운드 관통 전극; 상기 제1 반도체 기판의 적어도 일 부분을 수직 방향으로 통과하여 상기 제1 하부 신호 칩 패드와 연결된 신호 관통 전극; 상기 제1 반도체 기판의 상부에 배치되어 상기 그라운드 관통 전극과 연결된 제1 상부 그라운드 칩 패드; 및 상기 제1 반도체 기판의 상부에 배치되어 상기 신호 관통 전극과 연결된 제1 상부 신호 칩 패드;를 포함하는 상기 제1 반도체 칩;
    상기 제1 반도체 칩 상에 탑재된 제2 반도체 칩으로서, 제2 활성 층을 갖는 제2 반도체 기판; 상기 제2 반도체 기판의 하부에 배치된 제2 하부 그라운드 칩 패드; 및 상기 제2 반도체 기판의 하부에 배치된 제2 하부 신호 칩 패드;를 포함하는 상기 제2 반도체 칩;
    상기 제1 상부 그라운드 칩 패드 및 상기 제2 하부 그라운드 칩 패드 사이에 배치된 그라운드 칩 연결 단자;
    상기 제1 상부 신호 칩 패드 및 상기 제2 하부 신호 칩 패드 사이에 배치된 신호 칩 연결 단자; 및
    상기 제1 반도체 칩을 지지하는 패키지 기판으로서, 기판 절연 층; 상기 기판 절연 층의 내부에서 연장되고 상기 제1 하부 신호 칩 패드와 연결된 복수의 신호 라인 패턴들; 및 상기 복수의 신호 라인 패턴들과 동일한 레벨에 배치되도록 상기 기판 절연 층의 내부에서 연장되고 상기 제1 하부 그라운드 칩 패드와 연결된 복수의 그라운드 라인 패턴들;을 포함하는 상기 패키지 기판;
    을 포함하고,
    상기 복수의 그라운드 라인 패턴들 중 적어도 어느 하나는,
    상기 복수의 신호 라인 패턴들 사이에서 연장된 반도체 패키지.
  15. 제14 항에 있어서,
    상기 제1 하부 그라운드 칩 패드, 상기 제1 상부 그라운드 칩 패드, 및 상기 그라운드 관통 전극은, 상기 제1 반도체 기판의 중심 부분에 배치되고,
    상기 제1 하부 신호 칩 패드, 상기 제1 상부 신호 칩 패드, 및 상기 신호 관통 전극은, 상기 제1 반도체 기판의 가장자리 부분에 배치되고,
    상기 제2 하부 그라운드 칩 패드는, 상기 제1 상부 그라운드 칩 패드와 수직 방향으로 중첩되도록 상기 제2 반도체 기판의 중심 부분에 배치되고,
    상기 제2 하부 신호 칩 패드는, 상기 제1 상부 신호 칩 패드와 수직 방향으로 중첩되도록 상기 제2 반도체 기판의 가장자리 부분에 배치된 것을 특징으로 하는 반도체 패키지.
  16. 제14 항에 있어서,
    상기 제1 반도체 칩 및 상기 제2 반도체 칩 사이에 배치되어, 상기 그라운드 칩 연결 단자 및 상기 신호 칩 연결 단자를 감싸는 접착 층;
    을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  17. 제14 항에 있어서,
    상기 제1 하부 그라운드 칩 패드 및 제1 하부 신호 칩 패드는 상기 제1 반도체 기판의 하면 상에서 지그재그 구조로 배치된 것을 특징으로 하는 반도체 패키지.
  18. 하부 반도체 칩으로서, 활성 층을 갖는 반도체 기판; 상기 반도체 기판 상에 배치되는 그라운드 칩 패드; 및 상기 반도체 기판 상에 배치되는 신호 칩 패드;를 포함하는 상기 하부 반도체 칩;
    상기 하부 반도체 칩을 지지하는 하부 패키지 기판으로서, 기판 절연 층; 상기 기판 절연 층의 내부에서 연장되고 상기 신호 칩 패드와 연결된 복수의 신호 라인 패턴들; 및 상기 신호 라인 패턴들과 동일한 레벨에 배치되도록 상기 기판 절연 층의 내부에서 연장되고 상기 그라운드 칩 패드와 연결된 복수의 그라운드 라인 패턴들;을 포함하는 상기 하부 패키지 기판;
    상기 하부 반도체 칩의 외측에 배치되어 상기 하부 패키지 기판의 상기 신호 라인 패턴과 연결된 도전성 포스트;
    상기 하부 패키지 기판 상에서 상기 하부 반도체 칩 및 상기 도전성 포스트를 감싸는 하부 몰딩 층; 및
    상기 하부 몰딩 층 상에 배치된 상부 재배선 구조물로서, 상기 하부 몰딩 층 상의 상부 재배선 절연 층; 및 상기 상부 재배선 절연 층의 내부에서 연장되어 상기 도전성 포스트와 전기적으로 연결된 상부 재배선 라인 패턴;을 포함하는 상기 상부 재배선 구조물;
    을 포함하고,
    상기 복수의 그라운드 라인 패턴들 중 적어도 어느 하나는, 상기 복수의 신호 패턴 신호 라인 패턴들 사이에서 연장된 반도체 패키지.
  19. 제18 항에 있어서,
    상기 그라운드 칩 패드는,
    상기 반도체 기판의 중심 부분에 배치되고,
    상기 신호 칩 패드는,
    상기 그라운드 칩 패드의 외측에 있도록, 상기 반도체 기판의 가장자리 부분에 배치되는 것을 특징으로 하는 반도체 패키지.
  20. 제18 항에 있어서,
    상기 하부 반도체 칩 및 상기 패키지 기판 사이에 배치되어, 상기 신호 칩 패드 및 상기 신호 라인 패턴을 연결시키도록 구성된 신호 칩 연결 단자; 및
    상기 하부 반도체 칩 및 상기 패키지 기판 사이에 배치되어, 상기 그라운드 칩 패드 및 상기 그라운드 라인 패턴을 연결시키도록 구성된 그라운드 칩 연결 단자;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지.
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