CN116072616A - 半导体封装件 - Google Patents

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semiconductor
chip
signal
ground
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杨慧敏
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

一种半导体封装件包括半导体芯片和支撑所述半导体芯片的封装基板，所述半导体芯片包括：半导体衬底，所述半导体衬底具有有源层；接地芯片焊盘，所述接地芯片焊盘位于所述半导体衬底上；以及信号芯片焊盘，所述信号芯片焊盘位于所述半导体衬底上，所述封装基板包括：基板绝缘层；多个信号线图案，所述多个信号线图案在所述基板绝缘层中延伸并且电连接到所述信号芯片焊盘；以及多个接地线图案，所述多个接地线图案在所述基板绝缘层中以与所述多个信号线图案的水平高度相同的水平高度延伸，并且电连接到所述接地芯片焊盘。所述多个接地线图案中的至少一个接地线图案在所述多个信号线图案之间延伸。

Description

半导体封装件
相关申请的交叉引用
本申请基于并要求于2021年11月3日在韩国知识产权局提交的韩国专利申请No.10-2021-0149954的优先权，其公开内容通过引用整体并入本文。
技术领域
本发明构思涉及一种半导体封装件。
背景技术
随着半导体芯片的存储容量增加，包括半导体芯片的半导体封装件需要薄且轻。另外，趋向于对将各种功能的半导体芯片包括在半导体封装件中以及快速驱动半导体芯片进行研究。响应于这种趋势，正在积极地进行对减小半导体封装件的尺寸和改善半导体封装件的操作性能的研究。
发明内容
本发明构思涉及一种具有改善的信号完整性的半导体封装件。
根据本发明构思的一些示例实施例，提供了一种半导体封装件，其包括半导体芯片和支撑所述半导体芯片的封装基板，所述半导体芯片包括具有有源层的半导体衬底、位于所述半导体衬底上的接地芯片焊盘以及位于所述半导体衬底上的信号芯片焊盘，所述封装基板包括：基板绝缘层；多个信号线图案，所述多个信号线图案在所述基板绝缘层中延伸并且电连接到所述信号芯片焊盘；以及多个接地线图案，所述多个接地线图案在所述基板绝缘层中以与所述多个信号线图案的水平高度相同的水平高度延伸，并且电连接到所述接地芯片焊盘。所述多个接地线图案中的至少一个接地线图案在所述多个信号线图案之间延伸。
根据本发明构思的一些示例实施例，提供了一种半导体封装件，其包括：第一半导体芯片，包括具有第一有源层的第一半导体衬底、位于所述第一半导体衬底下方的第一下接地芯片焊盘、位于所述第一半导体衬底下方的第一下信号芯片焊盘、沿垂直方向穿过所述第一半导体衬底的至少一部分并且电连接到所述第一下接地芯片焊盘的接地贯穿电极、沿所述垂直方向穿过所述第一半导体衬底的至少一部分并且电连接到所述第一下信号芯片焊盘的信号贯穿电极、位于所述第一半导体衬底上并且电连接到所述接地贯穿电极的第一上接地芯片焊盘以及位于所述第一半导体衬底上并且电连接到所述信号贯穿电极的第一上信号芯片焊盘；第二半导体芯片，所述第二半导体芯片位于所述第一半导体芯片上，所述第二半导体芯片包括具有第二有源层的第二半导体衬底、位于所述第二半导体衬底下方的第二下接地芯片焊盘以及位于所述第二半导体衬底下方的第二下信号芯片焊盘；接地芯片连接端子，所述接地芯片连接端子位于所述第一上接地芯片焊盘与所述第二下接地芯片焊盘之间；信号芯片连接端子，所述信号芯片连接端子位于所述第一上信号芯片焊盘与所述第二下信号芯片焊盘之间；以及封装基板，所述支封装基板支撑所述第一半导体芯片，所述封装基板包括基板绝缘层、在所述基板绝缘层中延伸并且电连接到所述第一下信号芯片焊盘的多个信号线图案以及在所述基板绝缘层中以与所述多个信号线图案的水平高度相同的水平高度延伸并且电连接到所述第一下接地芯片焊盘的多个接地线图案。所述多个接地线图案中的至少一个接地线图案在所述多个信号线图案之间延伸。
根据本发明构思的一些示例实施例，提供了一种半导体封装件，其包括：下半导体芯片，所述下半导体芯片包括具有有源层的半导体衬底、位于所述半导体衬底上的接地芯片焊盘以及位于所述半导体衬底上的信号芯片焊盘；下封装基板，所述下封装基板支撑所述下半导体芯片，所述下封装基板包括基板绝缘层、在所述基板绝缘层中延伸并且电连接到所述信号芯片焊盘的多个信号线图案以及在所述基板绝缘层中以与所述多个信号线图案的水平高度相同的水平高度延伸并且电连接到所述接地芯片焊盘的多个接地线图案；导电柱，所述导电柱位于所述下半导体芯片的外侧并且电连接到所述信号线图案；下模制层，所述下模制层在所述下封装基板上围绕所述下半导体芯片和所述导电柱；以及上再分布结构，所述上再分布结构位于所述下模制层上，所述上再分布结构包括位于所述下模制层上的上再分布绝缘层以及在所述上再分布绝缘层中延伸并且电连接到所述导电柱的上再分布线图案。所述多个接地线图案中的至少一个接地线图案在所述多个信号线图案之间延伸。
根据本发明构思的实施例的半导体封装件中包括的封装基板的多个接地线图案和多个信号线图案可以基本上位于相同的水平高度，并且多个接地线图案中的一些接地线图案可以在多个信号线图案之间延伸。因此，可以抑制多个信号线图案之间的信号干扰，从而可以改善半导体封装件的信号完整性(SI)。
附图说明
根据以下结合附图的详细描述，将更清楚地理解本发明构思的一些示例实施例，其中：
图1是根据本发明构思的一些示例实施例的半导体封装件的截面图；
图2是沿着图1中的线II-II'截取的截面图；
图3是图1中的区域A'的截面图；
图4是图3中的区域B的放大图；
图5是图3中的区域C的放大图；
图6是根据本发明构思的一些示例实施例的半导体封装件的截面图；
图7是图6中的区域D的截面图；
图8是根据本发明构思的一些示例实施例的半导体封装件的截面图；
图9是根据本发明构思的一些示例实施例的半导体封装件的截面图；
图10是根据本发明构思的一些示例实施例的半导体封装件的截面图；
图11是根据本发明构思的一些示例实施例的半导体封装件的截面图；
图12是根据本发明构思的一些示例实施例的半导体封装件的截面图；
图13是根据本发明构思的一些示例实施例的半导体封装件的截面图；
图14至图17是示出根据本发明构思的一些示例实施例的制造半导体封装件的方法的工艺的图。
具体实施方式
在下文中，将参考附图详细描述本发明构思的一些示例实施例。
将理解的是，元件和/或其属性可以在本文叙述为与其他元件“相同”或“等同”，并且将进一步理解，在本文叙述为与其他元件“同样”、“相同”或“等同”的元件和/或其属性可以与其他元件和/或其属性“同样”、“相同”或“等同”或者“基本上同样”、“基本上相同”或“基本上等同”。与其他元件和/或其属性“基本上同样”、“基本上相同”或“基本上等同”的元件和/或其属性将被理解为包括在制造容差和/或材料容差内与其他元件和/或其属性同样、相同或等同的元件和/或其属性。与其他元件和/或其属性同样或基本上同样或者相同或基本上相同的元件和/或其属性可以在结构上相同或基本上相同、在功能上相同或基本上相同，和/或在组成上相同或基本上相同。
将理解的是，在本文中被描述为“基本上”相同的和/或同样的元件和/或其属性包含具有等于或小于10％的在量值上的相对差异的元件和/或其属性。此外，不管元件和/或其属性是否被修饰为“基本上”，将理解的是，这些元件和/或其属性应当被解释为包括围绕所陈述的元件和/或其属性的制造容差或操作容差(例如，±10％)。
当在本说明书中结合数值使用术语“大约”或“基本上”时，意指相关的数值包括所述数值周围±10％的容差。当指定范围时，该范围包括其间的所有值，例如，0.1％的增量。此外，无论数值或形状是否被修饰为“大约”或“基本上”，应当理解这些值和形状应被解释为包括所述数值或形状周围的制造公差或操作公差(例如，±10％)。
当元件被称为“连接到”或“电连接到”另一元件时，该元件可以直接连接到该另一个元件，或者可以存在一个或多个其他中间元件。例如，被描述为“连接到”另一元件的元件可以“电连接到”该另一元件。相反，当元件被称为“直接连接到”另一元件时，不存在中间元件。
图1是根据本发明构思的一些示例实施例的半导体封装件10的截面图。图2是沿着图1中的线II-II'截取的截面图。
参考图1和图2，根据本发明构思的一些示例实施例的半导体封装件10可以包括半导体芯片100、接地芯片连接端子150a、信号芯片连接端子150b、封装基板200、底部填充层330、模制层350和/或外部连接端子390。
半导体芯片100可以包括具有有源层100_AL的半导体衬底110、布置在半导体衬底110的底表面上的接地芯片焊盘120a和/或布置在半导体衬底110的底表面上的信号芯片焊盘120b。
在一些示例实施例中，半导体芯片100可以包括存储器半导体芯片。例如，存储器半导体芯片可以包括诸如动态随机存取存储器(DRAM)和/或静态随机存取存储器(SRAM)的易失性存储器半导体芯片和/或诸如相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FeRAM)和/或电阻随机存取存储器(RRAM)的非易失性存储器半导体芯片。
然而，本发明构思不限于此，并且半导体芯片100可以包括逻辑半导体芯片。例如，逻辑半导体芯片可以包括中央处理单元(CPU)、微处理单元(MPU)、图形处理单元(GPU)和/或应用处理器(AP)。
半导体芯片100的半导体衬底110可以包括硅(Si)。此外，半导体衬底110可以包括诸如锗(Ge)的半导体元素和/或诸如碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)和/或磷化铟(InP)的化合物半导体。然而，半导体衬底110的材料不限于此。
在一些示例实施例中，半导体衬底110可以在其下部包括有源层100_AL。有源层100_AL可以包括多种不同种类的单独的器件。例如，多个单独的器件可以包括各种微电子器件，例如，诸如互补金属氧化物半导体(CMOS)晶体管、金属氧化物半导体场效应晶体管(MOSFET)、大规模系统集成(LSI)和/或CMOS成像传感器(CIS)的图像传感器、微机电系统(MEMS)、有源元件和/或无源元件。
在下文中，水平方向可以定义为与半导体衬底110的顶表面和底表面延伸的方向平行的方向，并且垂直方向可以定义为与半导体衬底110的顶表面和底表面延伸的方向垂直的方向。
半导体芯片100的接地芯片焊盘120a可以用于半导体芯片100的接地并且可以布置在半导体衬底110的底表面上。此外，半导体芯片100的信号芯片焊盘120b可以用于传输半导体芯片100的命令信号和/或地址信号和/或数据信号并且可以布置在半导体衬底110的底表面上。
在一些示例实施例中，接地芯片焊盘120a和/或信号芯片焊盘120b可以包括铜(Cu)。然而，本发明构思不限于此，接地芯片焊盘120a和/或信号芯片焊盘120b可以包括诸如镍(Ni)、金(Au)、银(Ag)、铝(Al)、钨(W)、钛(Ti)、钽(Ta)、铟(In)、钼(Mo)、锰(Mn)、钴(Co)、锡(Sn)、镁(Mg)、铼(Re)、铍(Be)、镓(Ga)和/或钌(Ru)的金属和/或上述金属的合金。
在一些示例实施例中，接地芯片焊盘120a可以布置在半导体衬底110的中央110_C，并且信号芯片焊盘120b可以布置在半导体衬底110的中央110_C外侧的边缘110_E处。即，接地芯片焊盘120a可以比信号芯片焊盘120b靠近半导体衬底110的中央。
在一些示例实施例中，接地芯片焊盘120a可以连接到接地芯片连接端子150a、稍后将描述的接地基板焊盘270a和/或接地线图案250a。此外，信号芯片焊盘120b可以连接到信号芯片连接端子150b、稍后将描述的信号基板焊盘270b和/或信号线图案250b。
封装基板200可以支撑半导体芯片100。另外，封装基板200可以包括基板绝缘层230、接地线图案250a、信号线图案250b、接地基板焊盘270a、信号基板焊盘270b和/或外部连接焊盘280。
在一些示例实施例中，封装基板200可以是印刷电路板(PCB)。然而，封装基板200可以包括诸如陶瓷基板的各种基板，而不限于PCB的结构和/或材料。
基板绝缘层230可以包括基体板层233、顶阻焊层235和/或底阻焊层237。基体板层233可以包括选自酚醛树脂、环氧树脂和/或聚酰亚胺(PI)中的至少一种。例如，基体板层233可以包括选自阻燃剂4(FR4)、四官能环氧树脂、聚苯醚、环氧树脂/聚苯醚、双马来酰亚胺三嗪(BT)、聚醯胺短纤席材(thermount)、氰酸酯、PI和/或液晶聚合物中的至少一种。
在一些示例实施例中，基体板层233可以包括聚酯、聚酯对苯二甲酸酯、氟化乙烯丙烯(FEP)、树脂涂布纸、液体PI树脂和/或聚萘二甲酸乙二酯(PEN)膜。另外，基体板层233可以通过层叠多个基体层形成。
在一些示例实施例中，顶阻焊层235可以布置在基体板层233上以覆盖接地线图案250a和/或信号线图案250b并且暴露接地基板焊盘270a的至少一部分和/或信号基板焊盘270b的至少一部分。
在一些示例实施例中，底阻焊层237可以布置在基体板层233上以暴露外部连接焊盘280的至少一部分。虽然未在图1中示出，但是接地线图案250a和/或信号线图案250b可以通过在垂直方向上穿过基体板层233的导电贯穿通路(未示出)电连接到外部连接焊盘280。
在一些示例实施例中，顶阻焊层235和/或底阻焊层237可以包括PI膜、聚酯膜、柔性阻焊层、光可成像覆盖层(PIC)和/或光可成像阻焊层。
例如，顶阻焊层235和/或底阻焊层237可以通过绢网印刷法或喷墨法涂覆的热固性墨形成。此外，顶阻焊层235和/或底阻焊层237可以是通过曝光和显影去除通过丝网法或喷涂法涂覆的光敏阻焊剂的一部分并进行热固化而形成的。
接地线图案250a可以在基板绝缘层230中沿水平方向延伸并且可以连接到接地基板焊盘270a。具体地，接地线图案250a可以在基体板层233上沿垂直方向延伸并且可以被顶阻焊层235覆盖。
信号线图案250b可以在基板绝缘层230中沿水平方向延伸并且可以连接到信号基板焊盘270b。具体地，信号线图案250b可以在基体板层233上沿水平方向延伸并且可以被顶阻焊层235覆盖。
在一些示例实施例中，接地线图案250a和/或信号线图案250b可以包括Cu。例如，接地线图案250a和/或信号线图案250b可以包括电解沉积(ED)Cu、轧制退火(RA)Cu箔、不锈钢箔、Al箔、超薄Cu箔、溅射铜、铜合金、Ni、不锈钢和/或铍铜中的至少一种。
在一些示例实施例中，接地线图案250a和信号线图案250b可以在基板绝缘层230中基本上处于相同的水平高度。即，接地线图案250a中的每一者或者一者或更多者在垂直方向上距封装基板200的底表面的高度可以基本上等于信号线图案250b中的每一者或者一者或更多者在垂直方向上距封装基板200的底表面的高度。
在一些示例实施例中，接地线图案250a和/或信号线图案250b中的每一者或者一者或更多者在垂直方向上的长度(即，厚度)可以是约3微米至约30微米。例如，接地线图案250a和/或信号线图案250b中的每一个或者一者或更多者在垂直方向上的长度可以是约5微米。然而，接地线图案250a和/或信号线图案250b中的每一者或者一者或更多者在垂直方向上的长度不限于此。
在一些示例实施例中，至少一个接地线图案250a可以在相邻的两个信号线图案250b之间延伸。因此，可以抑制相邻的两个信号线图案250b之间的信号干扰，从而可以改善半导体封装件10的信号完整性(SI)。
稍后将参考图3至图5更详细地描述接地线图案250a和信号线图案250b的布置。
接地基板焊盘270a可以布置在基体板层233上以分别连接到接地线图案250a。此外，接地基板焊盘270a中的至少一部分接地基板焊盘270a可以被顶阻焊层235暴露，并且暴露的接地基板焊盘270a可以接触接地芯片连接端子150a。
在一些示例实施例中，接地基板焊盘270a可以位于与接地线图案250a的水平高度基本上相同的水平高度。然而，本发明构思不限于此，接地基板焊盘270a可以位于比接地线图案250a的水平高度高的水平高度。
信号基板焊盘270b可以布置在基体板层233上以连接到信号线图案250b。此外，信号基板焊盘270b中的至少一部分信号基板焊盘270b可以被顶阻焊层235暴露，并且暴露的信号基板焊盘270b可以接触信号芯片连接端子150b。
在一些示例实施例中，信号基板焊盘270b可以位于与信号线图案250b的水平高度基本上相同的水平高度。然而，本发明构思不限于此，并且信号基板焊盘270b可以位于比信号线图案250b的水平高度高的水平高度。
此外，接地基板焊盘270a和/或信号基板焊盘270b可以以锯齿形或蜂窝状排列。
此外，接地基板焊盘270a可以布置在封装基板200的中央，并且信号基板焊盘270b可以布置在封装基板200的边缘处。
在一些示例实施例中，接地基板焊盘270a可以在垂直方向上与半导体芯片100的接地芯片焊盘120a交叠，和/或信号基板焊盘270b可以在垂直方向上与半导体芯片100的信号芯片焊盘120b交叠。
将在后面参考图3至图5更详细地描述接地基板焊盘270a和信号基板焊盘270b的布置。
外部连接焊盘280可以布置在基体板层233下方并且可以被底阻焊层237暴露。另外，外部连接焊盘280可以分别接触外部连接端子390。
在一些示例实施例中，外部连接焊盘280可以通过在垂直方向上穿过基体板层233的导电贯穿通路(未示出)电连接到接地线图案250a和/或信号线图案250b。
接地芯片连接端子150a可以位于半导体芯片100的接地芯片焊盘120a与封装基板200的接地基板焊盘270a之间。例如，接地芯片连接端子150a可以将半导体芯片100的接地芯片焊盘120a电连接到封装基板200的接地线图案250a。
此外，信号芯片连接端子150b可以位于半导体芯片100的信号芯片焊盘120b与封装基板200的信号基板焊盘270b之间。例如，信号芯片连接端子150b可以将半导体芯片100的信号芯片焊盘120b电连接到封装基板200的信号线图案250b。
接地芯片连接端子150a和/或信号芯片连接端子150b可以以锯齿形和/或蜂窝状布置在半导体衬底110上。
在一些示例实施例中，接地芯片连接端子150a可以在垂直方向上与半导体衬底110的中央110_C交叠，并且信号芯片连接端子150b可以在垂直方向上与半导体衬底110的边缘110_E交叠。例如，接地芯片连接端子150a可以布置在信号芯片连接端子150b内部。即，接地芯片连接端子150a可以比信号芯片连接端子150b靠近半导体芯片100的中央。
在一些示例实施例中，接地芯片连接端子150a和/或信号芯片连接端子150b可以是包括Cu、Al、Ag、Sn和/或Au中的至少一种的焊料球。
底部填充层330可以布置在半导体芯片100与封装基板200之间以围绕接地芯片连接端子150a和/或信号芯片连接端子150b。即，底部填充层330可以将半导体芯片100固定到封装基板200的顶表面上。
在一些示例实施例中，底部填充层330可以包括绝缘聚合物和环氧树脂中的至少一种。例如，底部填充层330可以包括环氧模制化合物(EMC)。
模制层350可以安装在封装基板200上以围绕半导体芯片100。在一些示例实施例中，模制层350可以包括绝缘聚合物和/或环氧树脂中的至少一种。例如，模制层350可以包括EMC。
外部连接端子390可以分别附接到封装基板200的外部连接焊盘280。此外，外部连接端子390可以将半导体芯片100电连接到外部设备。
图3是图1中的区域A的截面图。图4是图3中的区域B的放大图。图5是图3中的区域C的放大图。
此外，接地基板焊盘270a可以比信号基板焊盘270b靠近半导体衬底110的中央。
此外，当从平面图看半导体封装件10时，接地基板焊盘270a和/或信号基板焊盘270b可以以锯齿形或蜂窝状排列。
在一些示例实施例中，接地线图案250a可以分别电连接到接地基板焊盘270a，并且信号线图案250b可以分别电连接到信号基板焊盘270b。
在一些示例实施例中，接地线图案250a可以位于与信号线图案250b的水平高度基本上相同的水平高度。此外，至少一个接地线图案250a可以在相邻的两个信号线图案250b之间延伸。
在一些示例实施例中，一些接地线图案250a可以围绕信号线图案250b的侧部。例如，一个信号线图案250b可以在两个接地线图案250a之间延伸。此外，两个信号线图案250b可以在两个接地线图案250a之间延伸。
参考图4，当信号基板焊盘270b以锯齿形布置时，两个线图案可以在相邻的两个信号基板焊盘270b_1和270b_2之间延伸。例如，一个接地线图案250a和一个信号线图案250b可以在相邻的两个信号基板焊盘270b_1和270b_2之间延伸。
当一个接地线图案250a和一个信号线图案250b在相邻的两个信号基板焊盘270b_1和270b_2之间延伸时，相邻的两个信号基板焊盘270b_1和270b_2之间的第一节距p1可以是约146微米至约158微米。第一节距p1可以定义为相邻的两个信号基板焊盘270b_1和270b_2的中心在水平方向上的长度。
在一些示例实施例中，接地线图案250a的宽度250a_d和信号线图案250b的宽度250b_d可以是约5微米至约20微米。例如，接地线图案250a的宽度250a_d和信号线图案250b的宽度250b_d可以是约9微米。然而，接地线图案250a的宽度250a_d和信号线图案250b的宽度250b_d不限于此。
在一些示例实施例中，接地线图案250a与信号线图案250b之间的在水平方向上的距离d1可以是约10微米至约100微米。然而，接地线图案250a与信号线图案250b之间的在水平方向上的距离d1不限于此。
参考图5，当信号基板焊盘270b以锯齿形布置时，一个线图案可以在相邻的两个信号基板焊盘270b_3和270b_4之间延伸。例如，一个接地线图案250a可以在相邻的两个信号基板焊盘270b_3和270b_4之间延伸。
当一个接地线图案250a在相邻的两个信号基板焊盘270b_3和270b_4之间延伸时，相邻的两个信号基板焊盘270b_3和270b_4之间的第二节距p2可以是约125微米至约148微米。第二节距p2可以定义为相邻的两个信号基板焊盘270b_3和270b_4的中心在水平方向上的长度。
在一些示例实施例中，第二节距p2可以小于第一节距p1(参见图4)。具体地，当第一节距p1为约146微米至约158微米时，第二节距p2可以小于第一节距p1，在约125微米至约148微米的范围内。
因为根据本发明构思的一些示例实施例的半导体封装件10的接地线图案250a和信号线图案250b可以基本上位于相同的水平高度，并且至少一个接地线图案250a可以在信号线图案250b之间延伸，所以可以减小或防止信号线图案250b之间的信号干扰(例如，串扰)。因此，可以改善根据本发明构思的一些示例实施例的半导体封装件10的SI。
图6是根据本发明构思的一些示例实施例的半导体封装件20的截面图。
参考图6，根据本发明构思的一些示例实施例的半导体封装件20可以包括半导体芯片100、接地芯片连接端子150a、信号芯片连接端子150b、封装基板200a、底部填充层330、模制层350和/或外部连接端子390。
在下文中，将不参考图6的半导体封装件20给出先前参考图1的半导体封装件10给出的描述，并且将主要描述图1的半导体封装件10与图6的半导体封装件20的不同之处。
封装基板200a可以包括再分布绝缘层238、在再分布绝缘层238中沿水平方向延伸的接地线图案253a和/或信号线图案253b、在再分布绝缘层238中沿垂直方向延伸的接地通路图案255a和/或信号通路图案255b、布置在再分布绝缘层238上的接地基板焊盘271a和/或信号基板焊盘271b和/或布置在再分布绝缘层238下方的外部连接焊盘280a。
再分布绝缘层238可以包括氧化物和/或氮化物。例如，再分布绝缘层238可以包括氧化硅和/或氮化硅。此外，再分布绝缘层238可以包括光可成像电介质(PID)和/或光敏聚酰亚胺(PSPI)。
接地线图案253a可以在再分布绝缘层238中沿水平方向延伸并且可以电连接到接地基板焊盘271a。此外，信号线图案253b可以在再分布绝缘层238中沿水平方向延伸并且可以连接到信号基板焊盘271b。
此外，接地通路图案255a可以在再分布绝缘层238中沿垂直方向延伸，以将接地线图案253a连接到接地基板焊盘271a，从而将接地线图案253a彼此连接，和/或将接地线图案253a连接到外部连接焊盘280a。
此外，信号通路图案255b可以在再分布绝缘层238中沿垂直方向延伸，以将信号线图案253b连接到信号基板焊盘271b，从而将信号线图案253b彼此连接，和/或将信号线图案253b连接到外部连接焊盘280a。
在一些示例实施例中，接地线图案253a和信号线图案253b可以在再分布绝缘层238中基本上位于相同的水平高度。即，接地线图案253a中的每一者或者一者或更多者在垂直方向上距封装基板200a的底表面的高度可以基本上等于信号线图案253b中的每一者或者一者或更多者在垂直方向上距封装基板200a的底表面的高度。
在一些示例实施例中，至少一个接地线图案253a可以在相邻的两个信号线图案253b之间延伸。因此，可以抑制相邻的两个信号线图案253b之间的信号干扰，从而可以改善半导体封装件20的SI。
图7是图6中的区域D的截面图。
参考图7，当从平面图看半导体封装件20时，接地通路图案255a和/或信号通路图案255b可以以锯齿形或蜂窝状布置。
在一些示例实施例中，接地线图案253a可以电连接到接地通路图案255a，并且信号线图案253b可以电连接到信号通路图案255b。
在实施例中，接地线图案253a可以基本上位于与信号线图案253b的水平高度相同的水平高度。此外，至少一个接地线图案253a可以在相邻的两个信号线图案253b之间延伸。
在一些示例实施例中，一些接地线图案253a可以围绕信号线图案253b的侧部。例如，一个信号线图案253b可以在两个接地线图案253a之间延伸。此外，两个信号线图案253b可以在两个接地线图案253a之间延伸。
在一些示例实施例中，当信号通路图案255b以锯齿形布置时，两个线图案可以在相邻的两个信号通路图案255b之间延伸。例如，一个接地线图案253a和一个信号线图案253b可以在相邻的两个信号通路图案255b之间延伸。
在一些示例实施例中，当信号通路图案255b以锯齿形布置时，一个线图案可以在相邻的两个信号通路图案255b之间延伸。例如，一个接地线图案253a可以在相邻的两个信号通路图案255b之间延伸。
因为根据本发明构思的一些示例实施例的半导体封装件20的接地线图案253a和信号线图案253b可以基本上位于相同的水平高度，并且至少一个接地线图案253a可以在信号线图案253b之间延伸，所以可以减小或防止信号线图案253b之间的信号干扰。因此，可以改善根据本发明构思的一些示例实施例的半导体封装件20的SI。
图8是根据本发明构思的一些示例实施例的半导体封装件30的截面图。
参考图8，根据本发明构思的一些示例实施例的半导体封装件30可以包括半导体芯片100、封装基板200b和/或模制层350。在下文中，将不参考图8的半导体封装件30给出先前参考图6的半导体封装件20给出的描述，并且将主要描述图6的半导体封装件20与图8的半导体封装件30之间的不同之处。
半导体芯片100可以包括具有有源层100_AL的半导体衬底110、布置在半导体衬底110的底表面上的接地芯片焊盘120a、布置在半导体衬底110的底表面上的信号芯片焊盘120b和/或布置在半导体衬底110上以围绕接地芯片焊盘120a和/或信号芯片焊盘120b的钝化层118。
钝化层118可以布置在半导体衬底110的底表面上以围绕接地芯片焊盘120a的侧部和/或信号芯片焊盘120b的侧部并暴露接地芯片焊盘120a的底表面和/或信号芯片焊盘120b的底表面。在一些示例实施例中，钝化层118可以包括氮氧化硅(SiON)、氧化硅(SiO2)、碳氮氧化硅(SiOCN)、碳氮化硅(SiCN)和/或上述材料的组合中的至少一种。
封装基板200b可以接触半导体芯片100。具体地，封装基板200b可以接触半导体芯片100的钝化层118、接地芯片焊盘120a和/或信号芯片焊盘120b。
此外，封装基板200b可以包括再分布绝缘层238、在再分布绝缘层238中沿水平方向延伸的接地线图案253a和/或信号线图案253b、在再分布绝缘层238中沿垂直方向延伸的接地通路图案255a和/或信号通路图案255b和/或分别布置在再分布绝缘层238下方的外部连接焊盘280a。
在一些示例实施例中，接地通路图案255a可以在再分布绝缘层238中沿垂直方向延伸，以将半导体芯片100的接地芯片焊盘120a连接到接地线图案253a。
此外，信号通路图案255b可以在再分布绝缘层238中沿垂直方向延伸，以将半导体芯片100的信号芯片焊盘120b连接到信号线图案253b。
在一些示例实施例中，接地线图案253a和信号线图案253b可以在再分布绝缘层238中基本上位于相同的水平高度。即，接地线图案253a中的每一者或者一者或更多者在垂直方向上距封装基板200b的底表面的高度可以基本上等于信号线图案253b中的每一者或者一者或更多者在垂直方向上距封装基板200b的底表面的高度。
在一些示例实施例中，至少一个接地线图案253a可以在相邻的两个信号线图案253b之间延伸。因此，可以抑制相邻的两个信号线图案253b之间的信号干扰，从而可以改善半导体封装件30的SI。
图9是根据本发明构思的一些示例实施例的半导体封装件40的截面图。
参考图9，根据本发明构思的一些示例实施例的半导体封装件40可以包括第一半导体芯片100、第二半导体芯片400、封装基板200a、第一接地芯片连接端子150a和/或第二接地芯片连接端子450a、第一信号芯片连接端子150b和/或第二信号芯片连接端子450b、粘合层480、底部填充层330、模制层350和/或外部连接端子390。
在下文中，将不参考图9的半导体封装件40给出先前参考图6的半导体封装件20给出的描述，并且将主要描述图6的半导体封装件20与图9的半导体封装件40之间的不同之处。
第一半导体芯片100可以包括具有第一有源层100_AL的第一半导体衬底110、第一下接地芯片焊盘120a、第一下信号芯片焊盘120b、接地贯穿电极190a、信号贯穿电极190b、第一上接地芯片焊盘180a和/或第一上信号芯片焊盘180b。
在一些示例实施例中，第一下接地芯片焊盘120a和/或第一下信号芯片焊盘120b可以在第一半导体衬底110的底表面上以锯齿形或蜂窝状布置。
接地贯穿电极190a可以在垂直方向上穿过第一半导体衬底110的至少一部分以连接到第一有源层100_AL。此外，接地贯穿电极190a可以电连接到第一下接地芯片焊盘120a。
信号贯穿电极190b可以在垂直方向上穿过第一半导体衬底110的至少一部分以连接到第一有源层100_AL。此外，信号贯穿电极190b可以电连接到第一下信号芯片焊盘120b。
接地穿通电极190a和信号穿通电极190b中的每一者或者一者或更多者可以包括导电插塞(未示出)和/或导电阻挡层(未示出)。导电插塞可以在垂直方向上穿过第一半导体衬底110的至少一部分，并且导电阻挡层可以围绕导电插塞的侧壁。例如，导电插塞可以是圆柱形的，并且导电阻挡层可以是圆柱形的，以围绕导电插塞的侧壁。
第一上接地芯片焊盘180a可以布置在第一半导体衬底110的顶表面上以电连接到接地贯穿电极190a。此外，稍后将描述的第二接地芯片连接端子450a可以安装在第一上接地芯片焊盘180a上。
第一上信号芯片焊盘180b可以布置在第一半导体衬底110的顶表面上以电连接到信号贯穿电极190b。此外，稍后将描述的第二信号芯片连接端子450b可以安装在第一上信号芯片焊盘180b上。
第二半导体芯片400可以安装在第一半导体芯片100上。在一些示例实施例中，第一半导体芯片100和第二半导体芯片400可以是不同种类的半导体芯片。因此，半导体封装件40可以是其中不同种类的半导体芯片100和400彼此电连接以用作一个系统的系统级封装件(SIP)。然而，本发明构思不限于此，并且第一半导体芯片100和第二半导体芯片400可以是相同种类的半导体芯片。
在一些示例实施例中，第二半导体芯片400可以包括存储器半导体芯片。然而，本发明构思不限于此，并且第二半导体芯片400可以包括逻辑半导体芯片。
第二半导体芯片400可以包括具有第二有源层400_AL的第二半导体衬底410、第二下接地芯片焊盘420a和/或第二下信号芯片焊盘420b。
第二下接地芯片焊盘420a可以用于第二半导体芯片400的接地，并且第二信号芯片焊盘420b可以被提供用于传输第二半导体芯片400的命令信号和/或地址信号和/或数据信号。
第二接地芯片连接端子450a可以布置在第一半导体芯片100的第一上接地芯片焊盘180a与第二半导体芯片400的第二下接地芯片焊盘420a之间，并且可以将第一上接地芯片焊盘180a电连接到第二下接地芯片焊盘420a。因此，第二半导体芯片400的第二下接地芯片焊盘420a可以电连接到第一半导体芯片100的第一上接地芯片焊盘180a、接地贯穿电极190a和/或第一下接地芯片焊盘120a。
此外，第二信号芯片连接端子450b可以布置在第一半导体芯片100的第一上信号芯片焊盘180b与第二半导体芯片400的第二下信号芯片焊盘420b之间，并且可以将第一上信号芯片焊盘180b电连接到第二下信号芯片焊盘420b。因此，第二半导体芯片400的第二下信号芯片焊盘420b可以电连接到第一半导体芯片100的第一上信号芯片焊盘180b、信号贯穿电极190b和/或第一下信号芯片焊盘120b。
粘合层480可以布置在第一半导体芯片100与第二半导体芯片400之间以围绕第二接地芯片连接端子450a和/或第二信号芯片连接端子450b。在一些示例实施例中，粘合层480可以是裸片附接膜(DAF)。然而，粘合层480的种类不限于此。
在一些示例实施例中，封装基板200a的接地线图案253a可以电连接到第一半导体芯片100的第一下接地芯片焊盘120a、接地贯穿电极190a和/或第一上接地芯片焊盘180a和/或第二半导体芯片400的第二下接地芯片焊盘420a。此外，封装基板200a的信号线图案253b可以电连接到第一半导体芯片100的第一下信号芯片焊盘120b、信号贯穿电极190b和/或第一上信号芯片焊盘180b和/或第二半导体芯片400的第二下信号芯片焊盘420b。
在一些示例实施例中，接地线图案253a和信号线图案253b可以在再分布绝缘层238中基本上位于相同的水平高度。即，接地线图案253a中的每一者或者一者或更多者在垂直方向上距封装基板200a的底表面的高度可以基本上等于信号线图案253b中的每一者或者一者或更多者在垂直方向上距封装基板200a的底表面的高度。
在一些示例实施例中，至少一个接地线图案253a可以在相邻的两个信号线图案253b之间延伸。因此，可以抑制相邻的两个信号线图案253b之间的信号干扰，从而可以改善半导体封装件40的SI。
图10是根据本发明构思的一些示例实施例的半导体封装件50的截面图。
参考图10，根据本发明构思的一些示例实施例的半导体封装件50可以包括半导体芯片100、接地芯片连接端子150a、信号芯片连接端子150b、封装基板200a、底部填充层330、模制层350、导电柱370、外部连接端子390和/或上再分布结构500。
在下文中，将不参考图10的半导体封装件50给出先前参考图6的半导体封装件20给出的描述，并且将主要描述图6的半导体封装件20与图10的半导体封装件50之间的不同之处。
根据本发明构思的半导体封装件50可以用作包括下半导体封装件和上半导体封装件的叠层封装(PoP)型半导体封装件中的下半导体封装件。此外，根据本发明构思的半导体封装件50可以是晶片级封装件。具体地，半导体封装件50可以是扇出型晶片级封装件。
导电柱370可以布置在封装基板200a上以位于半导体芯片100外侧并且可以在垂直方向上穿过模制层350。此外，导电柱370中的每一者或者一者或更多者的一侧可以连接到封装基板200a，并且导电柱370中的每一者或者一者或更多者的另一侧可以连接到上再分布结构500。此外，导电柱370可以围绕半导体芯片100的侧表面。
在一些示例实施例中，导电柱370可以电连接到封装基板200a的信号线图案253b和/或信号通路图案255b。此外，导电柱370可以电连接到上再分布结构500的上再分布线图案533和/或上再分布通路图案535。
在一些示例实施例中，导电柱370可以包括Cu。然而，本发明构思不限于此，并且导电柱370可以包括Ni、Au、Ag、Al、W、Ti、Ta、In、Mo、Mn、Co、Sn、Mg、Re、Be、Ga、Ru和/或上述金属的合金。
上再分布结构500可以包括上再分布绝缘层520、上再分布线图案533、上再分布通路图案535和/或封装连接焊盘540。
上再分布绝缘层520可以布置在模制层350上并且可以围绕上再分布线图案533和/或上再分布通路图案535。
上再分布线图案533可以是在上再分布绝缘层520中沿水平方向延伸的导电图案。此外，上再分布通路图案535可以在上再分布绝缘层520中沿垂直方向延伸以将上再分布线图案533彼此连接和/或将上再分布线图案533连接到封装连接焊盘540。
封装连接焊盘540可以安装在上再分布绝缘层520上。另外，封装连接焊盘540可以电连接到上再分布线图案533和/或上再分布通路图案535。另外，用作上半导体封装件的半导体封装件90(参考图11)可以安装在封装连接焊盘540上。
在一些示例实施例中，封装基板200a的接地线图案253a和信号线图案253b可以在再分布绝缘层238中基本上位于相同的水平高度。即，接地线图案253a中的每一者或者一者或更多者在垂直方向上距封装基板200a的底表面的高度可以基本上等于信号线图案253b中的每一者或者一者或更多者在垂直方向上距封装基板200a的底表面的高度。
在一些示例实施例中，至少一个接地线图案253a可以在相邻的两个信号线图案253b之间延伸。因此，可以抑制相邻的两个信号线图案253b之间的信号干扰，从而可以改善半导体封装件50的SI。
图11是根据本发明构思的一些示例实施例的半导体封装件1的截面图。
参考图11，根据本发明构思的半导体封装件1可以是其中半导体封装件90安装在半导体封装件50上的PoP型半导体封装件。
半导体封装件50可以包括半导体芯片100、接地芯片连接端子150a、信号芯片连接端子150b、封装基板200a、底部填充层330、模制层350、导电柱370、外部连接端子390和/或上再分布结构500。将不再给出先前参考图10的半导体封装件50给出的描述。
半导体封装件90可以包括半导体芯片900、芯片连接端子920、封装基板910、底部填充层930、模制层950和/或封装连接端子970。
半导体芯片900可以不同于半导体芯片100。因此，半导体封装件1可以是其中不同种类的半导体芯片100和900彼此电连接以用作一个系统的SIP。
封装基板910可以支撑半导体芯片900。此外，芯片连接端子920可以布置在半导体芯片900的封装基板910和芯片焊盘905之间，以将半导体芯片900的有源层中的多个单独的器件电连接到封装基板910中的基板图案(未示出)。
底部填充层930可以布置在半导体芯片900与封装基板910之间以将半导体芯片900固定到封装基板910上。此外，模制层950可以布置在封装基板910上以围绕半导体芯片900。
封装连接端子970可以布置在半导体封装件90的封装基板910与半导体封装件50的上再分布结构500的封装连接焊盘540之间。
图12是根据本发明构思的一些示例实施例的半导体封装件60的截面图。
参考图12，根据本发明构思的半导体封装件60可以包括半导体芯片100、封装基板200b、扩展层700、模制层350和/或上再分布结构500。
在下文中，将不参考图12的半导体封装件60给出先前参考图8的半导体封装件30给出的描述，并且将主要描述图8的半导体封装件30与图12的半导体封装件60之间的不同之处。
根据本发明构思的半导体封装件60可以用作包括下半导体封装件和上半导体封装件的PoP型半导体封装件中的下半导体封装件。此外，根据本发明构思的半导体封装件60可以是面板级封装件。具体地，半导体封装件60可以是扇出型面板级封装件。
扩展层700可以布置在封装基板200b上。此外，扩展层700可以包括PCB、陶瓷基板、封装制造晶片和/或内插件。扩展层700可以包括基板基体710、基板线图案733和/或基板通路图案735。
在一些示例实施例中，扩展层700可以围绕半导体芯片100的侧表面。另外，扩展层700的内表面可以在水平方向上与半导体芯片100的侧表面分开。模制层350可以布置在扩展层700与半导体芯片100之间的空间中。
基板基体710可以包括沿垂直方向堆叠的多个基板基体层。基板基体710可以包括选自酚醛树脂、环氧树脂和/或PI中的至少一种。例如，基板基体710可以包括选自FR4、四官能环氧树脂、聚苯醚、环氧树脂/聚苯醚、BT、聚醯胺短纤席材、氰酸酯、PI和/或液晶聚合物中的至少一种。
基板线图案733可以布置在基板基体710的顶表面和底表面上。此外，基板通路图案735可以在垂直方向上穿过基板基体710以将基板线图案733彼此连接。
上再分布结构500可以包括上再分布绝缘层520、上再分布线图案533、上再分布通路图案535和/或封装连接焊盘540。
在实施例中，上再分布线图案533和/或上再分布通路图案535可以电连接到扩展层700的基板线图案733和/或基板通路图案735。此外，封装基板200b的信号线图案253b和/或信号通路图案255b可以电连接到扩展层700的基板线图案733和/或基板通路图案735。
图13是根据本发明构思的一些示例实施例的半导体封装件2的截面图。
参考图13，根据本发明构思的半导体封装件2可以是其中半导体封装件90安装在半导体封装件60上的PoP型半导体封装件。
半导体封装件60可以包括半导体芯片100、封装基板200b、扩展层700、模制层350和/或上再分布结构500。将不再给出先前参考图12的半导体封装件60给出的描述。
半导体封装件90可以包括半导体芯片900、芯片连接端子920、封装基板910、底部填充层930、模制层950和/或封装连接端子970。将不再给出先前参考图11的半导体封装件90给出的描述。
图14至图17是示出根据本发明构思的一些示例实施例的制造半导体封装件的方法的工艺的图。具体地，根据本发明构思的制造半导体封装件的方法可以是制造图6的半导体封装件20的方法。
参考图14，根据本发明构思的制造半导体封装件的方法可以包括将半导体芯片100安装在封装基板200a上的操作S1100。
在执行操作S1100之前，载体基板CS可以附接在封装基板200a下方。在一些示例实施例中，载体基板CS可以包括对半导体封装件的各种制造工艺具有稳定性的任何材料。
当要通过激光烧蚀分离并去除载体基板CS时，载体基板CS可以是透光基板。可选地，当将通过加热分离并去除载体基板CS时，载体基板CS可以为耐热基板。
在一些示例实施例中，载体基板CS可以是玻璃基板。或者，在一些示例实施例中，载体基板CS可以包括耐热的有机聚合材料，例如PI、聚醚醚酮(PEEK)、聚醚砜(PES)和/或聚苯硫醚(PPS)。然而，本发明构思不限于此。
在操作S1100中，可以通过倒装芯片接合工艺将半导体芯片100安装在封装基板200a上。在一些示例实施例中，在操作S1100中，附接到半导体芯片100的接地芯片焊盘120a的接地芯片连接端子150a可以接触封装基板200a的接地基板焊盘271a。在操作S1100中，附接到半导体芯片100的信号芯片焊盘120b的信号芯片连接端子150b可以接触封装基板200a的信号基板焊盘271b。
参考图15，根据本发明构思的制造半导体封装件的方法可以包括在封装基板200a与半导体芯片100之间形成底部填充层330的操作S1200。
在操作S1200中，可以将底部填充材料注入到封装基板200a与半导体芯片100之间的空间中。布置在封装基板200a与半导体芯片100之间的底部填充层330可以将半导体芯片100固定到封装基板200a上。此外，底部填充层330可以围绕接地芯片连接端子150a和/或信号芯片连接端子150b的侧部。
参考图16，根据本发明构思的制造半导体封装件的方法可以包括在封装基板200a上形成模制层350的操作S1300。
在操作S1300中，模制层350可以在封装基板200a上围绕半导体芯片100的侧部和/或顶表面。然而，本发明构思不限于此。模制层350可以仅围绕半导体芯片100的侧部，而半导体芯片100的顶表面可以暴露于外部。
参考图17，根据本发明构思的制造半导体封装件的方法可以包括在封装基板200a上形成外部连接端子390的操作S1400。
在执行操作S1400之前，可以去除载体基板CS。例如，可以通过激光烧蚀或加热将载体基板CS与封装基板200a分离。
在操作S1400中，外部连接端子390可以电连接到布置在再分布绝缘层238下方的外部连接焊盘280a。
尽管已经参考本发明构思的一些示例实施例具体地示出和描述了本发明构思，但是应当理解，在不背离所附权利要求的精神和范围的情况下，可以在其中做出形式和细节上的各种改变。

Claims (20)

1.一种半导体封装件，所述半导体封装件包括：
半导体芯片，所述半导体芯片包括：
半导体衬底，所述半导体衬底具有有源层，
接地芯片焊盘，所述接地芯片焊盘位于所述半导体衬底上，以及
信号芯片焊盘，所述信号芯片焊盘位于所述半导体衬底上；以及封装基板，所述封装基板支撑所述半导体芯片，所述封装基板包括：
基板绝缘层，
多个信号线图案，所述多个信号线图案在所述基板绝缘层中延伸并且电连接到所述信号芯片焊盘，以及
多个接地线图案，所述多个接地线图案在所述基板绝缘层中以与所述多个信号线图案的水平高度相同的水平高度延伸，并且电连接到所述接地芯片焊盘，
其中，所述多个接地线图案中的至少一个接地线图案在所述多个信号线图案之间延伸。
2.根据权利要求1所述的半导体封装件，
其中，所述接地芯片焊盘位于所述半导体衬底的中央，并且
其中，所述信号芯片焊盘位于所述半导体衬底的边缘处，从而位于所述接地芯片焊盘的外侧。
3.根据权利要求1所述的半导体封装件，所述半导体封装件还包括：
信号芯片连接端子，所述信号芯片连接端子位于所述半导体芯片与所述封装基板之间以将所述信号芯片焊盘电连接到所述信号线图案；以及
接地芯片连接端子，所述接地芯片连接端子位于所述半导体芯片与所述封装基板之间以将所述接地芯片焊盘电连接到所述接地线图案。
4.根据权利要求3所述的半导体封装件，其中，所述封装基板还包括：
多个信号基板焊盘，所述多个信号基板焊盘接触所述信号芯片连接端子并且电连接到所述信号线图案；以及
多个接地基板焊盘，所述多个接地基板焊盘接触所述接地芯片连接端子并且电连接到所述接地线图案，
其中，所述多个信号基板焊盘和所述多个接地基板焊盘以锯齿形布置。
5.根据权利要求4所述的半导体封装件，其中，在一个接地线图案在所述多个信号基板焊盘中的相邻的两个信号基板焊盘之间延伸的位置处，所述多个信号基板焊盘中的所述相邻的两个信号基板焊盘之间的节距为125微米至148微米。
6.根据权利要求4所述的半导体封装件，其中，在一个接地线图案和一个信号线图案在所述多个信号基板焊盘中的相邻的两个信号基板焊盘之间延伸的位置处，所述多个信号基板焊盘中的所述相邻的两个信号基板焊盘之间的节距为146微米至158微米。
7.根据权利要求1所述的半导体封装件，其中，所述封装基板还包括：
信号通路图案，所述信号通路图案在所述基板绝缘层中延伸并且将所述多个信号线图案彼此电连接；以及
接地通路图案，所述接地通路图案在所述基板绝缘层中沿垂直方向延伸并且将所述多个接地线图案彼此电连接。
8.根据权利要求1所述的半导体封装件，其中，当从平面图中观察所述半导体封装件时，所述接地线图案和所述信号线图案中的每一者的宽度为5微米至20微米。
9.根据权利要求1所述的半导体封装件，其中，每个所述接地线图案与每个所述信号线图案之间的在水平方向上的距离为10微米至100微米。
10.根据权利要求1所述的半导体封装件，其中，所述接地线图案和所述信号线图案中的每一者的宽度为3微米至30微米。
11.根据权利要求1所述的半导体封装件，其中，所述接地线图案和所述信号线图案包括铜。
12.根据权利要求3所述的半导体封装件，所述半导体封装件还包括：
底部填充层，所述底部填充层位于所述半导体芯片与所述封装基板之间并且围绕所述信号芯片连接端子和所述接地芯片连接端子；以及
模制层，所述模制层在所述封装基板上围绕所述半导体芯片。
13.根据权利要求12所述的半导体封装件，所述半导体封装件还包括：
导电柱，所述导电柱位于所述半导体芯片的外侧、沿垂直方向穿过所述模制层并且电连接到所述信号线图案；以及
上再分布结构，所述上再分布结构位于所述模制层上，所述上再分布结构包括：
上再分布绝缘层，所述上再分布绝缘层位于所述模制层上，
上再分布线图案，所述上再分布线图案在所述上再分布绝缘层中沿水平方向延伸并且电连接到所述导电柱，以及
上再分布通路图案，所述上再分布通路图案在所述上再分布绝缘层中沿垂直方向延伸并且电连接到所述上再分布线图案。
14.一种半导体封装件，所述半导体封装件包括：
第一半导体芯片，所述第一半导体芯片包括：
第一半导体衬底，所述第一半导体衬底具有第一有源层，
第一下接地芯片焊盘，所述第一下接地芯片焊盘位于所述第一半导体衬底下方，
第一下信号芯片焊盘，所述第一下信号芯片焊盘位于所述第一半导体衬底下方，
接地贯穿电极，所述接地贯穿电极沿垂直方向穿过所述第一半导体衬底的至少一部分并且电连接到所述第一下接地芯片焊盘，
信号贯穿电极，所述信号贯穿电极沿所述垂直方向穿过所述第一半导体衬底的至少一部分并且电连接到所述第一下信号芯片焊盘，
第一上接地芯片焊盘，所述第一上接地芯片焊盘位于所述第一半导体衬底上并且电连接到所述接地贯穿电极，以及
第一上信号芯片焊盘，所述第一上信号芯片焊盘位于所述第一半导体衬底上并且电连接到所述信号贯穿电极；
第二半导体芯片，所述第二半导体芯片位于所述第一半导体芯片上，所述第二半导体芯片包括：
第二半导体衬底，所述第二半导体衬底具有第二有源层，
第二下接地芯片焊盘，所述第二下接地芯片焊盘位于所述第二半导体衬底下方，以及
第二下信号芯片焊盘，所述第二下信号芯片焊盘位于所述第二半导体衬底下方；
接地芯片连接端子，所述接地芯片连接端子位于所述第一上接地芯片焊盘与所述第二下接地芯片焊盘之间；
信号芯片连接端子，所述信号芯片连接端子位于所述第一上信号芯片焊盘与所述第二下信号芯片焊盘之间；以及
封装基板，所述封装基板支撑所述第一半导体芯片，所述封装基板包括：
基板绝缘层，
多个信号线图案，所述多个信号线图案在所述基板绝缘层中延伸并且电连接到所述第一下信号芯片焊盘，以及
多个接地线图案，所述多个接地线图案在所述基板绝缘层中以与所述多个信号线图案的水平高度相同的水平高度延伸并且电连接到所述第一下接地芯片焊盘，
其中，所述多个接地线图案中的至少一个接地线图案在所述多个信号线图案之间延伸。
15.根据权利要求14所述的半导体封装件，
其中，所述第一下接地芯片焊盘、所述第一上接地芯片焊盘和所述接地贯穿电极位于所述第一半导体衬底的中央，
其中，所述第一下信号芯片焊盘、所述第一上信号芯片焊盘和所述信号贯穿电极位于所述第一半导体衬底的边缘处，
其中，所述第二下接地芯片焊盘位于所述第二半导体衬底的中央并且在垂直方向上与所述第一上接地芯片焊盘交叠，并且
其中，所述第二下信号芯片焊盘位于所述第二半导体衬底的边缘处并且在所述垂直方向上与所述第一上信号芯片焊盘交叠。
16.根据权利要求14所述的半导体封装件，所述半导体封装件还包括：
粘合层，所述粘合层位于所述第一半导体芯片与所述第二半导体芯片之间并且围绕所述接地芯片连接端子和所述信号芯片连接端子。
17.根据权利要求14所述的半导体封装件，其中，当从平面图看所述半导体封装件时，所述接地线图案和所述信号线图案中的每一者的宽度为5微米至20微米。
18.根据权利要求14所述的半导体封装件，其中，每个所述接地线图案与每个所述信号线图案之间的在水平方向上的距离为10微米至100微米。
19.根据权利要求14所述的半导体封装件，其中，所述接地线图案和所述信号线图案中的每一者的宽度为3微米至30微米。
20.一种半导体封装件，所述半导体封装件包括：
下半导体芯片，所述下半导体芯片包括：
半导体衬底，所述半导体衬底具有有源层，
接地芯片焊盘，所述接地芯片焊盘位于所述半导体衬底上，以及
信号芯片焊盘，所述信号芯片焊盘位于所述半导体衬底上；
下封装基板，所述下封装基板支撑所述下半导体芯片，所述下封装基板包括：
基板绝缘层，
多个信号线图案，所述多个信号线图案在所述基板绝缘层中延伸并且电连接到所述信号芯片焊盘，以及
多个接地线图案，所述多个接地线图案在所述基板绝缘层中以与所述多个信号线图案的水平高度相同的水平高度延伸并且电连接到所述接地芯片焊盘；
导电柱，所述导电柱位于所述下半导体芯片的外侧并且电连接到所述信号线图案；
下模制层，所述下模制层在所述下封装基板上围绕所述下半导体芯片和所述导电柱；以及
上再分布结构，所述上再分布结构位于所述下模制层上，所述上再分布结构包括：
上再分布绝缘层，所述上再分布绝缘层位于所述下模制层上，以及
上再分布线图案，所述上再分布线图案在所述上再分布绝缘层中延伸并且电连接到所述导电柱，
其中，所述多个接地线图案中的至少一个接地线图案在所述多个信号线图案之间延伸。
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