KR20210157095A - 반도체 패키지 - Google Patents

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KR20210157095A
KR20210157095A KR1020200074959A KR20200074959A KR20210157095A KR 20210157095 A KR20210157095 A KR 20210157095A KR 1020200074959 A KR1020200074959 A KR 1020200074959A KR 20200074959 A KR20200074959 A KR 20200074959A KR 20210157095 A KR20210157095 A KR 20210157095A
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Abstract

본 개시의 예시적 실시예에 따른 반도체 패키지는, 제1 패키지 기판; 상기 제1 패키지 기판 상의 도전성 포스트; 상기 제1 패키지 기판 상에 탑재되고, 제1 면 및 상기 제1 면에 대향하는 제2 면을 갖는 제1 반도체 칩; 상기 제1 반도체 칩의 상기 제1 면 상의 접착 층; 상기 접착 층에 의해 상기 반도체 칩의 상기 제1 면에 부착된 더미 구조물로서, 상기 제1 반도체 칩의 단면적보다 큰 단면적을 갖는 제1 더미 부분; 및 상기 제1 더미 부분 상에 있고, 상기 제1 더미 부분의 단면적보다 작은 단면적을 갖는 제2 더미 부분;을 포함하는 상기 더미 구조물;을 포함한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 개시의 기술적 사상은 반도체 패키지에 관한 것으로서, 보다 자세하게는, 하부 반도체 패키지 및 상부 반도체 패키지를 포함하는 패키지 온 패키지(package-on-package, PoP) 타입의 반도체 패키지에 관한 것이다.
반도체 칩의 저장 용량이 고용량화됨과 동시에, 반도체 칩을 포함하는 반도체 패키지는 얇고 가벼워질 것이 요구되고 있다. 또한, 반도체 패키지 안에 다양한 기능의 반도체 칩들을 포함시키고, 상기 반도체 칩들을 빠르게 구동시키기 위한 연구들이 진행되는 추세이다.
이러한 추세에 대응하여, 하부 반도체 패키지 상에 상부 반도체 패키지가 탑재되는 패키지 온 패키지 타입의 반도체 패키지에 관한 연구들이 진행되고 있다. 보다 구체적으로, 하부 반도체 패키지 상에 상부 반도체 패키지를 안정적으로 탑재하는 방법 및 상부 반도체 패키지를 하부 반도체 패키지와 전기적으로 연결시키는 방법들에 관한 연구들이 활발히 진행되고 있다.
본 개시의 기술적 사상이 해결하고자 하는 과제들 중 하나는 휨(warpage) 현상이 감소된 반도체 패키지를 제공하는 것이다.
본 개시의 기술적 사상이 해결하고자 하는 과제들 중 하나는 구조적 신뢰성이 개선된 반도체 패키지를 제공하는 것이다.
상기 목적을 달성하기 위해서, 본 개시의 예시적인 실시예로 제1 패키지 기판; 상기 제1 패키지 기판 상의 도전성 포스트; 상기 제1 패키지 기판 상에 탑재되고, 제1 면 및 상기 제1 면에 대향하는 제2 면을 갖는 제1 반도체 칩; 상기 제1 반도체 칩의 상기 제1 면 상의 접착 층; 상기 접착 층에 의해 상기 반도체 칩의 상기 제1 면에 부착된 더미 구조물로서, 상기 제1 반도체 칩의 단면적보다 큰 단면적을 갖는 제1 더미 부분; 및 상기 제1 더미 부분 상에 있고, 상기 제1 더미 부분의 단면적보다 작은 단면적을 갖는 제2 더미 부분;을 포함하는 상기 더미 구조물;을 포함하는 반도체 패키지를 제공한다.
본 개시의 예시적인 실시예로, 하부 반도체 패키지 및 상부 반도체 패키지를 포함하는 패키지 온 패키지 타입의 반도체 패키지로서, 상기 하부 반도체 패키지는, 제1 패키지 기판; 상기 제1 패키지 기판 상의 도전성 포스트; 상기 제1 패키지 기판 상에 탑재되고, 제1 면 및 상기 제1 면에 대향하는 제2 면을 갖는 제1 반도체 칩; 상기 제1 반도체 칩의 상기 제1 면 상의 접착 층; 및 상기 접착 층에 의해 상기 반도체 칩의 상기 제1 면에 부착된 더미 구조물; 및 상기 제1 패키지 기판 상에서 상기 도전성 포스트, 상기 제1 반도체 칩, 상기 접착 층, 및 상기 더미 구조물을 감싸는 제1 몰딩 층;을 포함하고, 상기 상부 반도체 패키지는, 상기 더미 구조물에 의해 하부가 지지되도록 상기 제1 몰딩 층 상에 탑재되고, 상기 도전성 포스트와 전기적으로 연결되는 제2 패키지 기판; 상기 제2 패키지 기판 상에 탑재되는 제2 반도체 칩; 및 상기 제2 패키지 기판 상에서 상기 제2 반도체 칩을 둘러싸는 제2 몰딩 층;을 포함하는 것을 특징으로 하는 반도체 패키지를 제공한다.
본 개시의 예시적 실시예에 따른 패키지 온 패키지 타입의 반도체 패키지의 하부 반도체 패키지는 상부 반도체 패키지 또는 인터포저를 지지하도록 구성된 더미 구조물을 포함할 수 있다. 이에 따라, 상기 상부 반도체 패키지 및 상기 인터포저의 휨 현상이 감소될 수 있다.
또한, 본 개시의 예시적 실시예에 따른 패키지 온 패키지 타입의 반도체 패키지의 하부 반도체 패키지는 상부 반도체 패키지 또는 인터포저를 지지하도록 구성된 더미 구조물을 포함할 수 있다. 이에 따라, 패키지 온 패키지 타입의 반도체 패키지의 구조적 신뢰성이 향상될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 반도체 패키지의 단면도이다.
도 2는 본 개시의 예시적 실시예에 따른 반도체 패키지의 평면도이다.
도 3은 본 개시의 예시적 실시예에 따른 반도체 패키지 및 인터포저의 단면도이다.
도 4는 본 개시의 예시적 실시예에 따른 반도체 패키지의 단면도이다.
도 5는 본 개시의 예시적 실시예에 따른 반도체 패키지의 단면도이다.
도 6은 본 개시의 예시적 실시예에 따른 반도체 패키지의 단면도이다.
도 7은 본 개시의 예시적 실시예에 따른 하부 반도체 패키지 및 상부 반도체 패키지의 단면도이다.
도 8은 본 개시의 예시적 실시예에 따른 반도체 패키지의 단면도이다.
도 9 내지 도 12는 본 개시의 예시적 실시예에 따른 더미 구조물을 제조하는 단계들을 보여주는 도면들이다.
도 13 내지 도 17은 본 개시의 예시적 실시예에 따른 반도체 패키지를 제조하는 단계들을 보여주는 도면들이다.
이하, 첨부한 도면들을 참조하여 본 개시의 실시예들에 대해 상세히 설명한다.
도 1은 본 개시의 예시적 실시예에 따른 반도체 패키지(10)의 단면도이고, 도 2는 본 개시의 예시적 실시예에 따른 반도체 패키지(10)의 평면도이다.
본 개시의 예시적 실시예에 다른 반도체 패키지(10)는 패키지 온 패키지(package-on-package, PoP) 타입의 반도체 패키지의 하부 반도체 패키지일 수 있다.
도 1 및 도 2를 함께 참조할 때 반도체 패키지(10)는 제1 패키지 기판(110), 제1 칩 연결 패드(113), 포스트 연결 패드(115), 외부 단자 연결 패드(117), 외부 연결 단자(120), 제1 반도체 칩(130), 도전성 포스트(140), 접착 층(150), 더미 구조물(160), 및 제1 몰딩 층(170_1) 등을 포함할 수 있다.
제1 패키지 기판(110)은 제1 반도체 칩(130)이 탑재되는 기판일 수 있다. 제1 패키지 기판(110)은 제1 배선 패턴(110a) 및 상기 제1 배선 패턴(110a)을 감싸는 제1 절연 패턴(100b)을 포함할 수 있다.
제1 배선 패턴(110a)은 제1 반도체 칩(130) 및 도전성 포스트(140)와 전기적으로 연결될 수 있다. 예시적인 실시예에서, 제1 패키지 기판(110)의 상면에는 제1 배선 패턴(110a)과 연결되는 제1 칩 연결 패드(113)가 마련될 수 있고, 상기 제1 칩 연결 패드(113)는 제1 반도체 칩(130) 및 제1 배선 패턴(110a)을 전기적으로 연결시킬 수 있다.
또한, 제1 패키지 기판(110)의 상면에는 제1 배선 패턴(110a)과 연결되는 포스트 연결 패드(115)가 마련될 수 있고, 상기 포스트 연결 패드(115)는 도전성 포스트(140) 및 제1 배선 패턴(110a)을 전기적으로 연결시킬 수 있다.
예시적인 실시예에서, 제1 패키지 기판(110)의 하부에는 외부 단자 연결 패드(117)가 마련될 수 있고, 상기 외부 단자 연결 패드(117)는 외부 연결 단자(120) 및 제1 배선 패턴(110a)을 전기적으로 연결시킬 수 있다.
제1 절연 패턴(110b)은 제1 배선 패턴(110a)을 둘러쌀 수 있다. 이에 따라, 제1 절연 패턴(110b)은 제1 배선 패턴(110a)을 외부의 충격으로부터 보호할 수 있고, 제1 배선 패턴(110a)의 전기적 단락을 방지할 수 있다.
예시적인 실시예에서, 제1 절연 패턴(110b)은 실리콘 산화물, 실리콘 질화물, 및 폴리머 중 적어도 어느 하나를 포함할 수 있다. 예를 들어, 제1 절연 패턴(110b)은 에폭시 또는 폴리이미드를 포함할 수 있다.
외부 연결 단자(120)는 제1 패키지 기판(110)의 외부 단자 연결 패드(117)에 부착될 수 있다. 외부 연결 단자(120)는 외부 단자 연결 패드(117)에 의해 제1 배선 패턴(110a)과 전기적으로 연결될 수 있다. 외부 연결 단자(120)는 반도체 패키지(10) 및 외부 장치의 전기적 연결을 위한 단자일 수 있다. 외부 연결 단자(120)는 주석, 은, 구리, 및 알루미늄 중 적어도 어느 하나를 포함하는 금속 물질일 수 있다.
제1 반도체 칩(130)은 제1 패키지 기판(110) 상에 탑재될 수 있다. 제1 반도체 칩(130)은 제1 패키지 기판(110)을 향하는 제1 면(130a) 및 상기 제1 면(130a)에 대향하는 제2 면(130b)을 가질 수 있다. 예를 들어, 제1 면(130a)은 제1 반도체 칩(130)의 상면일 수 있고, 제2 면(130b)은 제1 반도체 칩(130)의 하면일 수 있다.
제1 반도체 칩(130)은 칩 연결 단자(135)에 의해 제1 칩 연결 패드(113)와 연결될 수 있다. 이에 따라, 제1 반도체 칩(130)은 제1 패키지 기판(110)의 제1 배선 패턴(110a)과 연결될 수 있다.
예시적인 실시예에서, 제1 반도체 칩(130)은 제1 반도체 소자 층(131)을 가질 수 있다. 제1 반도체 소자 층(131)은 제1 반도체 칩(130)의 하부에 형성될 수 있다. 제1 반도체 소자 층(131)은 다양한 종류의 복수의 개별 소자들(individual devices)을 포함할 수 있다. 복수의 개별 소자들은 다양한 미세 전자 소자(microelectronic device), 예를 들어, CMOS 트랜지스터(complementary metal-oxide semiconductor transistor) 등과 같은 MOSFET(metal-oxide-semiconductor filed effect transistor), 시스템 LSI(large scale integration), CIS(CMOS imaging sensor) 등과 같은 이미지 센서, MEMS(micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다.
예시적인 실시예에서, 제1 반도체 칩(130)은 메모리 반도체 칩일 수 있다. 메모리 반도체 칩은 예를 들어, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 칩을 포함할 수 있고, PRAM(Phase-change Random Access Memory), MRAM(Magneto-resistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 반도체 칩을 포함할 수 있다.
또한, 제1 반도체 칩(130)은 로직 반도체 칩일 수도 있다. 로직 반도체 칩은 예를 들어, CPU(Central Processor Unit), MPU(Micro Processor Unit), GPU(Graphic Processor Unit) 또는 AP(Application Processor)와 같은 로직 반도체 칩을 포함할 수 있다.
도전성 포스트(140)는 포스트 연결 패드(115)와 맞닿도록, 제1 패키지 기판(110) 상에 있을 수 있다. 또한, 도전성 포스트(140)는 포스트 연결 패드(115)의 상면과 맞닿고, 수직 방향으로 연장된 기둥 형상일 수 있다. 상기 수직 방향은 제1 패키지 기판(110)의 상면이 연장된 방향과 수직인 방향일 수 있다.
예시적인 실시예에서, 도전성 포스트(140)는 후술할 인터포저(도 3, 20)를 제1 패키지 기판(110)의 제1 배선 패턴(110a)과 전기적으로 연결시킬 수 있다.
예시적인 실시예에서, 도전성 포스트(140)는 제1 반도체 칩(130)의 측면을 포위하도록, 제1 패키지 기판(110) 상에 있을 수 있다. 예시적인 실시예에서, 도전성 포스트(140)는 제1 패키지 기판(110) 상에서 허니 콤(honey comb) 또는 지그 재그(zig-zag) 형상으로 배치될 수 있다.
더미 구조물(160)은 접착 층(150)에 의해 제1 반도체 칩(130)의 제1 면(130a)에 부착된 구조물일 수 있다. 또한, 더미 구조물(160)은 후술할 제2 패키지 기판(310)을 지지하고, 상기 제2 패키지 기판(310)의 휨(warpage)을 방지하도록 구성된 구조물일 수 있다.
더미 구조물(160)은 제1 더미 부분(163) 및 제2 더미 부분(165)을 포함할 수 있다. 더미 구조물(160)의 구체적인 설명을 위해 상기 더미 구조물(160)을 제1 더미 부분(163) 및 제2 더미 부분(165)으로 구분하였지만, 상기 제1 더미 부분(163) 및 상기 제2 더미 부분(165)은 일체화될 수 있다.
예시적인 실시예에서, 제1 더미 부분(163)은 제1 반도체 칩(130)의 단면적보다 큰 단면적을 갖는 더미 구조물(160)의 일 부분일 수 있다. 단면적은 구성 요소를 평면적 관점에서 봤을 경우, 상기 구성 요소가 차지하는 면적으로 정의될 수 있다.
예시적인 실시예에서, 제1 더미 부분(163)의 하면(163a)의 면적은 제1 반도체 칩(130)의 제1 면(130a)의 면적보다 클 수 있다. 제1 더미 부분(163)의 하면(163a) 및 제1 반도체 칩(130)의 제1 면(130a) 사이에는 접착 층(150)이 개재될 수 있고, 제1 더미 부분(163)은 상기 접착 층(150)에 의해 제1 반도체 칩(130)에 부착될 수 있다.
예시적인 실시예에서, 제2 더미 부분(165)은 제1 더미 부분(163)의 상부에 있고, 제1 더미 부분(163)의 단면적 보다 작은 단면적을 갖는 더미 구조물(160)의 일 부분일 수 있다. 예를 들어, 제2 더미 부분(165)의 상면(165b)의 면적은 제1 더미 부분(163)의 하면(163a)의 면적보다 작을 수 있다.
예시적인 실시예에서, 제1 더미 부분(163) 및 제2 더미 부분의 단면적의 차이로 인해, 더미 구조물(160)은 가장자리에서 단차를 가질 수 있다. 상기 단차는 제1 더미 부분(163)의 노출된 상면(163b) 및 제2 더미 부분의 상면(165b)의 높이 차이로 인해 형성될 수 있다. 더미 구조물(160)이 가장자리에서 상기 단차를 가질 수 있어서, 상기 더미 구조물(160)은 중앙 부분이 상향으로 돌출된 중절모(fedora)의 형상과 유사한 형상일 수 있다.
예시적인 실시예에서, 더미 구조물(160)은 웨이퍼(wafer)로 제조될 수 있다. 이에 따라, 더미 구조물(160)은 실리콘(Silicone) 물질을 포함할 수 있다. 더미 구조물(160)의 제조 공정에 대해서는 도 9 내지 도 12를 참조하여 보다 자세하게 설명한다.
접착 층(150)은 더미 구조물(160)을 제1 반도체 칩(130)의 제1 면(130a) 상에 접착시키도록 구성된 층일 수 있다. 예시적인 실시예에서, 접착 층(150)은 자체적으로 접착 특성이 있는 접착 필름 또는 접착 테이프일 수 있다. 예를 들어, 접착 층(150)은 양면 접착 필름 또는 양면 접착 테이프일 수 있다. 다만 전술한 바에 한정되지 않고, 접착 층(150)은 열 전도성 계면 물질(TIM: Thermal Interface Material)을 포함할 수도 있다.
제1 몰딩 층(170_1)은 제1 패키지 기판(110) 상에 있고, 제1 반도체 칩(130), 도전성 포스트(140), 접착 층(150), 및 더미 구조물(160)의 적어도 일 부분을 둘러쌀 수 있다. 제1 몰딩 층(170_1)은 제1 패키지 기판(110) 상에 제1 반도체 칩(130), 도전성 포스트(140)를 고정시키는 층일 수 있다.
예시적인 실시예에서, 제1 몰딩 층(170_1)은 절연성 폴리머 및 에폭시 수지 중 적어도 어느 하나를 포함하는 물질일 수 있다. 예를 들어, 제1 몰딩 층(170_1)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound, EMC)를 포함할 수 있다.
예시적인 실시예에서, 제1 몰딩 층(170_1)은 상부에서 도전성 포스트(140)의 상부를 노출시키는 오프닝(O1)을 가질 수 있다. 도전성 포스트(140)의 상부가 오프닝(O1)에 의해 노출될 수 있어서, 상기 도전성 포스트(140)는 인터포저(도 3, 20)와 전기적으로 연결될 수 있다.
또한, 제1 몰딩 층(170_1)은 제1 더미 부분(163)의 측면을 둘러싸지만, 제2 더미 부분(165)의 측면은 둘러싸지 않을 수 있다. 이에 따라, 제2 더미 부분(165)의 측면은 외부에 노출될 수 있다. 또한, 제2 더미 부분(165)의 상면(165b)은 제1 몰딩 층(170_1)의 상면보다 높은 레벨에 있을 수 있다.
도 3은 본 개시의 예시적 실시예에 따른 반도체 패키지(10) 및 인터포저(20)의 단면도이고, 도 4는 본 개시의 예시적 실시예에 따른 반도체 패키지(30)의 단면도이다. 도 3의 반도체 패키지(10)의 기술적 사상은 도 1 및 도 2를 참조하여 설명한 내용과 중복되므로, 자세한 내용은 생략한다.
도 3 및 도 4를 함께 참조할 때, 인터포저(20)는 반도체 패키지(10) 상에 탑재되는 구조물일 수 있다. 인터포저(20)는 반도체 패키지(10) 및 상기 반도체 패키지(10) 상에 탑재되는 별개의 반도체 패키지(도 5, 30)를 전기적으로 연결시키기 위한 구조물일 수 있다.
인터포저(20)는 인터포저 기판(210), 및 상기 인터포저 기판(210)의 하부에 부착된 인터포저 연결 단자(220)를 포함할 수 있다.
예시적인 실시예에서, 인터포저 기판(210)은 캐리어, 인쇄회로기판, 및 웨이퍼 중 적어도 어느 하나를 포함할 수 있다. 또한, 인터포저 기판(210)은 인터포저 배선 패턴(210a) 및 상기 인터포저 배선 패턴(210a)을 둘러싸는 인터포저 절연 패턴(210b)을 포함할 수 있다.
인터포저 배선 패턴(210a)은 인터포저 연결 단자(220)와 전기적으로 연결될 수 있다. 인터포저 절연 패턴(210b)은 인터포저 배선 패턴(210a)을 둘러쌀 수 있고, 상기 인터포저 배선 패턴(210a)을 외부의 충격으로부터 보호하고, 상기 인터포저 배선 패턴(210a)의 전기적 단락을 방지하도록 구성될 수 있다.
예시적인 실시예에서, 인터포저 연결 단자(220)는 인터포저 기판(210)의 하부에 부착되고, 반도체 패키지(10)의 도전성 포스트(140)와 맞닿을 수 있다. 도 4에 도시된 바와 같이, 인터포저 연결 단자(220)는 반도체 패키지(10)의 도전성 포스트(140)와 일체화될 수 있다.
인터포저(20)는 인터포저 기판(210)의 중심 부분에서 홀(H1)을 가질 수 있다. 상기 홀(H1)은 인터포저 기판(210)이 더미 구조물(160)의 제2 더미 부분(165)을 통과하기 위해, 상기 인터포저 기판(210)의 중심 부분에 형성된 홀일 수 있다.
예시적인 실시예에서, 인터포저(20)를 평면적 관점에서 봤을 경우, 인터포저(20)의 홀(H1)의 면적은 제1 더미 부분(163)의 단면적보다 작지만, 제2 더미 부분(165)의 단면적보다는 클 수 있다.
이에 따라, 인터포저(20)는 더미 구조물(160)의 제1 더미 부분(163)의 상면(163b) 상에 안착될 수 있다. 다시 말해, 인터포저(20)는 제1 더미 부분(163)의 상면(163b)에 의해 지지될 수 있다. 또한, 인터포저(20)의 내측면은 더미 구조물(160)의 제2 더미 부분(165)의 측면의 적어도 일부를 감쌀 수 있다.
도 4의 반도체 패키지(30)는 도 3에 도시된 반도체 패키지(10) 및 인터포저(20)가 결합된 구조의 반도체 패키지일 수 있다.
인터포저(20)의 인터포저 연결 단자(220)는 제1 몰딩 층(170_1)의 오프닝(O1)에 삽입되고, 도전성 포스트(140)의 상부와 연결될 수 있다. 예를 들어, 인터포저 연결 단자(220)는 열 경화 공정에 의해 도전성 포스트(140)와 일체화될 수 있다.
예시적인 실시예에서, 인터포저 기판(210)의 두께는 제2 더미 부분(165)의 두께보다 작을 수 있다. 또한, 인터포저 기판(210)의 상면은 제2 더미 부분(165)의 상면(165b)보다 낮은 레벨에 있을 수 있다.
도 5는 본 개시의 예시적 실시예에 따른 반도체 패키지(1)의 단면도이다. 도 5의 반도체 패키지(1)는 복수의 반도체 패키지들이 적층된 패키지 온 패키지(package-on-package, PoP) 타입의 반도체 패키지일 수 있다.
도 5의 반도체 패키지(1)는 하부 반도체 패키지(10), 인터포저(20), 및 상부 반도체 패키지(40)를 포함할 수 있다. 하부 반도체 패키지(10) 및 인터포저(20)에 대한 기술적 사상은 도 1 내지 도 4를 참조하여 설명한 내용과 중복되므로, 자세한 내용은 생략한다. 또한, 도 5의 반도체 패키지(1)는 도 4의 반도체 패키지(30)에 상부 반도체 패키지(40)가 탑재된 반도체 패키지일 수 있다.
상부 반도체 패키지(40)는 인터포저(20)상에 탑재되고, 상기 인터포저(20)에 의해 지지되는 반도체 패키지일 수 있다. 상부 반도체 패키지(40)는 제2 패키지 기판(410), 본딩 패드(413), 패키지 연결 패드(415), 패키지 연결 단자(420), 복수의 제2 반도체 칩들(430_1, 430_2, 430_3, 430_4, 430_5), 및 제2 몰딩 층(440)을 포함할 수 있다.
제2 패키지 기판(410)은 제2 반도체 칩들(430_1, 430_2, 430_3, 430_4, 430_5)이 탑재되는 기판일 수 있다. 제2 패키지 기판(410)은 제2 배선 패턴(410a) 및 상기 제2 배선 패턴(410a)을 감싸는 제2 절연 패턴(410b)을 포함할 수 있다.
제2 배선 패턴(410a)은 복수의 제2 반도체 칩들(430_1, 430_2, 430_3, 430_4, 430_5)과 전기적으로 연결될 수 있다. 예시적인 실시예에서, 제2 반도체 칩들(430_1, 430_2, 430_3, 430_4, 430_5)은 도전성 와이어(w)에 의해 제2 배선 패턴(410a)과 전기적으로 연결될 수 있다.
예시적인 실시예에서, 제2 패키지 기판(410)의 상면에는 제2 배선 패턴(410a)과 전기적으로 연결되는 본딩 패드(413)가 마련될 수 있고, 복수의 제2 반도체 칩들(430_1, 430_2, 430_3, 430_4, 430_5)과 연결된 도전성 와이어(w)는 본딩 패드(413)와 연결될 수 있다.
다만 전술한 바에 한정되지 않고, 제2 반도체 칩들(430_1, 430_2, 430_3, 430_4, 430_5)은 도전성 와이어(w)를 포함하지 않고, 플립 칩 본딩을 통해 제2 패키지 기판(410)의 제2 배선 패턴(410a)과 전기적으로 연결될 수도 있다.
예시적인 실시예에서, 제2 패키지 기판(410)의 하면에는 패키지 연결 패드(415)가 마련될 수 있고, 상기 패키지 연결 패드(415)는 패키지 연결 단자(420) 및 제2 배선 패턴(410a)을 전기적으로 연결시킬 수 있다.
패키지 연결 단자(420)는 상부 반도체 패키지(40) 및 인터포저(20) 사이에 개재되고, 복수의 제2 반도체 칩들(430_1, 430_2, 430_3, 430_4, 430_5)을 인터포저 배선 패턴(210a)과 전기적으로 연결시키도록 구성된 연결 단자일 수 있다.
복수의 제2 반도체 칩들(430_1, 430_2, 430_3, 430_4, 430_5)은 제2 패키지 기판(410) 상에서 상호 적층될 수 있다. 예를 들어, 복수의 제2 반도체 칩들(430_1, 430_2, 430_3, 430_4, 430_5)은 접착 물질에 의해 상호 적층될 수 있다.
도 5에서 상부 반도체 패키지(40)가 복수의 제2 반도체 칩들(430_1, 430_2, 430_3, 430_4, 430_5)을 포함하는 것으로 도시되었지만(예를 들어, 복수의 제2 반도체 칩들은 5 개로 도시되었지만), 이에 한정되지 않고, 상부 반도체 패키지(40)는 1 개의 제2 반도체 칩만을 포함할 수도 있다.
예시적인 실시예에서, 복수의 제2 반도체 칩들(430_1, 430_2, 430_3, 430_4, 430_5)은 상호 전기적으로 연결될 수 있다. 예를 들어, 복수의 제2 반도체 칩들(430_1, 430_2, 430_3, 430_4, 430_5)은 도전성 와이어(w)를 통해 전기적으로 연결될 수 있다. 다만 전술한 바에 한정되지 않고, 복수의 제2 반도체 칩들(430_1, 430_2, 430_3, 430_4, 430_5)은 내부에서 관통 전극을 포함하고, 상기 관통 전극을 통해 상호 전기적으로 연결될 수도 있다.
예시적인 실시예에서, 복수의 제2 반도체 칩들(430_1, 430_2, 430_3, 430_4, 430_5) 및 제1 반도체 칩(130)은 동종의 반도체 칩일 수 있고, 이종의 반도체 칩일 수도 있다. 즉, 도 5의 반도체 패키지(1)는 서로 다른 종류의 반도체 칩들이 상호 전기적으로 연결되어, 하나의 시스템으로 동작하는 시스템 인 패키지(System In Package, SIP)일 수 있다.
제2 몰딩 층(440)은 제2 패키지 기판(410) 상에 있고, 복수의 제2 반도체 칩들(430_1, 430_2, 430_3, 430_4, 430_5)을 둘러쌀 수 있다. 제2 몰딩 층(440)에 관한 기술적 사상은 전술한 제1 몰딩 층(170_1)의 내용과 중복되므로, 자세한 내용은 생략한다.
예시적인 실시예에서, 하부 반도체 패키지(10)의 더미 구조물(160)은 상부 반도체 패키지(40)의 하부를 지지할 수 있다. 예를 들어, 더미 구조물(160)의 제2 더미 부분(165)은 제2 패키지 기판(410)의 하면의 중앙 부분을 지지할 수 있다.
예시적인 실시예에서, 인터포저 기판(210)의 두께 및 패키지 연결 단자(420)의 두께의 합은 제2 더미 부분(165)의 두께와 실질적으로 동일할 수 있다.
상부 반도체 패키지(40)를 인터포저(20) 상에 탑재시키는 단계에서, 더미 구조물(160)은 제2 패키지 기판(410)을 지지할 수 있다. 이에 따라, 상부 반도체 패키지(40)의 휨 현상이 억제될 수 있다. 또한, 상부 반도체 패키지(40)가 더미 구조물(160)에 의해 지지될 수 있어서, 패키지 온 패키지 타입의 반도체 패키지(1)의 구조적 신뢰성이 향상될 수 있다.
도 6은 본 개시의 예시적 실시예에 따른 반도체 패키지(50)의 단면도이다.
본 개시의 예시적 실시예에 다른 반도체 패키지(50)는 패키지 온 패키지 타입의 반도체 패키지에서 하부 반도체 패키지일 수 있다.
도 6의 반도체 패키지(50)는 제1 패키지 기판(110), 제1 칩 연결 패드(113), 포스트 연결 패드(115), 외부 단자 연결 패드(117), 외부 연결 단자(120), 제1 반도체 칩(130), 도전성 포스트(140), 접착 층(150), 더미 구조물(160), 및 제1 몰딩 층(170_2) 등을 포함할 수 있다.
도 6의 반도체 패키지(50)의 기술적 사상은 도 1의 반도체 패키지(10)의 기술적 사상과 다소 중복될 수 있다. 이하에서는, 도 6의 반도체 패키지(50) 및 도 1의 반도체 패키지(10)의 차이점을 위주로 설명하도록 한다.
반도체 패키지(50)의 제1 몰딩 층(170_2)은 제1 더미 부분(163)의 측면 및 제2 더미 부분(165)의 측면을 모두 둘러쌀 수 있다. 이에 따라, 제1 더미 부분(163)의 상면(163b), 하면(163a), 및 측면은 제1 몰딩 층(170_2)에 의해 둘러싸일 수 있다.
예시적인 실시예에서, 반도체 패키지(50)의 제1 몰딩 층(170_2)은 제2 더미 부분(165)의 측면을 둘러싸지만, 제2 더미 부분(165)의 상면(165b)은 외부에 노출시킬 수 있다. 예를 들어, 제1 몰딩 층(170_2)의 상면 및 제2 더미 부분(163)의 상면(165b)은 동일 평면 상에 있고, 제2 더미 부분(163)의 상면(165b)은 외부에 노출될 수 있다.
예시적인 실시예에서, 도 6의 제1 몰딩 층(170_2)의 오프닝(O2)은 도전성 포스트(140)의 일 부분을 노출시킬 수 있다. 또한, 도 6의 제1 몰딩 층(170_2)은 도 1의 제1 몰딩 층(170_1)보다 큰 두께를 가질 수 있고, 도 6의 제1 몰딩 층(170_2)의 오프닝(O2)은 도 1의 제1 몰딩 층(170_1)의 오프닝(O1)보다 깊은 깊이를 가질 수 있다.
도 7은 본 개시의 예시적 실시예에 따른 하부 반도체 패키지(50) 및 상부 반도체 패키지(60)의 단면도이고, 도 8은 본 개시의 예시적 실시예에 따른 반도체 패키지(2)의 단면도이다.
도 8의 반도체 패키지(2)는 도 7의 하부 반도체 패키지(50) 상에 상부 반도체 패키지(60)가 탑재된 패키지 온 패키지 타입의 반도체 패키지일 수 있다.
도 7 및 도 8을 함께 참조할 때, 하부 반도체 패키지(50)는 제1 패키지 기판(110), 제1 칩 연결 패드(113), 포스트 연결 패드(115), 외부 단자 연결 패드(117), 외부 연결 단자(120), 제1 반도체 칩(130), 도전성 포스트(140), 접착 층(150), 더미 구조물(160), 및 제1 몰딩 층(170_2) 등을 포함할 수 있다.
또한, 상부 반도체 패키지(60)는 제2 패키지 기판(410), 본딩 패드(413), 패키지 연결 패드(415), 패키지 연결 단자(420), 복수의 제2 반도체 칩들(430_1, 430_2, 430_3, 430_4, 430_5), 및 제2 몰딩 층(440)을 포함할 수 있다.
도 7의 하부 반도체 패키지(50)에 대한 기술적 사상은 도 6의 반도체 패키지(50)의 기술적 사상과 중복될 수 있고, 도 7의 상부 반도체 패키지(60)에 대한 기술적 사상은 도 5의 상부 반도체 패키지(40)의 기술적 사상과 중복될 수 있다.
이하에서는, 도 5의 반도체 패키지(1) 및 도 8의 반도체 패키지(2)의 차이점을 위주로 설명하도록 한다.
도 8의 반도체 패키지(2)는 하부 반도체 패키지(50) 및 상부 반도체 패키지(60)를 연결시키는 인터포저를 포함하지 않을 수 있다. 다시 말해, 상부 반도체 패키지(60)는 하부 반도체 패키지(50)와 직접적으로 연결될 수 있다.
예시적인 실시예에서, 상부 반도체 패키지(60)의 패키지 연결 단자(420)는 하부 반도체 패키지(50)의 제1 몰딩 층(170_2)의 오프닝(O1)에 삽입되어, 도전성 포스트(140)와 연결될 수 있다. 예를 들어, 상부 반도체 패키지(60)의 패키지 연결 단자(420)는 열 경화 공정에 의해 도전성 포스트(140)와 일체화될 수 있다.
예시적인 실시예에서, 상부 반도체 패키지(60)의 하부는 하부 반도체 패키지(50)의 더미 구조물(160)에 의해 지지될 수 있다. 보다 구체적으로, 상부 반도체 패키지(60)의 제2 패키지 기판(410)의 하면은 더미 구조물(160)의 제2 더미 부분(165)에 의해 지지될 수 있다.
예시적인 실시예에서, 상부 반도체 패키지(60)의 제2 패키지 기판(410)의 하면은 하부 반도체 패키지(50)의 제1 몰딩 층(170_2)의 상면, 도전성 포스트(140)의 상면, 및 제2 더미 부분(165)의 상면(165b)과 동일 평면 상에 있을 수 있다.
상부 반도체 패키지(60)를 하부 반도체 패키지(50) 상에 탑재시키는 단계에서, 상부 반도체 패키지(60)의 제2 패키지 기판(410)은 더미 구조물(160)에 의해 지지될 수 있어서, 상기 상부 반도체 패키지(60)의 휨 현상이 억제될 수 있다.
또한, 상부 반도체 패키지(60)의 제2 패키지 기판(410)의 하면의 모든 영역이 하부 반도체 패키지(50)에 의해 지지될 수 있어서, 본 개시의 예시적 실시예에 따른 패키지 온 패키지 타입의 반도체 패키지(2)의 구조적 신뢰성이 향상될 수 있다.
또한, 본 개시의 예시적 실시예에 따른 반도체 패키지(2)는 하부 반도체 패키지(50) 및 상부 반도체 패키지(60) 사이에서 인터포저를 포함하지 않고, 하부 반도체 패키지(50) 및 상부 반도체 패키지(60)를 연결시킬 수 있어서, 상기 반도체 패키지(2)의 크기가 감소될 수 있다.
도 9 내지 도 12는 본 개시의 예시적 실시예에 따른 더미 구조물(160)을 제조하는 단계들을 보여주는 도면들이다.
도 9를 참조할 때, 더미 구조물(160)을 제조하는 단계는 상기 더미 구조물(160)을 제작하기 위한 대상물(S)을 준비하는 단계를 포함할 수 있다. 예시적인 실시예에서, 대상물(S)은 실리콘 물질을 포함하는 웨이퍼일 수 있다.
예시적인 실시예에서, 대상물(S)의 하부에는 지지 기판(CS)이 부착될 수 있다. 지지 기판(CS)은 대상물(S)의 핸들링의 용이성을 증가시키고, 대상물(S)의 물리적 손상을 감소시키기 위해, 상기 대상물(S)의 하면에 부착되는 기판일 수 있다.
예시적인 실시예에서, 지지 기판(CS)은 광을 투과시키는 물질을 포함할 수 있다. 예를 들어, 지지 기판(CS)은 자외선을 투과시키는 유리를 포함하는 캐리어 기판일 수 있다.
도 10을 참조할 때, 더미 구조물(160)을 제조하는 단계는 제2 더미 부분(165)을 제조하는 단계를 포함할 수 있다.
예시적인 실시예에서, 제2 더미 부분(165)을 제조하는 단계는 제1 너비(d1)를 갖는 제1 블레이드(910)를 사용하여, 더미 구조물(160)의 일부를 제거하는 단계일 수 있다.
도 11을 참조할 때, 더미 구조물(160)을 제조하는 단계는 제1 더미 부분(163)을 제조하는 단계 및 더미 구조물(160)을 개별화하는 단계를 포함할 수 있다.
예시적인 실시예에서, 제1 더미 부분(163)을 제조하는 단계는 상기 제1 너비(d1)보다 작은 제2 너비(d2)를 갖는 제2 블레이드(920)를 사용하여, 더미 구조물(160)의 일부를 제거하는 단계일 수 있다.
예시적인 실시예에서, 제2 블레이드(920)의 제2 너비(d2)가 제1 블레이드(910)의 제1 너비(d1)보다 작을 수 있어서, 더미 구조물(160)은 가장자리에서 단차를 가질 수 있다. 이에 따라, 더미 구조물(160)은 중앙 부분이 상향으로 돌출된 중절모의 형상과 유사한 형상일 수 있다.
예시적인 실시예에서, 더미 구조물(160)을 개별화하는 단계는 제2 블레이드(920)를 사용하여 더미 구조물(160)을 완전히 절단하여, 상기 더미 구조물(160)을 복수 개로 분리시키는 단계를 포함할 수 있다.
도 12를 참조할 때, 더미 구조물(160)을 제조하는 단계는 지지 기판(CS)을 제거하는 단계를 포함할 수 있다.
도 13 내지 도 17은 본 개시의 예시적 실시예에 따른 반도체 패키지(10)를 제조하는 단계들을 보여주는 도면들이다. 보다 구체적으로, 도 13 내지 도 17은 도 1의 반도체 패키지(10)를 제조하는 단계들을 보여주는 도면들이다.
도 13을 참조할 때, 반도체 패키지(10)를 제조하는 단계는 제1 패키지 기판(110) 상에 도전성 포스트(140)를 탑재하는 단계를 포함할 수 있다.
전술한 바와 같이, 제1 패키지 기판(110)은 제1 배선 패턴(110a) 및 상기 제1 배선 패턴(110a)을 감싸는 제1 절연 패턴(100b)을 포함할 수 있다. 또한, 제1 패키지 기판(110)의 상면에는 제1 배선 패턴(110a)과 연결되는 제1 칩 연결 패드(113) 및 포스트 연결 패드(115)가 마련될 수 있다.
예시적인 실시예에서, 도전성 포스트(140)는 제1 패키지 기판(110)의 상면의 연장 방향과 수직인 방향으로 연장되도록 제1 패키지 기판(110)의 포스트 연결 패드(115) 상에 탑재될 수 있다. 또한, 도전성 포스트(140)는 원기둥, 삼각기둥, 사각기둥, 오각기둥, 육각기둥, 및 팔각기둥 중 적어도 어느 하나의 형상일 수 있다.
도 14를 참조할 때, 반도체 패키지(10)를 제조하는 단계는 제1 패키지 기판(110) 상에 제1 반도체 칩(130)을 탑재하는 단계를 포함할 수 있다.
예시적인 실시예에서, 제1 반도체 칩(130)은 플립 칩(flip chip) 본딩 방법을 통해, 제1 패키지 기판(110) 상에 탑재될 수 있다. 보다 구체적으로, 제1 반도체 칩(130)은 칩 연결 단자(135)에 의해 제1 칩 연결 패드(113)와 맞닿을 수 있고, 상기 제1 반도체 칩(130)의 제1 반도체 소자 층(131)은 제1 패키지 기판(110)의 제1 배선 패턴(110a)과 전기적으로 연결될 수 있다.
예시적인 실시예에서, 제1 반도체 칩(130)의 측면은 포스트 연결 패드(115)에 의해 포위될 수 있다.
도 15를 참조할 때, 반도체 패키지(10)를 제조하는 단계는 더미 구조물(160)을 제1 반도체 칩(130)에 부착시키는 단계를 포함할 수 있다. 더미 구조물(160)의 제조 단계는 도 9 내지 도 12를 참조하여 설명한 내용과 중복되므로, 자세한 내용은 생략한다.
예시적인 실시예에서, 더미 구조물(160)은 접착 층(150)에 의해 제1 반도체 칩(130)의 제1 면(130a)에 부착될 수 있다. 더미 구조물(160)은 반도체 패키지(10) 상에 탑재되는 인터포저 또는 별개의 반도체 패키지를 지지할 수 있다.
예시적인 실시예에서, 더미 구조물(160)은 제1 더미 부분(163) 및 상기 제1 더미 부분(163) 상의 제2 더미 부분(165)을 포함할 수 있다. 제1 더미 부분(163) 및 제2 더미 부분(165)의 단면적의 차이로 인해, 더미 구조물(160)은 가장자리에서 단차를 가질 수 있다. 상기 단차는 제1 더미 부분(163)의 노출된 상면(163b) 및 제2 더미 부분의 상면(165b)의 높이 차이로 인해 형성될 수 있다.
예시적인 실시예에서, 더미 구조물(160)이 가장자리에서 단차를 가질 수 있어서, 상기 더미 구조물(160)은 중앙 부분이 상향으로 돌출된 중절모의 형상과 유사한 형상일 수 있다.
도 16을 참조할 때, 반도체 패키지(10)를 제조하는 단계는 제1 몰딩 층(170_1)을 형성하는 단계를 포함할 수 있다.
예시적인 실시예에서, 제1 몰딩 층(170_1)은 제1 패키지 기판(110) 상에 제1 반도체 칩(130), 도전성 포스트(140)를 고정시키도록 구성될 수 있다. 제1 몰딩 층(170_1)은 제1 패키지 기판(110) 상에 있고, 제1 반도체 칩(130), 도전성 포스트(140), 접착 층(150), 및 더미 구조물(160)의 적어도 일 부분을 둘러쌀 수 있다.
예시적인 실시예에서, 제1 몰딩 층(170_1)은 제1 더미 부분(163)의 측면을 둘러싸지만, 제2 더미 부분(165)의 측면은 둘러싸지 않을 수 있다. 이에 따라, 제2 더미 부분(165)의 측면은 외부에 노출될 수 있다. 또한, 제2 더미 부분(165)의 상면(165b)은 제1 몰딩 층(170_1)의 상면보다 높은 레벨에 있을 수 있다.
예시적인 실시예에서, 제1 몰딩 층(170)의 상부의 일 부분이 제거되어, 도전성 포스트(140)의 상부를 노출시키는 오프닝(O1)을 형성하는 단계가 수행될 수 있다. 도전성 포스트(140)의 상부가 오프닝(O1)에 의해 노출될 수 있어서, 상기 도전성 포스트(140)는 인터포저(20) 또는 별개의 반도체 패키지와 전기적으로 연결될 수 있다.
도 17을 참조할 때, 반도체 패키지(10)를 제조하는 단계는 외부 연결 단자(120)를 형성하는 단계를 포함할 수 있다.
예시적인 실시예에서, 외부 연결 단자(120)를 형성하는 단계는, 제1 패키지 기판(110) 상의 외부 단자 연결 패드(117) 상에 도전성 물질의 연결 단자를 부착하는 단계일 수 있다.
이상에서 설명한 본 개시의 기술적 사상은 전술한 실시예들 및 첨부된 도면들에 한정되지 않는다. 또한 본 개시의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (10)

  1. 제1 패키지 기판;
    상기 제1 패키지 기판 상의 도전성 포스트;
    상기 제1 패키지 기판 상에 탑재되고, 제1 면 및 상기 제1 면에 대향하는 제2 면을 갖는 제1 반도체 칩;
    상기 제1 반도체 칩의 상기 제1 면 상의 접착 층;
    상기 접착 층에 의해 상기 반도체 칩의 상기 제1 면에 부착된 더미 구조물로서, 상기 제1 반도체 칩의 단면적보다 큰 단면적을 갖는 제1 더미 부분; 및 상기 제1 더미 부분 상에 있고, 상기 제1 더미 부분의 단면적보다 작은 단면적을 갖는 제2 더미 부분;을 포함하는 상기 더미 구조물;
    을 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 제1 패키지 기판 상에 있고, 상기 도전성 포스트, 상기 제1 반도체 칩, 및 상기 제1 더미 부분을 감싸고, 상부에서 상기 도전성 포스트의 일부를 노출시키는 오프닝을 갖는 몰딩 층;
    을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 제2 더미 부분을 통과하도록 중심 부분에 홀을 갖고, 상기 제1 더미 부분의 상면에 안착되고, 상기 도전성 포스트와 연결되는 인터포저;
    를 더 포함하고,
    상기 인터포저의 상기 홀이 차지하는 면적은,
    상기 제1 더미 부분의 하면의 면적보다 작고,
    상기 제2 더미 부분의 상면의 면적보다 큰 것을 특징으로 하는 반도체 패키지.
  4. 제3 항에 있어서,
    상기 인터포저 상에 탑재되는 제2 패키지 기판;
    상기 제2 패키지 기판 상에 탑재되는 제2 반도체 칩;
    상기 제2 패키지 기판 및 상기 인터포저 사이에 개재되고, 상기 제2 반도체 칩 및 상기 인터포저를 전기적으로 연결시키도록 구성된 패키지 연결 단자;
    를 포함하는 반도체 패키지.
  5. 제4 항에 있어서,
    상기 인터포저의 하면 중 일 부분은,
    상기 제1 더미 부분에 의해 지지되고,
    상기 제2 패키지 기판의 하면 중 일 부분은,
    상기 제2 더미 부분에 의해 지지되는 것을 특징으로 하는 반도체 패키지.
  6. 제4 항에 있어서,
    상기 인터포저의 두께 및 상기 패키지 연결 단자의 두께의 합은,
    상기 제2 더미 부분의 두께와 동일한 것을 특징으로 하는 반도체 패키지.
  7. 하부 반도체 패키지 및 상부 반도체 패키지를 포함하는 패키지 온 패키지 타입의 반도체 패키지로서,
    상기 하부 반도체 패키지는,
    제1 패키지 기판; 상기 제1 패키지 기판 상의 도전성 포스트; 상기 제1 패키지 기판 상에 탑재되고, 제1 면 및 상기 제1 면에 대향하는 제2 면을 갖는 제1 반도체 칩; 상기 제1 반도체 칩의 상기 제1 면 상의 접착 층; 및 상기 접착 층에 의해 상기 반도체 칩의 상기 제1 면에 부착된 더미 구조물; 및 상기 제1 패키지 기판 상에서 상기 도전성 포스트, 상기 제1 반도체 칩, 상기 접착 층, 및 상기 더미 구조물을 감싸는 제1 몰딩 층;을 포함하고,
    상기 상부 반도체 패키지는,
    상기 더미 구조물에 의해 하부가 지지되도록 상기 제1 몰딩 층 상에 탑재되고, 상기 도전성 포스트와 전기적으로 연결되는 제2 패키지 기판; 상기 제2 패키지 기판 상에 탑재되는 제2 반도체 칩; 및 상기 제2 패키지 기판 상에서 상기 제2 반도체 칩을 둘러싸는 제2 몰딩 층;을 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제7 항에 있어서,
    상기 더미 구조물은,
    상기 제1 반도체 칩의 단면적 보다 큰 단면적을 갖는 제1 더미 부분; 및
    상기 제1 더미 부분 상에 있고, 상기 제1 더미 부분보다 작은 단면적을 갖는 제2 더미 부분;
    을 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제8 항에 있어서,
    상기 상부 반도체 패키지의 상기 제2 패키지 기판의 하면은,
    상기 하부 반도체 패키지의 상기 제1 몰딩 층의 상면, 상기 도전성 포스트의 상면, 및 상기 제2 더미 부분의 상면과 동일 평면 상에 있는 것을 특징으로 하는 반도체 패키지.
  10. 제7 항에 있어서,
    상기 도전성 포스트는,
    상기 제1 반도체 칩의 측면을 포위하도록, 상기 제1 패키지 기판 상에 있는 것을 특징으로 하는 반도체 패키지.
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