KR102202634B1 - 반도체 패키지 및 이를 포함하는 반도체 모듈 - Google Patents

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Abstract

본 발명의 기술적 사상은 반도체 칩 및 상기 반도체 칩을 몰딩하는 제1 몰딩층을 포함하는 상부 구조, 상기 상부 구조 상에 마련되고, 도전성 포스트 및 상기 도전성 포스트를 몰딩하는 제2 몰딩층을 포함하는 하부 구조, 및 상기 상부 구조와 하부 구조 사이에 마련되고, 상기 반도체 칩의 패드와 상기 도전성 포스트를 전기적으로 연결하는 배선 패턴을 포함하는 재배선 구조체를 포함하고, 상기 제2 몰딩층의 열 팽창 계수는 상기 제1 몰딩층의 열 팽창 계수와 상이한 것을 특징으로 하는 반도체 패키지를 제공한다.

Description

반도체 패키지 및 이를 포함하는 반도체 모듈 {Semiconductor package and semiconductor module including the same}
본 발명의 기술적 사상은 반도체 패키지 및 반도체 패키지를 포함하는 반도체 모듈에 관한 것이다.
일반적으로, 웨이퍼에 여러 가지 반도체 공정들을 수행하여 제조된 반도체 칩들에 대하여, 반도체 패키지 공정을 수행하여 반도체 패키지를 제조한다. 최근에는 반도체 패키지의 생산 비용을 절감하기 위하여, 웨이퍼 레벨에서 반도체 패키지 공정을 수행하고, 반도체 패키지 공정을 거친 웨이퍼 레벨의 반도체 패키지를 개별 단위로 개별화하는 웨이퍼 레벨 패키지 기술이 제안되었다.
최근, 전자기기의 경박 단소화 추세에 따라, 반도체 패키지는 점점 소형화되고 얇아지고 있다. 얇은 두께의 반도체 패키지의 경우, 반도체 패키지를 구성하는 컴퍼넌트들 간의 열 팽창 계수의 차이 또는 반도체 패키지와 반도체 패키지가 실장되는 회로 기판 사이의 열 팽창 계수의 차이로 인한 휨 현상(warpage)이 발생하는 문제가 있었다. 이러한 휨 현상은 반도체 패키지 및/또는 반도체 모듈의 기계적 결함 및 전기적 결함을 일으키는 원인이 되므로, 반도체 패키지 및/또는 반도체 모듈의 휨 현상을 억제하기 위한 다양한 시도가 이루어지고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 반도체 패키지 및 이를 포함하는 반도체 모듈을 제공하는데 있다.
상술한 과제를 해결하기 위하여, 본 발명의 기술적 사상은 반도체 칩 및 상기 반도체 칩을 몰딩하는 제1 몰딩층을 포함하는 상부 구조, 상기 상부 구조 상에 마련되고, 도전성 포스트 및 상기 도전성 포스트를 몰딩하는 제2 몰딩층을 포함하는 하부 구조, 및 상기 상부 구조와 하부 구조 사이에 마련되고, 상기 반도체 칩의 패드와 상기 도전성 포스트를 전기적으로 연결하는 배선 패턴을 포함하는 재배선 구조체를 포함하고, 상기 제2 몰딩층의 열 팽창 계수는 상기 제1 몰딩층의 열 팽창 계수와 상이한 것을 특징으로 하는 반도체 패키지를 제공한다.
예시적인 실시예들에 있어서, 상기 재배선 구조체는 상기 배선 패턴을 덮는 절연 패턴을 포함하고, 상기 도전성 포스트는 상기 절연 패턴에 포위된 제1 부분 및 상기 제2 몰딩층에 포위된 제2 부분을 포함하는 것을 특징으로 한다.
예시적인 실시예들에 있어서, 상기 도전성 포스트의 상기 제1 부분의 폭은 상기 도전성 포스트의 상기 제2 부분의 폭 보다 작은 것을 특징으로 한다.
예시적인 실시예들에 있어서, 상기 도전성 포스트의 일단에 직접 연결된 외부 연결 단자를 더 포함하는 것을 특징으로 한다.
예시적인 실시예들에 있어서, 상기 하부 구조는 상기 제2 몰딩층 상에 마련되고 상기 도전성 포스트를 노출시키는 개구부를 갖는 하부 절연층을 더 포함하는 것을 특징으로 한다.
예시적인 실시예들에 있어서, 상기 하부 구조 상에 마련된 하부 재배선 구조체를 더 포함하고, 상기 하부 재배선 구조체는 상기 도전성 포스트에 전기적으로 연결된 하부 배선 패턴 및 상기 하부 배선 패턴을 덮는 하부 절연 패턴을 포함하는 것을 특징으로 한다.
예시적인 실시예들에 있어서, 상기 상부 구조는 상기 반도체 칩 상에 마련된 방열 플레이트를 더 포함하는 것을 특징으로 한다.
예시적인 실시예들에 있어서, 상기 제2 몰딩층은 상기 재배선 구조체 상에 차례로 적층된 복수의 서브 몰딩층을 포함하며, 상기 복수의 서브 몰딩층 각각은 서로 다른 열 팽창 계수를 가지는 것을 특징으로 한다.또한, 상술한 과제를 해결하기 위하여, 본 발명의 기술적 사상은 회로 기판 및 상기 회로 기판 상에 실장된 반도체 패키지를 포함하는 반도체 모듈로서, 상기 반도체 패키지는, 반도체 칩, 상기 반도체 칩을 감싸고, 제1 열 팽창 계수를 가지는 제1 몰딩층, 상기 반도체 칩에 전기적으로 연결된 배선 패턴을 포함하는 재배선 구조체, 상기 제1 몰딩층과 상기 회로 기판 사이에 마련되고, 상기 회로 기판의 열 팽창 계수와 상기 제1 열 팽창 계수 사이의 제2 열 팽창 계수를 가지는 제2 몰딩층, 및 상기 제2 몰딩층을 관통하고, 상기 배선 패턴에 전기적으로 연결된 도전성 포스트를 포함하는 것을 특징으로 하는 반도체 모듈를 제공한다.
예시적인 실시예들에 있어서, 상기 재배선 구조체는 상기 제1 몰딩층과 상기 제2 몰딩층 사이에 마련되어 상기 배선 패턴을 덮는 절연 패턴을 포함하고, 상기 도전성 포스트는 상기 절연 패턴을 관통하여 상기 배선 패턴에 연결된 것을 특징으로 한다.
예시적인 실시예들에 있어서, 상기 제2 몰딩층 상에 마련된 하부 절연층, 및 상기 하부 절연층의 개구부를 통해 상기 도전성 포스트에 직접 연결되고, 상기 도전성 포스트와 상기 회로 기판의 기판 패드를 전기적으로 연결하도록 구성된 외부 연결 단자를 더 포함하는 것을 특징으로 한다.
예시적인 실시예들에 있어서, 상기 제2 몰딩층은 상기 재배선 구조체 상에 차례로 적층된 제1 서브 몰딩층 및 제2 서브 몰딩층을 포함하고, 상기 제1 서브 몰딩층의 열 팽창 계수는 상기 제1 몰딩층의 열 팽창 계수와 상기 제2 서브 몰딩층의 열 팽창 계수 사이인 것을 특징으로 한다.
본 발명의 기술적 사상에 의하면, 제1 반도체 칩을 몰딩하는 제1 몰딩층과 도전성 포스트를 몰딩하는 제2 몰딩층은 재배선 구조체를 사이에 두고 이격되어 배치되므로, 제1 몰딩층에 인가된 응력과 제2 몰딩층에 인가된 응력은 서로 균형을 이뤄 상쇄될 수 있다. 이에 따라, 반도체 패키지의 휨 현상이 방지될 수 있다.
또한, 본 발명의 기술적 사상에 의하면, 제2 몰딩층은 제1 반도체 칩을 몰딩하는 제1 몰딩층과 반도체 패키지가 실장된 회로 기판 사이에 배치되어, 반도체 패키지와 회로 기판 간의 열 팽창 계수 차이로 인해 발생된 열팽창 스트레스를 완화하는 역할을 수행할 수 있으므로, 반도체 패키지 및 반도체 모듈의 휨 현상을 방지할 수 있다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 보여주는 단면도이다.
도 2는 도 1에 도시된 반도체 패키지를 포함하는 반도체 모듈을 보여주는 단면도이다.
도 3a 내지 도 3k는 도 1의 반도체 패키지의 제조 방법을 순서에 따라 나타낸 단면도들이다.
도 4는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 보여주는 단면도이다.
도 5는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 보여주는 단면도이다.
도 6은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 보여주는 단면도이다.
이하, 첨부도면을 참조하여 본 발명 개념의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명 개념의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명 개념의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명 개념의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명 개념을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명 개념의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 발명 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함한다" 또는 "갖는다" 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(100)를 보여주는 단면도이다.
도 1을 참조하면, 반도체 패키지(100)는 반도체 칩(110)과 반도체 칩(110)을 몰딩하는 제1 몰딩층(120)을 포함하는 상부 구조(101), 반도체 칩(110)에 전기적으로 연결된 도전성 포스트(140) 및 도전성 포스트(140)를 몰딩하는 제2 몰딩층(150)을 포함하는 하부 구조(105), 및 상부 구조(101)와 하부 구조(105) 사이에 마련된 재배선 구조체(103)를 포함할 수 있다. 상기 상부 구조(101) 및 하부 구조(105)는 수직 방향으로 적층될 수 있다. 반도체 패키지(100)는, 예를 들면 팬-아웃 웨이퍼 레벨 패키지(Fan-Out Wafer Level Package, FOWLP) 구조의 반도체 패키지(100)일 수 있다.
상부 구조(101)는 반도체 칩(110) 및 반도체 칩(110)을 몰딩하는 제1 몰딩층(120)을 포함할 수 있다.
반도체 칩(110)에는 다양한 종류의 복수의 개별 소자(individual devices)가 형성될 수 있다. 예컨대, 상기 복수의 개별 소자는 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다.
반도체 칩(110)은 제1 면(118) 및 제1 면(118)에 반대된 제2 면(119)을 포함할 수 있다. 반도체 칩(110)의 제1 면(118)은 패드(111)가 마련된 패드면일 수 있다. 패드(111)는 반도체 칩(110)에 형성된 상기 반도체 소자와 전기적으로 연결될 수 있다. 반도체 칩(110)의 제1 면(118)은 제1 몰딩층(120)에 의해 덮이지 않으며, 재배선 구조체(103)와 접할 수 있다. 구체적으로 도시되지 않았으나, 반도체 칩(110)은 제1 면(118)을 덮는 패시베이션막을 포함할 수 있다.
예시적인 실시예들에서, 반도체 칩(110)은 예를 들면, 메모리 반도체 칩일 수 있다. 상기 메모리 반도체 칩은 예를 들면, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 반도체 칩일 수 있다.
또는, 예시적인 실시예들에서, 반도체 칩(110)은 로직 칩일 수 있다. 예를 들어, 반도체 칩(110)은 CPU(Central Processor Unit), MPU(Micro Processor Unit), GPU(Graphic Processor Unit) 또는 AP(Application Processor)일 수 있다.
또한, 도 1에서는 반도체 패키지(100)는 하나의 반도체 칩을 포함하는 것으로 도시되었으나, 반도체 패키지(100)는 둘 이상의 반도체 칩을 포함할 수 있다. 예를 들어, 반도체 칩(110)은 2 이상의 반도체 칩이 수직으로 적층된 칩 스택(chip stack)일 수 있다. 반도체 패키지(100)에 포함된 둘 이상의 반도체 칩은 동종의 반도체 칩일 수도 있고, 이종의 반도체 칩일 수도 있다. 일부 실시예들에서, 반도체 패키지(100)는 서로 다른 종류의 반도체 칩들 및 전자 부품들이 서로 전기적으로 연결되어 하나의 시스템으로 동작하는 시스템 인 패키지(system in package, SIP)일 수 있다.
제1 몰딩층(120)은 반도체 칩(110)의 적어도 일부를 덮을 수 있다. 예를 들어, 제1 몰딩층(120)은 반도체 칩(110)의 제2 면(119) 및 측면을 덮을 수 있다. 다른 예시적인 실시예들에서, 도 1에 도시된 것과 다르게, 제1 몰딩층(120)은 반도체 칩(110)의 제2 면(119)을 노출시킬 수도 있다.
예시적인 실시예들에서, 제1 몰딩층(120)은 절연 물질을 포함할 수 있으며, 예를 들어 에폭시 몰딩 컴파운드(Epoxy Mold Compound, EMC), 에폭시 수지, 실리콘 수지, 또는 폴리이미드 수지를 포함할 수 있다.
재배선 구조체(103)는 상부 구조(101)와 하부 구조(105) 사이에 마련되며, 절연 패턴(131) 및 배선 패턴(133)을 포함할 수 있다.
절연 패턴(131)은 반도체 칩(110)의 제1 면(118) 상에 배치될 수 있다. 절연 패턴(131)은 복수의 절연막이 적층된 구조를 가질 수 있으며, 예를 들어, 순차적으로 적층된 제1 절연 패턴(1311) 및 제2 절연 패턴(1313)을 포함할 수 있다.
배선 패턴(133)은 반도체 칩(110)의 패드(111)에 전기적으로 연결될 수 있다. 배선 패턴(133)은 반도체 칩(110)의 패드(111)를 외부 장치에 전기적으로 연결하기 위한 전기적 연결 경로를 제공할 수 있으며, 반도체 칩(110)의 패드(111)와 도전성 포스트(140)를 전기적으로 연결할 수 있다.
좀 더 구체적으로, 제1 절연 패턴(1311)은 반도체 칩(110)의 제1 면(118)을 덮으며, 패드(111)의 일부를 노출시키기 위한 개구부를 가질 수 있다. 배선 패턴(133)은 제1 절연 패턴(1311) 상에 배치되며, 제1 절연 패턴(1311)의 상기 개구부를 통해 패드(111)에 연결될 수 있다. 또한, 제2 절연 패턴(1313)은 배선 패턴(133)을 덮도록 제1 절연 패턴(1311) 상에 형성될 수 있고, 배선 패턴(133)의 일부를 노출시키기 위한 개구부를 가질 수 있다. 제2 절연 패턴(1313)의 개구부를 통해, 도전성 포스트(140)는 제1 배선 패턴(133)에 연결될 수 있다.
예시적인 실시예들에서, 절연 패턴(131)은 절연성 폴리머, 에폭시(epoxy), 실리콘 산화막, 실리콘 질화막, 절연성 폴리머, 또는 이들의 조합으로 이루어질 수도 있다.
예시적인 실시예들에서, 절연 패턴(131)을 이루는 제1 절연 패턴(1311) 및 제2 절연 패턴(1313)은 동일한 물질로 이루어질 수 있다. 또는, 예시적인 실시예들에서, 절연 패턴(131)을 이루는 제1 절연 패턴(1311) 및 제2 절연 패턴(1313)은 서로 다른 물질로 이루어질 수도 있다.
예시적인 실시예들에서, 배선 패턴(133)은 도전성 물질, 예를 들면 W, Cu, Zr, Ti, Ta, Al, Ru, Pd, Pt, Co, Ni, 또는 이들의 조합으로 이루어질 수 있다.
도 1에는 절연 패턴(131)이 제1 절연 패턴(1311) 및 제2 절연 패턴(1313)으로 이루어진 것으로 도시되었으나, 이에 한정되는 것은 아니다. 예를 들어, 절연 패턴(131)은 단층 구조일 수 있고, 또는 3개 이상의 절연막이 적층된 구조를 가질 수도 있다. 또한, 도 1에는 배선 패턴(133)이 단층 구조를 가지는 것으로 도시되었으나, 이에 한정되는 것은 아니다. 예를 들어, 배선 패턴(133)은 2개 이상의 배선층이 적층된 구조를 가질 수도 있다.
하부 구조(105)는 재배선 구조체(103) 상에 마련되며, 도전성 포스트(140) 및 도전성 포스트(140)를 몰딩하는 제2 몰딩층(150)을 포함할 수 있다.
도전성 포스트(140)는 배선 패턴(133) 상에 마련되며, 배선 패턴(133)을 통해 반도체 칩(110)의 패드(111)에 전기적으로 연결될 수 있다. 도전성 포스트(140)는 도전성 물질을 포함할 수 있고, 예를 들어 금속 물질을 포함할 수 있다. 예를 들어, 도전성 포스트(140)는 구리(Cu), 알루미늄(Al), 구리 합금, 또는 알루미늄 합금을 포함할 수 있다.
제2 몰딩층(150)은 재배선 구조체(103) 상에 마련되며, 도전성 포스트(140)의 적어도 일부를 감쌀 수 있다. 예시적인 실시예들에서, 제2 몰딩층(150)은 절연 물질을 포함할 수 있으며, 예를 들어 에폭시 몰딩 컴파운드, 에폭시 수지, 실리콘 수지, 또는 폴리이미드 수지를 포함할 수 있다.
일부 예시적인 실시예들에서, 하부 구조(105)는 재배선 구조체(103)와 마주하는 제2 몰딩층(150)의 상면과 반대된 제2 몰딩층(150)의 하면 상에 마련된 하부 절연층(160)을 포함할 수 있다. 하부 절연층(160)은 도전성 포스트(140)의 적어도 일부를 노출시키는 개구부를 가지며, 상기 개구부를 통해 도전성 포스트(140)는 외부 접속 단자에 연결될 수 있다.
도전성 포스트(140)는 제2 몰딩층(150)을 관통하는 관통 몰드 비아(through mold via) 구조를 가질 수 있다. 도전성 포스트(140)의 일단은 배선 패턴(133)에 연결되고, 도전성 포스트(140)는 절연 패턴(131)을 관통하여 배선 패턴(133)에 연결될 수 있다. 도전성 포스트(140)의 타단 상에는 외부 연결 단자(170)가 배치될 수 있다. 외부 연결 단자(170)는, 예를 들어 솔더 볼 또는 솔더 범프일 수 있다. 외부 연결 단자(170)는 도전성 포스트(140) 및 배선 패턴(133)을 통해 반도체 칩(110)의 패드(111)에 전기적으로 연결되며, 반도체 패키지(100)와 외부 장치를 전기적으로 연결하도록 구성될 수 있다.
예시적인 실시예들에서, 도전성 포스트(140)는 단차 구조를 가질 수 있다. 구체적으로, 절연 패턴(131)에 포위된 도전성 포스트(140)의 제1 부분은 제2 몰딩층(150)에 포위된 도전성 포스트(140)의 제2 부분보다 작은 폭을 가지도록 형성되어, 도전성 포스트(140)의 측면에는 단차 구조가 형성될 수 있다.
하부 구조(105)의 제2 몰딩층(150)은 반도체 패키지(100)와 반도체 패키지(100)가 실장되는 회로 기판(도 2의 200) 간의 열 팽창 계수(Coefficient of Thermal Expansion, CTE) 차이로 인하여, 반도체 패키지(100) 및/또는 반도체 칩(110)에 가해지는 열팽창 스트레스를 완화하는 역할을 수행할 수 있다. 또한, 재배선 구조체(103) 및 반도체 칩(110)을 중심으로, 제1 몰딩층(120)과 제2 몰딩층(150)이 서로 반대되어 배치되므로, 제1 몰딩층(120)에 인가된 응력과 제2 몰딩층(150)에 인가된 응력은 서로 균형을 이뤄 상쇄될 수 있다. 이에 따라, 반도체 패키지(100)의 휨 현상이 방지될 수 있다.
예시적인 실시예들에서, 제2 몰딩층(150)은 반도체 패키지(100)에 가해지는 열팽창 스트레스를 완화하기에 적합한 두께를 가질 수 있다. 예를 들어, 제2 몰딩층(150)은 20 마이크로미터 내지 200 마이크로미터 사이의 두께를 가질 수 있다.
도 2는 도 1에 도시된 반도체 패키지(100)를 포함하는 반도체 모듈(10)을 보여주는 단면도이다.
도 2를 참조하면, 반도체 모듈(10)은 회로 기판(200) 및 회로 기판(200)에 실장된 반도체 패키지(100)를 포함할 수 있다. 외부 연결 단자(170)는 반도체 패키지(100)와 회로 기판(200) 사이에 개재되며, 반도체 패키지(100)의 도전성 포스트(140)와 회로 기판(200)의 기판 패드(210)를 전기적으로 연결할 수 있다. 상기 회로 기판(200)은 외부 연결 단자(170), 도전성 포스트(140) 및 배선 패턴(133)을 통해 반도체 칩(110)과 전기적 신호를 송수신할 수 있다.
상기 회로 기판(200)은 인쇄회로기판(Printed Circuit Board, PCB)일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 회로 기판(200)은 MCPCB(Metal Core PCB), MPCB(Metal PCB), FPCB(Flexible PCB) 등의 회로 기판일 수 있다.
예시적인 실시예들에서, 제2 몰딩층(150)의 제2 열 팽창 계수는 제1 몰딩층(120)의 제1 열 팽창 계수와 회로 기판(200)의 열 팽창 계수 사이의 값을 가질 수 있다. 제2 몰딩층(150)은 반도체 칩(110)을 몰딩하는 제1 몰딩층(120)과 회로 기판(200) 사이에 개재되어, 반도체 패키지(100)와 회로 기판(200) 사이의 열 팽창 계수 차이를 줄여 열팽창 스트레스로 인한 휨 현상을 억제할 수 있다. 반도체 패키지(100)의 휘어짐이 방지됨에 따라, 반도체 패키지(100)와 회로 기판(200) 사이에 개재된 외부 연결 단자(170)에 크랙 발생이 현저하게 감소되므로, 반도체 패키지(100)의 신뢰성을 보다 향상시킬 수 있다.
예시적인 실시예들에서, 회로 기판(200)은 인쇄회로기판일 수 있으며, 회로 기판(200)의 열 팽창 계수는 제1 몰딩층(120)의 제1 열 팽창 계수보다 클 수 있다. 이 경우, 제2 몰딩층(150)의 제2 열 팽창 계수는 제1 몰딩층(120)의 제1 열 팽창 계수보다 크고, 회로 기판(200)의 열 팽창 계수보다 작은 값을 가질 수 있다. 예를 들어, 제2 몰딩층(150)의 제2 열 팽창 계수는 약 10 ㎛·m-1·k-1 내지 약 16 ㎛·m-1·k-1 사이일 수 있다.
또한, 제1 몰딩층(120) 및 제2 몰딩층(150)은 반도체 패키지(100)의 휘어짐 현상을 개선하기 적합한 두께 비율을 가지도록 형성될 수 있다. 예시적인 실시예들에서, 제2 몰딩층(150)의 두께는 제1 몰딩층(150)의 두께의 약 0.5배 이상일 수 있으며, 예를 들어 제2 몰딩층(150)의 두께는 제1 몰딩층(150)의 두께의 약 1배 또는 약 2배 이상일 수 있다. 또한, 예시적인 실시예들에서, 제2 몰딩층(150)의 두께는 제1 몰딩층(150)의 두께의 약 1000배 이하일 수 있으며, 예를 들어 제2 몰딩층(150)은 제1 몰딩층(150)의 두께의 100배 또는 10배 이하의 두께를 가질 수 있다. 제1 몰딩층(120)과 제2 몰딩층(150)의 두께 비율을 반도체 패키지(100)의 휘어짐을 방지하기에 적합하도록 조정함으로써, 반도체 패키지(100)의 휘어짐으로 인한 외부 연결 단자(170)의 손상을 방지하고, 나아가 반도체 패키지(100)의 신뢰성을 향상시킬 수 있다.
도 3a 내지 도 3k는 도 1의 반도체 패키지(100)의 제조 방법을 순서에 따라 나타낸 단면도들이다.
도 3a를 참조하면, 캐리어 기판(310) 상에 반도체 칩(110)을 배치한다. 캐리어 기판(310)은 반도체 칩(110)을 접착하여 고정하기 위한 접착층(311)을 포함할 수 있으며, 반도체 칩(110)은 패드(111)가 마련된 제1 면(118)이 접착층(311)에 부착되도록 캐리어 기판(310) 상에 배치될 수 있다.
도 3b를 참조하면, 캐리어 기판(310) 상에 제1 반도체 칩(110)을 형성한 이후, 제1 반도체 칩(110)을 덮는 제1 몰딩층(120)을 형성한다. 제1 몰딩층(120)은 반도체 칩(110)의 측면 및 제2 면(119)을 덮도록 형성될 수 있다. 제1 몰딩층(120)은, 예를 들어 에폭시 몰딩 컴파운드, 에폭시 수지, 실리콘 수지, 또는 폴리이미드 수지와 같은 몰딩 물질을 캐리어 기판(310) 상에 도포하고, 상기 몰딩 물질을 경화하여 형성될 수 있다. 상기 제1 반도체 칩(110) 및 제1 몰딩층(120)은 상부 구조(101)를 구성할 수 있다.
도 3c 내지 도 3e를 참조하면, 제1 몰딩층(120)을 형성한 이후, 상부 구조(101)를 캐리어 기판(310)으로부터 분리하고, 상부 구조(101) 상에 재배선 구조체(103)를 형성할 수 있다.
먼저, 도 3c에 도시된 바와 같이, 반도체 칩(110)의 제1 면(118) 및 제1 몰딩층(120)의 표면 상에 제1 절연 패턴(1311)을 형성한다. 상기 제1 절연 패턴(1311)을 형성하기 위하여, 상부 구조(101)의 표면 상에 절연막을 형성하고, 상기 절연막의 일부를 제거하여 반도체 칩(110)의 패드(111)를 노출시키는 개구부(1311H)를 형성할 수 있다.
이어서, 도 3d에 도시된 바와 같이, 제1 절연 패턴(1311) 상에 배선 패턴(133)을 형성한다. 배선 패턴(133)은 제1 절연 패턴(1311) 상에서 연장되며, 제1 절연 패턴(1311)의 개구부(도 3c의 1311H)를 통해 반도체 칩(110)의 패드(111)에 연결될 수 있다. 예를 들어, 배선 패턴(133)은 시드막 형성 공정, 마스크 공정, 및 전기 도금 공정을 통해 형성될 수 있다.
다음으로, 도 3e에 도시된 바와 같이, 배선 패턴(133)을 덮는 제2 절연 패턴(1313)을 형성한다. 상기 제2 절연 패턴(1313)을 형성하기 위하여, 배선 패턴(133) 및 제1 절연 패턴(1311)을 덮는 절연막을 형성하고, 상기 절연막의 일부를 제거하여 배선 패턴(133)을 노출시키는 개구부(1313H)를 형성할 수 있다.
도 3f를 참조하면, 재배선 구조체(103)를 형성한 이후, 배선 패턴(133)과 연결된 도전성 포스트(140)를 형성한다. 도전성 포스트(140)는 수직 방향으로 연장되며, 도전성 포스트(140)의 하부는 제2 절연 패턴(1313)의 개구부(1313H)를 통해 배선 패턴(133)에 접속될 수 있다. 도전성 포스트(140)를 형성하기 위하여, 재배선 구조체(103) 상에 마스크층을 형성하고, 상기 마스크층의 일부를 제거하여 제1 배선 패턴(133)을 노출시키는 개구부를 형성하고, 상기 마스크층의 개구부에 도전성 물질을 충진하고, 애싱(ahsing) 또는 식각 공정을 통해 상기 마스크층을 제거하는 공정을 차례로 수행할 수 있다. 예시적인 실시예들에서, 상기 마스크층의 개구부 내에 도전성 물질을 형성하기 위하여, 도금 공정을 수행할 수 있다.
도 3g를 참조하면, 도전성 포스트(140)를 형성한 이후, 재배선 구조체(103) 상에 도전성 포스트(140)를 덮는 제2 예비 몰딩층(150a)을 형성한다. 제2 예비 몰딩층(150a)은, 예를 들어 에폭시 몰딩 컴파운드, 에폭시 수지, 실리콘 수지, 또는 폴리이미드 수지와 같은 몰딩 물질을 재배선 구조체(103) 상에 도포하고, 상기 몰딩 물질을 경화하여 형성될 수 있다.
도 3h를 참조하면, 제2 예비 몰딩층(도 3g의 150a)의 상부를 제거하여, 도전성 포스트(140)의 측면을 둘러싸는 제2 몰딩층(150)을 형성할 수 있다. 제2 예비 몰딩층(150a)의 상부가 제거됨에 따라, 도전성 포스트(140)의 상면은 외부로 노출되고, 도전성 포스트(140)의 측면은 제2 몰딩층(150)에 의해 덮일 수 있다. 예를 들어, 제2 예비 몰딩층(150a)의 상부를 제거하기 위하여, 기계적 화학적 연마(chemical mechanical polishing, CMP)를 수행할 수 있다. CMP 공정에 의해, 제2 몰딩층(150)의 표면 및 제2 몰딩층(150)을 통해 노출된 도전성 포스트(140)의 표면은 동일 평면 상에 있을 수 있다.
도 3i를 참조하면, 제2 몰딩층(150)을 형성한 이후, 제2 몰딩층(150) 상에 하부 절연층(160)을 형성한다. 하부 절연층(160)을 형성하기 위하여, 제2 몰딩층(150) 상에 절연막을 형성하고, 상기 절연막의 일부를 제거하여 도전성 포스트(140)를 노출시키는 개구부(160H)를 형성할 수 있다. 상기 도전성 포스트(140), 제2 몰딩층(150), 및 하부 절연층(160)은 하부 구조(105)를 구성할 수 있다.
도 3j를 참조하면, 하부 절연층(160)을 형성한 이후, 하부 절연층(160)의 개구부(도 3i의 160H)에 의해 노출된 도전성 포스트(140) 상에 외부 연결 단자(170)를 형성할 수 있다. 외부 연결 단자(170)는 예를 들면 솔더 볼 또는 솔더 범프일 수 있다.
도 3k를 참조하면, 상기 외부 연결 단자(170)를 형성한 이후, 쏘잉(sawing) 공정을 통해 반도체 패키지들을 개별 반도체 패키지로 개별화할 수 있다. 즉, 도 3j에 도시된 반도체 패키지는 스크라이브 레인(도 3j의 SL)을 따라 절단되어, 복수의 개별 반도체 패키지들로 분리될 수 있다.
도 4는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(100a)를 보여주는 단면도이다. 도 4에 도시된 반도체 패키지(100a)는 하부 재배선 구조체(107)를 더 포함한다는 점을 제외하고는 도 1에 도시된 반도체 패키지(100)와 대체로 동일한 구성을 가질 수 있다.
도 4를 참조하면, 반도체 패키지(100a)는 반도체 칩(110)과 반도체 칩(110)을 몰딩하는 제1 몰딩층(120)을 포함하는 상부 구조(101), 반도체 칩(110)에 전기적으로 연결된 도전성 포스트(140) 및 도전성 포스트(140)를 몰딩하는 제2 몰딩층(150)을 포함하는 하부 구조(105), 상부 구조(101)와 하부 구조(105) 사이에 마련된 재배선 구조체(103), 및 상기 하부 구조(105) 상에 마련된 하부 재배선 구조체(107)를 포함할 수 있다.
하부 재배선 구조체(107)는 하부 구조(105) 상에 마련되며, 하부 절연 패턴(181) 및 하부 배선 패턴(183)을 포함할 수 있다.
하부 절연 패턴(181)은 복수의 절연막이 적층된 구조를 가질 수 있으며, 예를 들어 순차적으로 적층된 제1 하부 절연 패턴(1811) 및 제2 하부 절연 패턴(1813)을 포함할 수 있다.
하부 배선 패턴(183)은 도전성 포스트(140)에 전기적으로 연결될 수 있다. 하부 배선 패턴(183)은 도전성 포스트(140)와 외부 연결 단자(170)를 전기적으로 연결할 수 있다. 하부 배선 패턴(183)은 다층 구조를 가질 수 있으며, 예를 들어 제1 하부 배선 패턴(1831) 및 제2 하부 배선 패턴(1833)을 포함할 수 있다.
좀 더 구체적으로, 제1 하부 절연 패턴(1811)은 제2 몰딩층(150)의 표면을 덮고, 도전성 포스트(140)를 노출시키는 개구부를 가질 수 있다. 제1 하부 배선 패턴(1831)은 제1 하부 절연 패턴(1811) 상에 배치되며, 제1 하부 절연 패턴(1811)의 개구부를 통해 도전성 포스트(140)에 연결될 수 있다. 또한, 제2 하부 절연 패턴(1813)은 제1 하부 배선 패턴(1831)을 덮도록 제1 하부 절연 패턴(1811) 상에 형성될 수 있고, 제1 하부 배선 패턴(1831)의 일부를 노출시키기 위한 개구부를 가질 수 있다. 제2 하부 배선 패턴(1833)은 제2 하부 절연 패턴(1813) 상에 배치되며, 제2 하부 절연 패턴(1813)의 상기 개구부를 통해 제1 하부 배선 패턴(1831)에 연결될 수 있다.
예시적인 실시예들에서, 제2 하부 배선 패턴(1833)은 외부 연결 패드로 기능하며, 예를 들어 언더 범프 메탈(under bump metal, UBM)일 수 있다. 제2 하부 배선 패턴(1833) 상에는 외부 연결 단자(170)가 배치될 수 있다. 외부 연결 단자(170)는, 예를 들어 솔더 볼 또는 솔더 범프일 수 있다. 외부 연결 단자(170)는 하부 배선 패턴(183), 도전성 포스트(140), 및 배선 패턴(133)을 통해 반도체 칩(110)의 패드(111)에 전기적으로 연결되며, 반도체 패키지(100a)와 외부 장치를 전기적으로 연결하도록 구성될 수 있다. 다만, 예시적인 실시예들에서, 제2 하부 배선 패턴(1833)은 생략될 수도 있으며, 이 경우 외부 연결 단자(170)는 제2 하부 절연 패턴(1813)을 통해 노출된 제1 하부 배선 패턴(1831) 상에 배치될 수 있다.
도 5는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(100b)를 보여주는 단면도이다. 도 5에 도시된 반도체 패키지(100b)는 상부 구조(101a)가 방열 플레이트(190)를 더 포함한다는 점을 제외하고는 도 1에 도시된 반도체 패키지(100)와 대체로 동일한 구성을 가질 수 있다.
도 5를 참조하면, 반도체 패키지(100b)는 상부 구조(101a), 반도체 칩(110)에 전기적으로 연결된 도전성 포스트(140) 및 도전성 포스트(140)를 몰딩하는 제2 몰딩층(150)을 포함하는 하부 구조(105), 및 상부 구조(101a)와 하부 구조(105) 사이에 마련된 재배선 구조체(103)를 포함하며, 상기 상부 구조(101a)는 반도체 칩(110), 반도체 칩(110)을 몰딩하는 제1 몰딩층(120), 및 방열 플레이트(190)를 포함할 수 있다.
제1 몰딩층(120)은 반도체 칩(110)을 몰딩하되, 반도체 칩(110)의 제2 면(119)을 덮지 않을 수 있다. 즉, 제1 몰딩층(120)은 반도체 칩(110)의 측면을 덮으며, 반도체 칩(110)의 제2 면(119)을 노출시키는 노출 몰드(exposed mold) 구조를 가질 수 있다.
방열 플레이트(190)는 반도체 칩(110)의 제2 면(119) 및 제1 몰딩층(120) 상에 마련될 수 있다. 구체적으로 도시되지는 않았으나, 필요에 따라, 방열 플레이트(190)와 반도체 칩(110) 사이 및 방열 플레이트(190)와 제1 몰딩층(120) 사이에는, 방열 플레이트(190)를 반도체 칩(110) 및 제1 몰딩층(120)에 부착시키기 위한 접착층이 개재될 수 있다. 방열 플레이트(190)는 반도체 칩(110)에서 발생된 열을 외부로 방출시키는 역할을 수행할 수 있다.
예를 들어, 방열 플레이트(190)는 열전도율이 높은 물질을 포함할 수 있다. 예를 들어, 방열 플레이트(190)는 구리, 알루미늄과 같은 금속 물질로 이루어질 수 있다.
예시적인 실시예들에서, 방열 플레이트(190)는 반도체 패키지(100b)가 실장되는 회로 기판(200)의 열 팽창 계수와 동일한 수준의 열 팽창 계수를 가질 수 있다. 반도체 칩(110)을 덮는 방열 플레이트(190)가 회로 기판(200)의 열 팽창 계수와 동일한 수준의 열 팽창 계수를 가지도록 형성함으로써, 회로 기판(200)과 반도체 패키지(100b) 간의 열 팽창 계수 차이로 줄이고, 열팽창 스트레스로 인한 휨 현상을 억제하는 역할을 수행할 수 있다.
도 6은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(100c)를 보여주는 단면도이다. 도 6에 도시된 반도체 패키지(100c)는 제2 몰딩층(150a)의 구성을 제외하고는 도 1에 도시된 반도체 패키지(100)와 대체로 동일한 구성을 가질 수 있다.
도 6을 참조하면, 반도체 패키지(100c)는 반도체 칩(110)과 반도체 칩(110)을 몰딩하는 제1 몰딩층(120)을 포함하는 상부 구조(101), 반도체 칩(110)에 전기적으로 연결된 도전성 포스트(140) 및 도전성 포스트(140)를 몰딩하는 제2 몰딩층(150a)을 포함하는 하부 구조(105), 상부 구조(101)와 하부 구조(105) 사이에 마련된 재배선 구조체(103)를 포함할 수 있다.
제2 몰딩층(150a)은 복수의 서브 몰딩층들(151, 153)을 포함할 수 있다. 예를 들어, 제2 몰딩층은 재배선 구조체(103) 상에 차례로 적층된 제1 서브 몰딩층(151) 및 제2 서브 몰딩층(153)을 포함할 수 있다.
예시적인 실시예들에서, 제1 서브 몰딩층(151)과 제2 서브 몰딩층(153)의 열 팽창 계수는 서로 상이할 수 있다. 이때, 제1 서브 몰딩층(151)은 제2 서브 몰딩층(153)보다 제1 몰딩층(120)에 인접하게 배치되며, 제1 서브 몰딩층(151)의 열 팽창 계수는 제1 몰딩층(120)의 제1 열 팽창 계수와 제2 서브 몰딩층(153)의 열 팽창 계수의 사이일 수 있다. 예를 들어, 제1 서브 몰딩층(151)은 약 10 ㎛·m-1·k-1 내지 약 13 ㎛·m-1·k-1 사이의 열 팽창 계수를 가지고, 제2 서브 몰딩층(153)은 약 13 ㎛·m-1·k-1 내지 약 16 ㎛·m-1·k-1 사이의 열 팽창 계수를 가질 수 있다. 이 경우, 제2 몰딩층(150a)의 열 팽창 계수는 제1 몰딩층(120)으로부터 회로 기판(도 2의 200 참조)를 향하는 방향으로 점진적으로 증가되도록 구성되어, 반도체 패키지(100c)와 회로 기판(200) 간의 열 팽창 계수 차이로 인해 발생된 열팽창 스트레스를 보다 효과적으로 완화할 수 있다.
한편, 도 6에서는, 제2 몰딩층(150a)이 2개의 서브 몰딩층들을 포함하는 것으로 도시되었으나, 서브 몰딩층의 개수는 여기에 제한되는 것은 아니다. 예를 들어, 제2 몰딩층(150a)은 3개의 서브 몰딩층들을 포함할 수도 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 반도체 패키지 101: 상부 구조
103: 재배선 구조체 105: 하부 구조
110: 반도체 칩 120: 제1 몰딩층
140: 도전성 포스트 150: 제2 몰딩층

Claims (12)

  1. 회로 기판 상에 실장되는 반도체 패키지로서,
    반도체 칩 및 상기 반도체 칩을 몰딩하는 제1 몰딩층을 포함하는 상부 구조;
    상기 상부 구조 상에 마련되고, 도전성 포스트 및 상기 도전성 포스트를 몰딩하는 제2 몰딩층을 포함하는 하부 구조; 및
    상기 상부 구조와 하부 구조 사이에 마련되고, 상기 반도체 칩의 패드와 상기 도전성 포스트를 전기적으로 연결하는 배선 패턴을 포함하는 재배선 구조체;
    를 포함하고,
    상기 하부 구조의 상기 제2 몰딩층은 수직 방향에 대해 상기 상부 구조의 제1 몰딩층과 상기 회로 기판 사이에 배치되고,
    상기 제2 몰딩층의 열 팽창 계수는 상기 제1 몰딩층의 열 팽창 계수와 상기 회로 기판의 열 팽창 계수 사이인 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 재배선 구조체는 상기 배선 패턴을 덮는 절연 패턴을 포함하고,
    상기 도전성 포스트는 상기 절연 패턴에 포위된 제1 부분 및 상기 제2 몰딩층에 포위된 제2 부분을 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 도전성 포스트의 상기 제1 부분의 폭은 상기 도전성 포스트의 상기 제2 부분의 폭 보다 작은 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 도전성 포스트의 일단에 직접 연결된 외부 연결 단자를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 하부 구조는 상기 제2 몰딩층 상에 마련되고 상기 도전성 포스트를 노출시키는 개구부를 갖는 하부 절연층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 하부 구조 상에 마련된 하부 재배선 구조체를 더 포함하고, 상기 하부 재배선 구조체는 상기 도전성 포스트에 전기적으로 연결된 하부 배선 패턴 및 상기 하부 배선 패턴을 덮는 하부 절연 패턴을 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 상부 구조는 상기 반도체 칩 상에 마련된 방열 플레이트를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 제2 몰딩층은 상기 재배선 구조체 상에 상기 수직 방향으로 차례로 적층된 복수의 서브 몰딩층을 포함하며,
    상기 복수의 서브 몰딩층 각각은 상기 도전성 포스트의 측면에 접하고, 상기 복수의 서브 몰딩층은 서로 다른 열 팽창 계수를 가지는 것을 특징으로 하는 반도체 패키지.
  9. 회로 기판 및 상기 회로 기판 상에 실장된 반도체 패키지를 포함하는 반도체 모듈로서,
    상기 반도체 패키지는,
    반도체 칩;
    상기 반도체 칩을 감싸고, 제1 열 팽창 계수를 가지는 제1 몰딩층;
    상기 반도체 칩에 전기적으로 연결된 배선 패턴을 포함하는 재배선 구조체;
    수직 방향으로 상기 제1 몰딩층과 상기 회로 기판 사이에 마련되고, 상기 회로 기판의 열 팽창 계수와 상기 제1 열 팽창 계수 사이의 제2 열 팽창 계수를 가지는 제2 몰딩층;
    상기 제2 몰딩층을 관통하고, 상기 배선 패턴에 전기적으로 연결된 도전성 포스트; 및
    상기 도전성 포스트와 상기 회로 기판의 기판 패드를 전기적으로 연결하도록 구성된 외부 연결 단자를 포함하는 것을 특징으로 하는 반도체 모듈.
  10. 제 9 항에 있어서,
    상기 재배선 구조체는 상기 제1 몰딩층과 상기 제2 몰딩층 사이에 마련되어 상기 배선 패턴을 덮는 절연 패턴을 포함하고,
    상기 도전성 포스트는 상기 절연 패턴을 관통하여 상기 배선 패턴에 연결된 것을 특징으로 하는 반도체 모듈.
  11. 제 9 항에 있어서,
    상기 제2 몰딩층 상에 마련된 하부 절연층을 더 포함하고,
    상기 외부 연결 단자는 상기 하부 절연층의 개구부를 통해 상기 도전성 포스트에 직접 연결된 것을 특징으로 하는 반도체 모듈.
  12. 제 9 항에 있어서,
    상기 제2 몰딩층은 상기 재배선 구조체 상에 차례로 적층된 제1 서브 몰딩층 및 제2 서브 몰딩층을 포함하고,
    상기 제1 서브 몰딩층 및 상기 제2 서브 몰딩층은 각각 상기 도전성 포스트의 측면에 접하고,
    상기 제1 서브 몰딩층의 열 팽창 계수는 상기 제1 몰딩층의 열 팽창 계수와 상기 제2 서브 몰딩층의 열 팽창 계수 사이인 것을 특징으로 하는 반도체 모듈.
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