TW202114088A - 封裝結構 - Google Patents

封裝結構 Download PDF

Info

Publication number
TW202114088A
TW202114088A TW109132131A TW109132131A TW202114088A TW 202114088 A TW202114088 A TW 202114088A TW 109132131 A TW109132131 A TW 109132131A TW 109132131 A TW109132131 A TW 109132131A TW 202114088 A TW202114088 A TW 202114088A
Authority
TW
Taiwan
Prior art keywords
layer
conductive
semiconductor die
dielectric layer
dielectric
Prior art date
Application number
TW109132131A
Other languages
English (en)
Inventor
林士庭
吳集錫
余振華
盧思維
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202114088A publication Critical patent/TW202114088A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/214—Connecting portions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

一種封裝結構包括多個半導體晶粒、絕緣密封體、重佈線層及多個連接元件。所述絕緣密封體包封所述多個半導體晶粒。所述重佈線層沿堆積方向設置在所述絕緣密封體上並電性連接到所述多個半導體晶粒，其中所述重佈線層包括交替堆疊的多個導電線、多個導通孔及多個介電層，且所述多個導通孔的側向尺寸沿著所述堆積方向增加。所述連接元件設置在所述重佈線層與所述半導體晶粒之間，其中所述連接元件包括與所述半導體晶粒接合的本體部分及與所述重佈線層接合的通孔部分，其中所述通孔部分的側向尺寸沿著所述堆積方向減小。

Description

封裝結構
本揭露的實施例是有關於一種封裝結構及其製作方法。
由於各種電子構件（即，電晶體、二極體、電阻器、電容器等）的積集度不斷提高，半導體行業已經歷了迅速的成長。在很大的程度上，積集度的此種改進是由於最小特徵尺寸（minimum feature size）的一再的減小，這使得更多較小的構件可積集到給定的面積中。這些較小的電子構件也需要所利用的面積比先前封裝件小的較小封裝件。正在開發用於晶圓級封裝的三維整合技術，以滿足對高密度積體封裝件的尺寸減小、高性能內連及異質整合的需求。
本揭露的實施例提供一種封裝結構，包括：多個半導體晶粒；絕緣密封體，包封所述多個半導體晶粒；重佈線層，沿堆積方向設置在所述絕緣密封體上並電性連接到所述多個半導體晶粒，其中所述重佈線層包括交替堆疊的多個導電線、多個導通孔及多個介電層，且所述多個導通孔的側向尺寸沿著所述堆積方向增加；以及多個連接元件，設置在所述重佈線層與所述多個半導體晶粒之間，其中所述多個連接元件包括與所述多個半導體晶粒接合的本體部分及與所述重佈線層接合的通孔部分，其中所述通孔部分的側向尺寸沿著所述堆積方向減小。
以下公開內容提供諸多不同的實施例或實例用以實施所提供主題的不同特徵。下文闡述構件及排列的具體實例以簡化本揭露。當然，這些僅是實例且不旨在進行限制。舉例來說，在以下說明中，第二特徵形成在第一特徵之上或形成在第一特徵上可包括第二特徵與第一特徵形成為直接接觸的實施例，且還可包括額外特徵可形成在第二特徵與第一特徵之間使得第二特徵與第一特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複使用元件符號及/或字母。此種重複使用是出於簡明及清晰的目的，且本質上並不規定所述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可使用例如“在…下方（beneath）”、“在…下面（below）”、“下部（lower）”、“在…上（on）”、“在…之上（over）”、“上覆在…上（overlying）”、“在…上方（above）”、“上部（upper）”等空間相對性用語來闡述如圖中所示一個元件或特徵與另一（些）元件或特徵的關係。空間相對性用語旨在除圖中所繪示的定向之外還囊括裝置在使用或操作中的不同定向。設備可具有其他定向（旋轉90度或處於其他定向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
還可包括其他的特徵及製程。舉例來說，可包括測試結構來輔助對三維（three dimensional，3D）封裝或三維積體電路（three dimensional integrated circuit，3DIC）裝置進行驗證測試。測試結構可包括例如形成在重佈線層中或形成在基底上的測試接墊，所述測試接墊可使用探針及/或探針卡等來對3D封裝或3DIC進行測試。可對中間結構以及最終結構執行驗證測試。另外，本文中所公開的結構及方法可與測試方法結合使用，所述測試方法包括在中間階段驗證出已知良好的晶粒以提高良率且降低成本。
在封裝結構中，當使用具有不同高度或厚度的半導體晶粒時，由於用於補償高度變化的研磨/平坦化製程，可能會出現各種可靠性問題，例如模製化合物（密封體）中的裂紋、重佈線層中的裂紋或重佈線層的塌陷。在本揭露的一些實施例中，使用導電凸塊及柱來補償晶粒高度變化。因此，可減少半導體晶粒的導電柱上的模製及研磨。因此，可進一步減少模製化合物（密封體）中的裂紋及重佈線層中的裂紋。此外，導電凸塊及柱可用於在為異質結合保持低間距的同時獲得大的支距（standoff），因此改善封裝結構的可靠度。
圖1A至圖1I是根據本揭露一些示例性實施例製作封裝結構的方法中的各種階段的示意性剖面圖。參照圖1A，提供第一載體102。在一些實施例中，第一載體102可為玻璃載體或者適合於承載半導體晶圓或用於封裝結構製造方法的重組晶圓的任何載體。在一些實施例中，第一載體102塗布有剝離層104。剝離層104的材料可為適合於將第一載體102與設置在其上的上方層或任何晶圓結合及剝離的任何材料。
在一些實施例中，剝離層104可包括由介電材料製成的介電材料層，所述介電材料包括任何適合的聚合物系介電材料（例如苯並環丁烯（benzocyclobutene，“BCB”）、聚苯並噁唑（polybenzoxazole，“PBO”））。在替代實施例中，剝離層104可包括由環氧系熱釋放材料製成的介電材料層，所述介電材料層在被加熱時會失去其黏著性質，例如光/熱轉換（light-to-heat-conversion，LTHC）釋放塗布膜。在又一替代實施例中，剝離層104可包括由紫外（ultra-violet，UV）膠製成的介電材料層，所述介電材料層在暴露於UV光時會失去其黏著性質。在某些實施例中，剝離層104可作為液體被配製並被固化，或者可為層壓到第一載體102上的層壓膜，或者可為類似物。剝離層104的與接觸第一載體102的底表面相對的頂表面可為平整的且可具有高度的共面性。在某些實施例中，剝離層104例如是具有良好耐化學性的LTHC層，且此種層能夠通過施加雷射照射而在室溫下從第一載體102剝離，然而本揭露並非僅限於此。
在替代實施例中，在剝離層104上可塗布有緩衝層（未示出），其中剝離層104夾置在緩衝層與第一載體102之間，且緩衝層的頂表面可進一步提供高度的共面性。在一些實施例中，緩衝層可為介電材料層。在一些實施例中，緩衝層可為由聚醯亞胺、PBO、BCB或任何其他合適的聚合物系介電材料製成的聚合物層。在一些實施例中，緩衝層可為味之素增層膜（Ajinomoto Buildup Film，ABF）、阻焊膜（Solder Resist film，SR）等。換句話說，緩衝層是可選的，且可基於需求而被省略，因此本揭露並非僅限於此。
在一些實施例中，在剝離層104上或緩衝層（如果存在）上可形成有晶種層106。在一些實施例中，晶種層106是具有高度共面性的平坦晶種層。在某些實施例中，晶種層106可為鈦/銅複合層。然而，本揭露並非僅限於此，且可適當地使用其他類型的晶種層。
參照圖1B，在形成晶種層106之後，在晶種層106之上形成第一導電線CL1。在一些實施例中，第一導電線CL1可由通過電鍍或沉積形成的導電材料（例如鋁、鈦、銅、鎳、鎢及/或其合金）製成，所述導電材料可使用微影及蝕刻製程來進行圖案化。在一些實施例中，第一導電線CL1可為經圖案化的銅層或其他適合的經圖案化金屬層。在本說明通篇中，用語“銅”旨在包括實質上純的元素銅、包含不可避免的雜質的銅以及包含少量元素（例如鉭、銦、錫、鋅、錳、鉻、鈦、鍺、鍶、鉑、鎂、鋁或鋯等）的銅合金。在一些實施例中，形成第一導電線CL1以覆蓋晶種層106的部分，而晶種層106的其他部分被暴露。
參照圖1C，在下一步驟中，形成第一介電層DL1以覆蓋第一導電線CL1。在某些實施例中，第一介電層DL1的材料可為聚醯亞胺、聚苯並噁唑（PBO）、苯並環丁烯（BCB）、氮化物（例如氮化矽）、氧化物（例如氧化矽）、磷矽酸鹽玻璃（phosphosilicate glass，PSG）、硼矽酸鹽玻璃（borosilicate glass，BSG）、硼摻雜磷矽酸鹽玻璃（boron-doped phosphosilicate glass，BPSG）、其組合等，這些材料可使用微影及/或蝕刻製程來進行圖案化。在一些實施例中，可通過適合的製作技術（例如旋轉塗布、化學氣相沉積（chemical vapor deposition，CVD）、電漿增強化學氣相沉積（plasma-enhanced chemical vapor deposition，PECVD）等）形成第一介電層DL1的材料。本揭露並非僅限於此。
如圖1C所示，第一介電層DL1被圖案化成具有將第一導電線CL1的表面暴露出的多個開口。在一些實施例中，連接晶種層108形成在所述多個開口內，並電性連接到第一導電線CL1。連接晶種層108可類似於用於晶種層106的材料。隨後，在第一介電層DL1上及所述多個開口中形成多個連接元件110。在某些實施例中，連接元件110形成在連接晶種層108上並與其實體接觸。此外，連接元件110可通過連接晶種層108電性連接到第一導電線CL1。
如圖1C進一步所示，在一些實施例中，多個連接元件110包括本體部分110A及通孔部分110B。在一些實施例中，通孔部分110B通過連接晶種層108與第一導電線CL1接合。在某些實施例中，通孔部分110B位於本體部分110A與連接晶種層108之間。此外，在一些實施例中，通孔部分110B的側向尺寸LD1沿著封裝結構的第一方向D1減小。
參照圖1D，在形成連接元件110之後，將第一半導體晶粒112A及第二半導體晶粒112B設置在多個連接元件110上。例如，通過覆晶接合（flip-chip bonding）將第一半導體晶粒112A及第二半導體晶粒112B設置在連接元件110的本體部分110A上。在某些實施例中，第一半導體晶粒112A及第二半導體晶粒112B通過多個導電凸塊114電性連接到連接元件110。例如，導電凸塊114是焊料凸塊、無鉛焊料凸塊、微凸塊等。雖然本文中僅示出兩個半導體晶粒（112A及112B），然而應注意，結合到連接元件110上的半導體晶粒的數目並非僅限於此，且此可基於要求進行調整。在所示實施例中，第一半導體晶粒112A的高度可不同於第二半導體晶粒112B的高度。例如，第一半導體晶粒112A的高度大於第二半導體晶粒112B的高度。
在一些實施例中，第一半導體晶粒112A及第二半導體晶粒112B中的每一者包括半導體基底（第一半導體基底112A-1/第二半導體基底112B-1）、多個導電接墊（第一導電接墊112A-2/第二導電接墊112B-2）、鈍化層（第一鈍化層112A-3/第二鈍化層112B-3）及多個導電柱（第一導電柱112A-4/第二導電柱112B-4）。
如圖1D所示，所述多個導電接墊（112A-2/112B-2）設置在半導體基底（112A-1/112B-1）上。鈍化層（112A-3/112B-3）形成在半導體基底（112A-1/112B-1）之上，且具有部分地暴露出半導體基底（112A-1/112B-1）上的導電接墊（112A-2/112B-2）的開口。半導體基底（112A-1/112B-1）可為塊狀矽基底或絕緣層覆矽（silicon-on-insulator，SOI）基底，且還包括形成在其中的主動元件（例如，電晶體等）及可選的被動元件（例如，電阻器、電容器、電感器等）。導電接墊（112A-2/112B-2）可為鋁接墊、銅接墊或其他合適的金屬接墊。鈍化層（112A-3/112B-3）可為氧化矽層、氮化矽層、氮氧化矽層或者由任何合適的介電材料形成的介電層。此外，在一些實施例中，在鈍化層（112A-3/112B-3）之上視需要形成有後鈍化層（未示出）。後鈍化層覆蓋鈍化層（112A-3/112B-3），並具有多個接觸開口。導電接墊（112A-2/112B-2）由後鈍化層的接觸開口部分地暴露出。後鈍化層可為苯並環丁烯（BCB）層、聚醯亞胺層、聚苯並噁唑（PBO）層或由其他合適的聚合物形成的介電層。在一些實施例中，導電柱（112A-4/112B-4）通過鍍覆形成在導電接墊（112A-2/112B-2）上。在一些實施例中，第一半導體晶粒112A及第二半導體晶粒112B的第一導電柱112A-4及第二導電柱112B-4通過導電凸塊114電性連接到連接元件110。換句話說，第一導電柱112A-4及第二導電柱112B-4可實體接合到導電凸塊114以進行電性連接。
在一些實施例中，第一半導體晶粒112A及第二半導體晶粒112B可選自特定應用積體電路（application-specific integrated circuit，ASIC）晶片、類比晶片（例如，無線及射頻晶片）、數位晶片（例如，基帶晶片）、積體被動裝置（integrated passive device，IPD）、電壓調節器晶片、感測器晶片、記憶體晶片等。本揭露並非僅限於此。在一些實施例中，第一半導體晶粒112A及第二半導體晶粒112B是不同類型的半導體晶粒。在某些實施例中，第一半導體晶粒112A及第二半導體晶粒112B可為相同類型的半導體晶粒。
此外，在所示實施例中，在將第一半導體晶粒112A及第二半導體晶粒112B設置到連接元件110上之後，在第一介電層DL1上形成底部填充結構116，以覆蓋連接元件110的本體部分110A且部分地覆蓋第一半導體晶粒112A及第二半導體晶粒112B。在一些實施例中，底部填充結構116環繞第一半導體晶粒112A及第二半導體晶粒112B的導電柱（112A-4/112B-4），且進一步環繞導電凸塊114。在某些實施例中，底部填充結構116填滿相鄰的連接元件110之間的空間，並填滿相鄰的導電柱（112A-4/112B-4）之間的空間。在一些實施例中，底部填充結構116覆蓋第一半導體晶粒112A及第二半導體晶粒112B的側壁，而第一半導體晶粒112A及第二半導體晶粒112B的背側表面112A-BS及112B-BS被展露出。在某些實施例中，底部填充結構116的寬度沿著第一方向D1增加。
參照圖1E，在下一步驟中，在第一介電層DL1上形成絕緣材料118，以包封第一半導體晶粒112A、第二半導體晶粒112B並環繞多個連接元件110。在一些實施例中，絕緣材料118還環繞底部填充結構116。在一些實施例中，絕緣材料118是通過例如壓縮模製製程而形成，從而填滿第一半導體晶粒112A與第二半導體晶粒112B之間的間隙。在某些實施例中，絕緣材料118也填滿底部填充結構116中的間隙。在此階段處，第一半導體晶粒112A及第二半導體晶粒112B由絕緣材料118包封並很好地保護。換句話說，第一半導體晶粒112A及第二半導體晶粒112B未被展露出。
在一些實施例中，絕緣材料118包括聚合物（例如環氧樹脂、酚醛樹脂、含矽樹脂或其他合適的樹脂）、具有低介電常數（Dk）及低損耗正切（loss tangent，Df）性質的介電材料或其他合適的材料。在替代實施例中，絕緣材料118可包括可接受的絕緣密封材料。在一些實施例中，絕緣材料118可還包括可被添加到其中以使絕緣材料118的熱膨脹係數（coefficient of thermal expansion，CTE）優化的無機填料或無機化合物（例如二氧化矽、黏土等）。本揭露並非僅限於此。
參照圖1F，可部分地移除絕緣材料118，以暴露出第一半導體晶粒112A及第二半導體晶粒112B。在一些實施例中，通過平坦化步驟對絕緣材料118進行研磨或拋光。例如，通過機械研磨製程及/或化學機械拋光（chemical mechanical polishing，CMP）製程執行平坦化步驟，直到第一半導體晶粒112A的背側表面112A-BS及第二半導體晶粒112B的背側表面112B-BS展露出為止。在一些替代實施例中，不執行平坦化步驟，且絕緣材料118保護第一半導體晶粒112A及第二半導體晶粒112B的背側表面112A-BS及112B-BS。
在所示實施例中，是拋光絕緣材料118以形成絕緣密封體118’。在某些實施例中，絕緣密封體118’的表面118’-Sx、第一半導體晶粒112A的背側表面112A-BS及第二半導體晶粒112B的背側表面112B-BS共面且彼此齊平。在一些實施例中，在機械研磨或化學機械拋光（CMP）步驟之後，可視需要執行清潔步驟。例如，執行清潔步驟以清潔及移除從平坦化步驟產生的殘留物。然而，本揭露並非僅限於此，且平坦化步驟可通過任何其他合適的方法來執行。
參照圖1G，在下一步驟中，將第一載體102剝離，並與晶種層106分離。在一些實施例中，剝離製程包括將例如雷射或UV光等的光投射在剝離層104（例如，LTHC釋放層）上，使得第一載體102可容易地與剝離層104一起被移除。在一些實施例中，在剝離步驟期間，將圖1F所示的結構翻轉並轉移到上面塗布有剝離層103的第二載體101上。在某些實施例中，在剝離製程之後，第一半導體晶粒112A、第二半導體晶粒112B及絕緣密封體118’設置在剝離層103上並位於第二載體101之上。
在一些實施例中，在將第一載體102上的構件轉移到第二載體101之後，可執行平坦化製程以移除晶種層106。例如，通過機械研磨製程及/或化學機械拋光（CMP）製程來執行平坦化製程，直到第一導電線CL1展露出為止。在某些實施例中，晶種層106（或平坦晶種層）通過平坦化製程被完全移除。在一些實施例中，在平坦化製程之後，第一導電線CL1的頂表面CL1-TS與第一介電層DL1的頂表面DL1-TS共面，而第一導電線CL1的底表面與連接元件110的通孔部分110B接合（通過連接晶種層108），並與第一介電層DL1接觸。
參照圖1H，在下一步驟中，形成沿第一方向D1（或堆積方向）交替地堆疊在第一導電線CL1及第一介電層DL1之上的多個導電線（CL2、CL3）、多個導通孔（V1、V2）、多個非平坦晶種層（121A、121B）及多個介電層（DL2、DL3、DL4）。例如，在所示實施例中，在第一介電層DL1之上形成第二介電層DL2，其中第二介電層DL2被圖案化成具有將第一導電線CL1的表面展露出的多個開口。隨後，在開口內及第二介電層DL2之上形成非平坦晶種層121A，其中非平坦晶種層121A接觸第一導電線CL1。此後，第一導通孔V1及第二導電線CL2形成在非平坦晶種層121A上並通過非平坦晶種層121A電性連接到第一導電線CL1。
以類似的方式，沿第一方向D1（堆積方向）依序形成並堆疊第三介電層DL3、非平坦晶種層121B、第二導通孔V2、第三導電線CL3及第四介電層DL4，以構成重佈線層120。如圖1H所示，連接元件110的通孔部分110B由重佈線層120的介電層DLx的最底部介電層（DL1）環繞。在一些實施例中，通孔部分110B的側向尺寸LD1沿著第一方向D1（堆積方向）減小，而導通孔Vx的側向尺寸LD2沿著第一方向D1（堆積方向）增大。在某些實施例中，側向尺寸LD1及側向尺寸LD2是指沿與第一方向D1（堆積方向）垂直的方向測量的通孔部分110B的寬度及導通孔Vx的寬度。例如，通孔部分110B在連接到本體部分110A的一側上的側向尺寸LD1（或寬度）大於通孔部分110B在連接到第一導電線CL1的一側上的側向尺寸LD1（或寬度）。
在示例性實施例中，第一介電層DL1、第二介電層DL2、第三介電層DL3及第四介電層DL4構成重佈線層120的介電層DLx。此外，第一導電線CL1、第二導電線CL2及第三導電線CL3構成重佈線層120的導電線CLx。另外，第一導通孔V1及第二導通孔V2構成重佈線層120的導通孔Vx。用於第二介電層DL2、第三介電層DL3及第四介電層DL4的材料類似於用於第一介電層DL1的材料。此外，用於第二導電線CL2、第三導電線CL3、第一導通孔V1及第二導通孔V2的材料可類似於用於第一導電線CL1的材料。在示例性實施例中，第一介電層DL1具有第一高度H1，第二介電層DL2具有第二高度H2，第三介電層DL3具有第三高度H3，且第四介電層DL4具有第四高度H4，其中H1＞H2=H3=H4。換句話說，第一介電層DL1可具有大於其餘介電層DLx的高度（或厚度）。
在示例性實施例中，雖然本文中僅示出四個介電層DLx及三層導電線CLx，然而本揭露並非僅限於此。在替代實施例中，可基於設計要求來調整所形成的介電層DLx及導電線CLx的層的數目。類似地，可基於存在的導電線CLx的數目來調整所使用的導通孔Vx的數目。
在形成重佈線層120之後，可在最頂層的導電線CLx（第三導電線CL3）的暴露出的頂表面上設置多個導電接墊122，以用於與導電球電性連接。在某些實施例中，導電接墊122例如是用於導電球安裝的球下金屬（under-ball metallurgy，UBM）圖案。如圖1H所示，導電接墊122形成在重佈線層120上並電性連接到重佈線層120。在一些實施例中，導電接墊122的材料可包括銅、鎳、鈦、鎢或其合金等，且可例如通過電鍍製程形成。導電接墊122的數目在本揭露中不受限制，且可基於設計佈局來選擇。在一些替代實施例中，可省略導電接墊122。換句話說，在後續步驟中形成的導電球124可直接設置在重佈線層120上。
在形成導電接墊122之後，將多個導電球124設置在導電接墊122上及重佈線層120之上。在一些實施例中，可通過植球製程（ball placement process）或回焊製程（reflow process）將導電球124設置在導電接墊122上。在一些實施例中，導電球124例如是焊球或球柵陣列（ball grid array，BGA）球。在一些實施例中，導電球124例如是受控塌陷晶片連接（controlled collapse chip connection，C4）凸塊或微凸塊。本揭露並非僅限於此。在一些實施例中，導電球124通過導電接墊122連接到重佈線層120。在某些實施例中，導電球124中的一些可通過重佈線層120電性連接到第一半導體晶粒112A，而導電球124中的一些可通過重佈線層120電性連接到第二半導體晶粒112B。此外，在示例性實施例中，導電球124的數目並非僅限於本揭露，且可基於導電接墊122的數目來指定及選擇。
參照圖1I，在形成重佈線層120並在其上放置導電球124之後，可剝離第二載體101（以類似於第一載體102的方式）。在一些實施例中，進一步移除剝離層103，且可執行切割製程（dicing process）以切穿重佈線層120及絕緣密封體118’，從而將多個封裝結構PK1彼此分離。至此，可完成根據本揭露一些示例性實施例的封裝結構PK1。
圖2A至圖2F是根據本揭露一些其他示例性實施例製作封裝結構的方法中的各種階段的示意性剖面圖。圖2A至圖2F所示的實施例類似於圖1A至圖1I所示的實施例，因此相同的元件符號用於表示相同或類似的元件，且本文中將省略或簡化其詳細說明及形成步驟。
參照圖2A，在一些實施例中，在晶種層106之上形成第一導電線CL1之後，可基於第一導電線CL1的輪廓來蝕刻或圖案化晶種層106。換句話說，第一導電線CL1的側壁與晶種層106的側壁對齊。參照圖2B，在圖案化第一導電線CL1及晶種層106之後，可形成第一介電層DL1以覆蓋第一導電線CL1及晶種層106。例如，第一導電線CL1及晶種層106嵌入在第一介電層DL1中。在一些實施例中，連接晶種層108形成在第一介電層DL1的開口內，並電性連接到第一導電線CL1。隨後，具有本體部分110A及通孔部分110B的連接元件110形成在連接晶種層108上並與連接晶種層108實體接觸。
參照圖2C，將第一半導體晶粒112A及第二半導體晶粒112B設置在多個連接元件110上。例如，通過覆晶接合將第一半導體晶粒112A及第二半導體晶粒112B設置在連接元件110的本體部分110A上。第一半導體晶粒112A及第二半導體晶粒112B類似於圖1D中所述的第一半導體晶粒112A及第二半導體晶粒112B，因此本文中將省略其詳細說明。在一些實施例中，在將第一半導體晶粒112A及第二半導體晶粒112B設置到連接元件110上之後，在第一介電層DL1上形成底部填充結構116，以覆蓋連接元件110的本體部分110A且部分地覆蓋第一半導體晶粒112A及第二半導體晶粒112B。在某些實施例中，然後形成絕緣密封體118’，以包封第一半導體晶粒112A、第二半導體晶粒112B及底部填充結構116。在一些實施例中，絕緣密封體118’的表面118’-Sx、第一半導體晶粒112A的背側表面112A-BS及第二半導體晶粒112B的背側表面112B-BS共面且彼此齊平。
參照圖2D，在下一步驟中，將第一載體102剝離並與晶種層106分離。在一些實施例中，剝離製程包括將例如雷射或UV光等的光投射在剝離層104（例如，LTHC釋放層）上，使得第一載體102可容易地與剝離層104一起被移除。在一些實施例中，在將第一載體102上的構件轉移到第二載體101之後，晶種層106（平坦晶種層）在第一介電層DL1的頂表面DL1-TS上暴露出。在一些實施例中，晶種層106嵌入在第一介電層DL1中，並設置在第一導電線CL1的頂表面CL1-TS上。在某些實施例中，晶種層106（平坦晶種層）的頂表面106-TS與第一介電層DL1的頂表面DL1-TS共面。
參照圖2E，類似於圖1H中所述的用於形成重佈線層120的步驟，形成沿第一方向D1（或堆積方向）交替地堆疊在晶種層106（平坦晶種層）上、第一導電線CL1上及第一介電層DL1之上的多個導電線（CL2、CL3）、多個導通孔（V1、V2）、多個非平坦晶種層（121A、121B）及多個介電層（DL2、DL3、DL4）。在某些實施例中，第二介電層DL2設置在晶種層106及第一介電層DL1上並與晶種層106及第一介電層DL1接觸。在一些實施例中，非平坦晶種層121A設置在第二介電層DL2上，並通過第二介電層DL2的開口與晶種層106（平坦晶種層）接觸。在某些實施例中，第一導通孔V1由第二介電層DL2及非平坦晶種層121A環繞，且通過晶種層106電性連接到第一導電線CL1。在形成重佈線層120之後，多個導電接墊122及多個導電球124設置在重佈線層120上，並電性連接到重佈線層120。
參照圖2F，在形成重佈線層120並在其上放置導電球124之後，可剝離第二載體101（以類似於第一載體102的方式）。在一些實施例中，進一步移除剝離層103，且可執行切割製程以切穿重佈線層120及絕緣密封體118’，從而將多個封裝結構PK2彼此分離。至此，可完成根據本揭露一些示例性實施例的封裝結構PK2。
圖3是根據本揭露一些示例性實施例的封裝結構的示意性剖面圖。圖3中所示的封裝結構PK3類似於圖1I中所示的封裝結構PK1，因此相同的元件符號用於表示相同或類似的元件，且本文中將省略其詳細說明。實施例之間的差異在於封裝結構PK3的半導體晶粒的導電柱的設計。
如圖3所示，第一半導體晶粒112A的第一導電柱112A-4的高度PH1不同於第二半導體晶粒112B的第二導電柱112B-4的高度PH2。例如，在一些實施例中，第一導電柱112A-4的高度PH1大於第二導電柱112B-4的高度PH2。然而，第一半導體晶粒112A的總高度實質上等於第二半導體晶粒112B的總高度。類似於上述實施例，由於半導體晶粒（112A、112B）結合到絕緣密封體118’的前側處的多個連接元件110上，且在絕緣密封體118’及半導體晶粒（112A、112B）的背側上執行研磨或平坦化製程，因此可減少絕緣密封體118’中的裂紋及重佈線層120中的裂紋。
圖4是根據本揭露一些其他示例性實施例的封裝結構的示意性剖面圖。圖4中所示的封裝結構PK4類似於圖3中所示的封裝結構PK3，因此相同的元件符號用於表示相同或類似的元件，且本文中將省略其詳細說明。實施例之間的差異在於，在封裝結構PK4中還設置有保護層。
如圖4所示，第一半導體晶粒112A可包括環繞第一導電柱112A-4的保護層112A-5。在一些實施例中，保護層112A-5形成在鈍化層112A-3上或後鈍化層上，並覆蓋第一導電柱112A-4的側壁。以類似的方式，第二半導體晶粒112B可包括環繞第二導電柱112B-4的保護層112B-5。在一些實施例中，保護層112B-5形成在鈍化層112B-3上或後鈍化層上，並覆蓋第二導電柱112B-4的側壁。儘管第一半導體晶粒112A及第二半導體晶粒112B均在圖4中示出為包括保護層（112A-5及112B-5），然而，本揭露並非僅限於此。在替代實施例中，第一半導體晶粒112A或第二半導體晶粒112B中的僅一者包括保護層（112A-5或112B-5）。類似於上述實施例，由於半導體晶粒（112A、112B）結合到位於絕緣密封體118’的前側處的多個連接元件110上，且在絕緣密封體118’及半導體晶粒（112A、112B）的背側上執行研磨或平坦化製程，因此可減少絕緣密封體118’中的裂紋及重佈線層120中的裂紋。
圖5是根據本揭露一些其他示例性實施例的封裝結構的示意性剖面圖。圖5中所示的封裝結構PK5類似於圖1I中所示的封裝結構PK1，因此相同的元件符號用於表示相同或類似的元件，且本文中將省略其詳細說明。實施例之間的差異在於，在封裝結構PK5中還設置有貫穿絕緣層孔。
如圖5所示，在一些實施例中，封裝結構PK5還包括環繞第一半導體晶粒112A及第二半導體晶粒112B的貫穿絕緣層孔130。在一些實施例中，貫穿絕緣層孔130可包括由絕緣密封體118’環繞的本體部分130A及由第一介電層DL1環繞的通孔部分130B。
在一個實施例中，貫穿絕緣層孔130的形成包括形成具有開口的罩幕圖案（未示出），然後通過電鍍或沉積形成填滿開口的金屬材料（未示出），且移除罩幕圖案以在第一介電層DL1上形成貫穿絕緣層孔130。在某些實施例中，貫穿絕緣層孔130填充到將重佈線層120的第一導電線CL1展露出的通孔開口中，使得貫穿絕緣層孔130可電性連接到重佈線層120。在一個實施例中，貫穿絕緣層孔130的材料可包括金屬材料，例如銅或銅合金等。然而，本揭露並非僅限於此。
在替代實施例中，可通過以下步驟來形成貫穿絕緣層孔130：在第一介電層DL1上形成晶種層（與連接晶種層108的形成一起）；形成具有將晶種層的部分暴露出的開口的罩幕圖案；通過鍍覆在晶種層的暴露出的部分上形成金屬材料以形成貫穿絕緣層孔130；移除罩幕圖案；然後移除晶種層的由貫穿絕緣層孔130暴露出的部分。例如，晶種層可為鈦/銅複合層。為了簡化，在圖5中僅示出兩個貫穿絕緣層孔130。然而，應注意，貫穿絕緣層孔130的數目並非僅限於此，且可基於要求來選擇。
如圖5中進一步所示，在一些實施例中，在絕緣密封體118’的與重佈線層120所在之處相對的背側表面上設置有介電層132。在某些實施例中，介電層132具有將貫穿絕緣層孔130的本體部分130A展露出的開口，而導電端子134進一步設置在介電層132的開口中並連接到貫穿絕緣層孔130。至此，完成了具有雙側端子的封裝結構PK5。
圖6A至圖6F是根據本揭露一些其他示例性實施例製作封裝結構的方法中的各種階段的示意性剖面圖。圖6A至圖6F中所示的實施例類似於圖1A至圖1I中所示的實施例，因此相同的元件符號用於表示相同或類似的元件，且本文中將省略或簡化其詳細說明。
參照圖6A，提供上面塗布有剝離層104的第一載體102。在一些實施例中，拾取第一半導體晶粒112A及第二半導體晶粒112B並放置在剝離層104上。在某些實施例中，第一半導體晶粒112A及第二半導體晶粒112B通過晶粒貼合膜（未示出）貼合到剝離層104。第一半導體晶粒112A及第二半導體晶粒112B類似於圖1D中所述的第一半導體晶粒112A及第二半導體晶粒112B。然而，在示例性實施例中，第一半導體晶粒112A還包括覆蓋第一導電柱112A-4的保護層112A-5，而第二半導體晶粒112B不含任何保護層，且包括位於第二導電柱112B-4中的每一者上的導電凸塊114。在一些實施例中，第二半導體晶粒112B的總高度小於第一半導體晶粒112A的總高度。
參照圖6B，在下一步驟中，提供位於支撐結構202上的多個連接柱204。在一些實施例中，連接柱204通過導電凸塊114與第二半導體晶粒112B的第二導電柱112B-4接合並電性連接。在示例性實施例中，連接柱204的材料可類似於第二導電柱112B-4的材料。此外，支撐結構202可為矽支撐件，然而本揭露並非僅限於此。在一些其他實施例中，支撐結構202可為用於固持連接柱204的任何類型的支撐結構，其可在後續步驟中被犧牲性地移除。
參照圖6C，在剝離層104上形成底部填充結構116，以覆蓋第二導電柱112B-4、連接柱204及導電凸塊114。在一些實施例中，底部填充結構116填充在第一半導體晶粒112A與第二半導體晶粒112B之間的空間中，以將第一半導體晶粒112A與第二半導體晶粒112B分隔開。在某些實施例中，底部填充結構116還部分地覆蓋支撐結構202。在形成底部填充結構116之後，在剝離層104上形成絕緣材料118，以包封第一半導體晶粒112A、第二半導體晶粒112B並環繞多個連接柱204。
參照圖6D，可部分地移除絕緣材料118，以暴露出連接柱204及第一半導體晶粒112A。在一些實施例中，通過平坦化步驟對絕緣材料118進行研磨或拋光。例如，通過機械研磨製程及/或化學機械拋光（CMP）製程來執行平坦化步驟，直到連接柱204的頂表面204-TS及第一導電柱112A-4的頂表面112A-TS展露出為止。在一些實施例中，支撐結構202在平坦化步驟期間被完全移除。在一些實施例中，連接柱204及第一導電柱112A-4也可被研磨/拋光。
如圖6D所示，拋光絕緣材料118以形成絕緣密封體118’。在某些實施例中，絕緣密封體118’的頂表面118-TS、底部填充結構116的頂表面116-TS、連接柱204的頂表面204-TS及第一導電柱112A-4的頂表面112A-TS共面且彼此齊平。在一些實施例中，在機械研磨或化學機械拋光（CMP）步驟之後，可視需要執行清潔步驟。例如，執行清潔步驟以清潔及移除從平坦化步驟產生的殘留物。然而，本揭露並非僅限於此，且可通過任何其他合適的方法來執行平坦化步驟。
參照圖6E，在形成絕緣密封體118’之後，在絕緣密封體118’之上形成重佈線層120，且重佈線層120電性連接到第一半導體晶粒112A及第二半導體晶粒112B。在一些實施例中，重佈線層120的形成包括形成交替地堆疊在絕緣密封體118’之上的多個導電線CLx（包括CL1、CL2及CL3）、多個導通孔Vx（包括V1、V2及V3）、多個非平坦晶種層（包括121A、121B及121C）及多個介電層DLx（包括DL1、DL2、DL3及DL4）。在一些實施例中，第一導通孔V1通過非平坦晶種層121A電性連接到連接柱204及第一導電柱112A-4。
在形成重佈線層120之後，可在最頂層的導電線CLx（第三導電線CL3）的暴露出的頂表面上設置多個導電接墊122，以用於與導電球電性連接。在某些實施例中，導電接墊122例如是用於導電球安裝的球下金屬（UBM）圖案。如圖6E所示，導電接墊122形成在重佈線層120上並電性連接到重佈線層120。導電接墊122的數目在本揭露中不受限制，且可基於設計佈局來選擇。此後，將多個導電球124設置在導電接墊122上及重佈線層120之上。在一些實施例中，可通過植球製程或回焊製程將導電球124設置在導電接墊122上。在一些實施例中，導電球124例如是焊球或球柵陣列（BGA）球。在一些實施例中，導電球124例如是受控塌陷晶片連接（C4）凸塊或微凸塊。本揭露並非僅限於此。
參照圖6F，在形成重佈線層120並在其上放置導電球124之後，可剝離第一載體102。在一些實施例中，進一步移除剝離層104，且可執行切割製程以切穿重佈線層120及絕緣密封體118’，從而將多個封裝結構PK6彼此分離。至此，可完成根據本揭露一些其他示例性實施例的封裝結構PK6。
圖7A至圖7H是根據本揭露一些其他示例性實施例製作封裝結構的方法中的各種階段的示意性剖面圖。圖7A至圖7H所示的實施例類似於圖6A至圖6F所示的實施例，因此相同的元件符號用於表示相同或類似的元件，且本文中將省略或簡化其詳細說明。
參照圖7A至圖7C來闡述提供上面設置有連接柱204的半導體晶粒的步驟。參照圖7A，在一些實施例中，提供上面塗布有剝離層DB的載體CR1。載體CR1及剝離層DB可類似於上述實施例中所述的第一載體102及剝離層104。在一些實施例中，形成多個連接柱204在剝離層DB上及載體CR1之上。
參照圖7B，在形成連接柱204之後，通過覆晶接合將半導體晶粒112C及112D設置在連接柱204上。半導體晶粒112C及112D類似於上述實施例中所述的第一半導體晶粒112A或第二半導體晶粒112B，且本文中將省略其詳細說明。簡單地說，半導體晶粒112C及112D中的每一者包括半導體基底（112C-1/112D-1）、多個導電接墊（112C-2/112D-2）、鈍化層（112C-3/112D-3）及多個導電柱（112C-4/112D-4）。在一些實施例中，半導體晶粒112C及112D的導電柱（112C-4/112D-4）通過導電凸塊114結合到連接柱204。
參照圖7C，將圖1B中所示的結構倒置，並貼合到由框架302支撐的條帶301（例如，切割條帶）。如圖7C所示，載體CR1被剝離並與半導體晶粒112C及112D分離。在一些實施例中，剝離製程包括將例如雷射或UV光等的光投射在剝離層DB（例如，LTHC釋放層）上，使得載體CR1可容易地與剝離層DB一起被移除。在剝離步驟期間，條帶301用於在剝離載體CR1及剝離層DB之前固定半導體晶粒112C及112D。在剝離製程之後，製作了上面設置有連接柱204的半導體晶粒112C及112D。
參照圖7D，將第一半導體晶粒112A及在圖7C中製作的半導體晶粒112C設置在剝離層104上及載體102之上。在示例性實施例中，第一半導體晶粒112A還包括覆蓋第一導電柱112A-4的保護層112A-5，而半導體晶粒112C還包括導電凸塊114及位於導電凸塊114上的連接柱204。參照圖7E，在後續步驟中，在剝離層104上形成底部填充結構116，以覆蓋導電柱112C-4、連接柱204及導電凸塊114。在一些實施例中，底部填充結構116填充在第一半導體晶粒112A與半導體晶粒112C之間的空間中，以將第一半導體晶粒112A與半導體晶粒112C分隔開。在形成底部填充結構116之後，在剝離層104上形成絕緣材料118，以包封第一半導體晶粒112A、半導體晶粒112C並環繞多個連接柱204。
參照圖7F，可部分地移除絕緣材料118，以暴露出連接柱204及第一半導體晶粒112A。在一些實施例中，通過平坦化步驟對絕緣材料118進行研磨或拋光。例如，通過機械研磨製程及/或化學機械拋光（CMP）製程來執行平坦化步驟，直到連接柱204的頂表面204-TS及第一導電柱112A-4的頂表面112A-TS展露出為止。在一些實施例中，拋光絕緣材料118以形成絕緣密封體118’。在某些實施例中，絕緣密封體118’的頂表面118-TS、底部填充結構116的頂表面116-TS、連接柱204的頂表面204-TS及第一導電柱112A-4的頂表面112A-TS共面且彼此齊平。
參照圖7G，在形成絕緣密封體118’之後，以與圖6E中所述的方式相同的方式在絕緣密封體118’之上形成重佈線層120。在一些實施例中，重佈線層120電性連接到第一半導體晶粒112A及半導體晶粒112C。在某些實施例中，重佈線層120通過連接柱204電性連接到半導體晶粒112C。在形成重佈線層120之後，多個導電接墊122可設置在重佈線層120上並電性連接到重佈線層120。此後，將多個導電球124設置在導電接墊122上及重佈線層120之上。在一些實施例中，可通過植球製程或回焊製程將導電球124設置在導電接墊122上。在某些實施例中，導電球124電性連接到第一半導體晶粒112A及/或半導體晶粒112C。
參照圖7H，在形成重佈線層120並在其上放置導電球124之後，可剝離第一載體102。在一些實施例中，進一步移除剝離層104，且可執行切割製程以切穿重佈線層120及絕緣密封體118’，從而將多個封裝結構PK7彼此分離。至此，可完成根據本揭露一些其他示例性實施例的封裝結構PK7。
圖8是根據本揭露一些其他示例性實施例的封裝結構的示意性剖面圖。圖8中所示的封裝結構PK8類似於圖7H中所示的封裝結構PK7，因此相同的元件符號用於表示相同或類似的元件，且本文中將省略其詳細說明。實施例之間的差異在於，在封裝結構PK8中還設置有貫穿絕緣層孔。
如圖8所示，在一些實施例中，封裝結構PK8還包括環繞第一半導體晶粒112A及半導體晶粒112C的貫穿絕緣層孔130。在一些實施例中，貫穿絕緣層孔130嵌入在絕緣密封體118’中，並電性連接到重佈線層120。在一個實施例中，貫穿絕緣層孔130的材料可包括金屬材料，例如銅或銅合金等。然而，本揭露並非僅限於此。
此外，在一些實施例中，在絕緣密封體118’的與重佈線層120所在之處相對的背側表面上設置有介電層132。在某些實施例中，介電層132具有展露出貫穿絕緣層孔130的開口，而導電端子134進一步設置在介電層132的開口中並連接到貫穿絕緣層孔130。至此，完成了具有雙側端子的封裝結構PK8。
在上述實施例中，由於半導體晶粒結合到位於絕緣密封體的前側處的多個連接元件上，且在絕緣密封體及半導體晶粒的背側上執行研磨或平坦化製程，因此可進一步減少絕緣密封體118’中的裂紋及重佈線層120中的裂紋。另外，由於使用多個連接柱來補償晶粒高度變化，因此可減少半導體晶粒的導電柱上的模製及研磨。因此，可進一步減少模製化合物（密封體）中的裂紋及重佈線層中的裂紋。綜上所述，可在封裝結構中有效地整合具有厚度變化的半導體晶粒，且可製作具有更佳可靠性的封裝結構。
根據本揭露的一些實施例，一種封裝結構包括多個半導體晶粒、絕緣密封體、重佈線層及多個連接元件。所述絕緣密封體包封所述多個半導體晶粒。所述重佈線層沿堆積方向設置在所述絕緣密封體上並電性連接到所述多個半導體晶粒，其中所述重佈線層包括交替堆疊的多個導電線、多個導通孔及多個介電層，且所述多個導通孔的側向尺寸沿著所述堆積方向增加。所述連接元件設置在所述重佈線層與所述半導體晶粒之間，其中所述連接元件包括與所述半導體晶粒接合的本體部分及與所述重佈線層接合的通孔部分，其中所述通孔部分的側向尺寸沿著所述堆積方向減小。
在一些實施例中，所述多個連接元件的所述本體部分由所述絕緣密封體環繞，且所述多個連接元件的所述通孔部分由所述多個介電層中的最底部介電層環繞。在一些實施例中，所述重佈線層包括：所述多個介電層中的第一介電層，環繞所述多個連接元件的所述通孔部分；以及所述多個導電線中的第一導電線，嵌入在所述第一介電層中，其中所述第一導電線具有頂表面及與所述頂表面相對的底表面，所述底表面與所述多個連接元件的所述通孔部分接合並與所述第一介電層接觸，且所述頂表面與所述第一介電層的表面共面。在一些實施例中，所述重佈線層還包括：所述多個介電層中的第一介電層，環繞所述多個連接元件的所述通孔部分；以及所述多個導電線中的第一導電線，嵌入在所述第一介電層中，其中所述第一導電線具有頂表面及與所述頂表面相對的底表面，所述底表面與所述多個連接元件的所述通孔部分接合並與所述第一介電層接觸；平坦晶種層，嵌入在所述第一介電層中並設置在所述第一導電線的所述頂表面上，其中所述平坦晶種層的表面與所述第一介電層的表面共面；所述多個介電層中的第二介電層，設置在所述平坦晶種層上及所述第一介電層之上；非平坦晶種層，設置在所述第二介電層上並與所述平坦晶種層接觸；以及所述多個導通孔中的第一導通孔，由所述第二介電層及所述非平坦晶種層環繞。在一些實施例中，所述的封裝結構還包括嵌入在所述絕緣密封體中的底部填充結構，其中所述底部填充結構覆蓋所述多個連接元件的所述本體部分且部分地覆蓋所述多個半導體晶粒。在一些實施例中，所述底部填充結構的寬度沿著所述堆積方向增加。在一些實施例中，所述多個半導體晶粒中的每一者包括多個導電柱，且所述多個導電柱電性連接到所述多個連接元件的所述本體部分。
根據本揭露的一些其他實施例，一種封裝結構包括第一半導體晶粒、第二半導體晶粒、底部填充結構、絕緣密封體、重佈線層及多個連接元件。所述第一半導體晶粒具有多個第一導電柱。所述第二半導體晶粒具有多個第二導電柱。所述底部填充結構覆蓋所述多個第一導電柱及所述多個第二導電柱。所述絕緣密封體包封所述第一半導體晶粒、所述第二半導體晶粒及所述底部填充結構。所述重佈線層設置在所述絕緣密封體上及所述底部填充結構上，其中所述重佈線層包括交替堆疊的多個導電線、多個導通孔及多個介電層。所述多個連接元件將所述重佈線層電性連接到所述第一半導體晶粒的所述多個第一導電柱及所述第二半導體晶粒的所述多個第二導電柱，其中所述多個連接元件的一部分由所述底部填充結構環繞，且所述多個連接元件的另一部分由所述多個介電層中的第一介電層環繞。
在一些實施例中，所述多個第一導電柱的高度不同於所述多個第二導電柱的高度。在一些實施例中，所述的封裝結構還包括位於所述多個連接元件與所述重佈線層之間的連接晶種層。在一些實施例中，所述重佈線層還包括：所述多個導電線中的第一導電線，嵌入在所述第一介電層中並電性連接到所述多個連接元件；以及平坦晶種層，嵌入在所述第一介電層中並設置在所述第一導電線的頂表面上，其中所述平坦晶種層的表面與所述第一介電層的表面共面。在一些實施例中，所述重佈線層還包括：所述多個介電層中的第二介電層，設置在所述平坦晶種層上及所述第一介電層之上；非平坦晶種層，設置在所述第二介電層上並與所述平坦晶種層接觸；以及所述多個導通孔中的第一導通孔，由所述第二介電層及所述非平坦晶種層環繞。在一些實施例中，所述的封裝結構還包括夾置在所述多個連接元件與所述多個第一導電柱之間或者夾置在所述多個連接元件與所述多個第二導電柱之間的多個導電凸塊。在一些實施例中，所述第一半導體晶粒或所述第二半導體晶粒中的至少一者具有環繞所述多個第一導電柱或環繞所述多個第二導電柱的保護層，且所述保護層由所述底部填充結構覆蓋。
根據本揭露的一些其他實施例，闡述一種製作封裝結構的方法。所述方法包括以下步驟。提供第一載體。在所述第一載體上形成第一導電線。形成第一介電層以覆蓋所述第一導電線，其中所述第一介電層具有將所述第一導電線的表面暴露出的多個開口。在所述第一介電層上及所述多個開口中形成多個連接元件，其中所述多個連接元件包括本體部分及通孔部分，所述通孔部分與所述第一導電線接合，且所述通孔部分的側向尺寸沿著所述封裝結構的第一方向減小。將多個半導體晶粒設置在所述多個連接元件的所述本體部分上。形成絕緣密封體，以包封所述多個半導體晶粒及所述多個連接元件。剝離所述第一載體並將所述封裝結構轉移到第二載體上。形成交替堆疊在所述第一導電線及所述第一介電層之上的多個導電線、多個導通孔及多個介電層，以構成重佈線層，其中所述多個導通孔的側向尺寸沿著所述封裝結構的所述第一方向增加。
在一些實施例中，在形成所述絕緣密封體之後，在所述絕緣密封體及所述多個半導體晶粒的背側上執行平坦化製程以形成共面表面。在一些實施例中，所述的方法還包括：在形成所述第一導電線之前，在所述第一載體上形成平坦晶種層；在所述第一載體之上在所述平坦晶種層上形成所述第一導電線；以及形成覆蓋所述第一導電線及所述平坦晶種層的所述第一介電層。在一些實施例中，在將所述封裝結構轉移到所述第二載體上之後，所述平坦晶種層被完全移除。在一些實施例中，形成所述多個導通孔以電性連接到所述平坦晶種層。在一些實施例中，所述方法還包括：形成底部填充結構，所述底部填充結構覆蓋所述多個連接元件的所述本體部分並部分地覆蓋所述多個半導體晶粒；以及形成所述絕緣密封體，以包封所述底部填充結構、所述多個半導體晶粒及所述多個連接元件。
根據本揭露的又一實施例，一種封裝結構包括第一半導體晶粒、第二半導體晶粒、多個連接柱、絕緣密封體及重佈線層。所述第一半導體晶粒具有多個第一導電柱。所述第二半導體晶粒具有多個第二導電柱，其中所述第二半導體晶粒的高度小於所述第一半導體晶粒的高度。所述多個連接柱與所述第二半導體晶粒的所述多個第二導電柱接合，其中所述多個連接柱的頂表面與所述多個第一導電柱的頂表面共面。所述絕緣密封體包封所述第一半導體晶粒、所述第二半導體晶粒及所述多個連接柱。所述重佈線層設置在所述絕緣密封體上，並電性連接到所述多個第一導電柱及所述多個連接柱。
以上內容概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本揭露的各個方面。所屬領域中的技術人員應瞭解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、代替、及變更。
101:第二載體 102:第一載體 103、104、DB:剝離層 106:晶種層 106-TS、112A-TS、116-TS、118-TS、204-TS、CL1-TS、DL1-TS:頂表面 108:連接晶種層 110:連接元件 110A、130A:本體部分 110B、130B:通孔部分 112A:第一半導體晶粒 112A-1:第一半導體基底 112A-2:第一導電接墊 112A-3:第一鈍化層 112A-4:第一導電柱 112A-5、112B-5:保護層 112A-BS、112B-BS:背側表面 112B:第二半導體晶粒 112B-1:第二半導體基底 112B-2:第二導電接墊 112B-3:第二鈍化層 112B-4:第二導電柱 112C、112D:半導體晶粒 112C-1、112D-1:半導體基底 112C-2、112D-2、122:導電接墊 112C-3、112D-3:鈍化層 112C-4、112D-4:導電柱 114:導電凸塊 116:底部填充結構 118:絕緣材料 118’:絕緣密封體 118’-Sx:表面 120:重佈線層 121A、121B、121C:非平坦晶種層 124:導電球 130:貫穿絕緣層孔 132、DLx:介電層 134:導電端子 202:支撐結構 204:連接柱 301:條帶 302:框架 CL1:第一導電線 CL2:第二導電線 CL3:第三導電線 CLx:導電線 CR1:載體 D1:第一方向 DL1:第一介電層 DL2:第二介電層 DL3:第三介電層 DL4:第四介電層 H1:第一高度 H2:第二高度 H3:第三高度 H4:第四高度 LD1、LD2:側向尺寸 PH1、PH2:高度 PK1、PK2、PK3、PK4、PK5、PK6、PK7、PK8:封裝結構 V1:第一導通孔 V2:第二導通孔 V3、Vx:導通孔
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各方面。注意，根據行業中的標準慣例，各種特徵未按比例繪製。事實上，為使論述清晰起見，可任意地增大或減小各種特徵的關鍵尺寸。 圖1A至圖1I是根據本揭露一些示例性實施例製作封裝結構的方法中的各種階段的示意性剖面圖。 圖2A至圖2F是根據本揭露一些其他示例性實施例製作封裝結構的方法中的各種階段的示意性剖面圖。 圖3是根據本揭露一些示例性實施例的封裝結構的示意性剖面圖。 圖4是根據本揭露一些其他示例性實施例的封裝結構的示意性剖面圖。 圖5是根據本揭露一些其他示例性實施例的封裝結構的示意性剖面圖。 圖6A至圖6F是根據本揭露一些其他示例性實施例製作封裝結構的方法中的各種階段的示意性剖面圖。 圖7A至圖7H是根據本揭露一些其他示例性實施例製作封裝結構的方法中的各種階段的示意性剖面圖。 圖8是根據本揭露一些其他示例性實施例的封裝結構的示意性剖面圖。
108:連接晶種層
110A:本體部分
110B:通孔部分
112A:第一半導體晶粒
112A-BS、112B-BS:背側表面
112B:第二半導體晶粒
114:導電凸塊
116:底部填充結構
118’:絕緣密封體
120:重佈線層
121A、121B:非平坦晶種層
122:導電接墊
124:導電球
CL1:第一導電線
CL2:第二導電線
CL3:第三導電線
CLx:導電線
D1:第一方向
DL1:第一介電層
DL2:第二介電層
DL3:第三介電層
DL4:第四介電層
DLx:介電層
LD1、LD2:側向尺寸
PK1:封裝結構
V1:第一導通孔
V2:第二導通孔
Vx:導通孔

Claims (1)

  1. 一種封裝結構，包括： 多個半導體晶粒； 絕緣密封體，包封所述多個半導體晶粒； 重佈線層，沿堆積方向設置在所述絕緣密封體上並電性連接到所述多個半導體晶粒，其中所述重佈線層包括交替堆疊的多個導電線、多個導通孔及多個介電層，且所述多個導通孔的側向尺寸沿著所述堆積方向增加；以及 多個連接元件，設置在所述重佈線層與所述多個半導體晶粒之間，其中所述多個連接元件包括與所述多個半導體晶粒接合的本體部分及與所述重佈線層接合的通孔部分，其中所述通孔部分的側向尺寸沿著所述堆積方向減小。
TW109132131A 2019-09-26 2020-09-17 封裝結構 TW202114088A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962906113P 2019-09-26 2019-09-26
US62/906,113 2019-09-26
US16/927,992 US11417606B2 (en) 2019-09-26 2020-07-14 Package structure and method of fabricating the same
US16/927,992 2020-07-14

Publications (1)

Publication Number Publication Date
TW202114088A true TW202114088A (zh) 2021-04-01

Family

ID=75161404

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109132131A TW202114088A (zh) 2019-09-26 2020-09-17 封裝結構

Country Status (2)

Country Link
US (1) US11417606B2 (zh)
TW (1) TW202114088A (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220189863A1 (en) * 2020-12-15 2022-06-16 Innolux Corporation Redistribution layer structure
KR20230006295A (ko) * 2021-07-02 2023-01-10 삼성전자주식회사 재배선 기판을 포함하는 반도체 패키지 및 그 제조 방법
US12051655B2 (en) * 2021-07-16 2024-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of forming the same

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3346320B2 (ja) * 1999-02-03 2002-11-18 カシオ計算機株式会社 半導体装置及びその製造方法
US7667473B1 (en) * 2005-09-28 2010-02-23 Xilinx, Inc Flip-chip package having thermal expansion posts
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US9111949B2 (en) 2012-04-09 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of wafer level package for heterogeneous integration technology
US20130307153A1 (en) 2012-05-18 2013-11-21 International Business Machines Corporation Interconnect with titanium-oxide diffusion barrier
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
KR20160080965A (ko) * 2014-12-30 2016-07-08 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US9633974B2 (en) * 2015-03-04 2017-04-25 Apple Inc. System in package fan out stacking architecture and process flow
US11469215B2 (en) * 2016-07-13 2022-10-11 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure with molding layer and method for forming the same
US10163860B2 (en) * 2016-07-29 2018-12-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package structure
US10224254B2 (en) * 2017-04-26 2019-03-05 Powertech Technology Inc. Package process method including disposing a die within a recess of a one-piece material
KR101942742B1 (ko) * 2017-10-26 2019-01-28 삼성전기 주식회사 팬-아웃 반도체 패키지
KR102028713B1 (ko) * 2018-01-19 2019-10-07 삼성전자주식회사 반도체 패키지

Also Published As

Publication number Publication date
US20210098382A1 (en) 2021-04-01
US11417606B2 (en) 2022-08-16

Similar Documents

Publication Publication Date Title
US11355474B2 (en) Semiconductor package and method manufacturing the same
US12015017B2 (en) Package structure, package-on-package structure and method of fabricating the same
US11776905B2 (en) Package structure, package-on-package structure and manufacturing method thereof
US11502040B2 (en) Package structure and semiconductor pacakge
US11145562B2 (en) Package structure and method of manufacturing the same
US11063019B2 (en) Package structure, chip structure and method of fabricating the same
US11251119B2 (en) Package structure, package-on-package structure and method of fabricating the same
US10867966B2 (en) Package structure, package-on-package structure and method of fabricating the same
US11482484B2 (en) Symmetrical substrate for semiconductor packaging
US11101252B2 (en) Package-on-package structure and manufacturing method thereof
TW202114088A (zh) 封裝結構
TWI743996B (zh) 封裝結構及其製作方法
US20240021510A1 (en) Symmetrical substrate for semiconductor packaging
US20240038741A1 (en) Package structure and method of forming thereof
TW202234646A (zh) 半導體裝置及其形成方法
US12051652B2 (en) Package structure and method of fabricating the same
TWI841187B (zh) 半導體封裝及方法
US11862594B2 (en) Package structure with solder resist underlayer for warpage control and method of manufacturing the same
US20230282558A1 (en) Package structure and method of fabricating the same
TW202310270A (zh) 半導體裝置、封裝結構及其製備方法