KR20230075165A - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR20230075165A
KR20230075165A KR1020210161494A KR20210161494A KR20230075165A KR 20230075165 A KR20230075165 A KR 20230075165A KR 1020210161494 A KR1020210161494 A KR 1020210161494A KR 20210161494 A KR20210161494 A KR 20210161494A KR 20230075165 A KR20230075165 A KR 20230075165A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
dam
semiconductor
package
chip
Prior art date
Application number
KR1020210161494A
Other languages
English (en)
Inventor
이수환
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020210161494A priority Critical patent/KR20230075165A/ko
Priority to US17/868,308 priority patent/US20230163092A1/en
Publication of KR20230075165A publication Critical patent/KR20230075165A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16148—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26152—Auxiliary members for layer connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/26175—Flow barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3205—Shape
    • H01L2224/32052—Shape in top view
    • H01L2224/32054—Shape in top view being rectangular or square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3205—Shape
    • H01L2224/32057—Shape in side view
    • H01L2224/32059—Shape in side view comprising protrusions or indentations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/182—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/183—Connection portion, e.g. seal
    • H01L2924/18301—Connection portion, e.g. seal being an anchoring portion, i.e. mechanical interlocking between the encapsulation resin and another package part
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/186—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking
    • H01L2924/35121—Peeling or delaminating

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

본 개시의 반도체 패키지는 패키지 기판; 상기 패키지 기판 상에 탑재되는 반도체 칩; 상기 패키지 기판 상에 배치되고 평면적 관점에서 상기 반도체 칩을 포위하는 댐 구조물로서, 수직 방향으로 제1 길이를 갖는 제1 댐 부분; 및 상기 제1 댐 부분의 외측에 배치되도록 상기 제1 댐 부분과 연결되고, 수직 방향으로 상기 제1 길이보다 작은 제2 길이를 갖는 제2 댐 부분;을 포함하는 상기 댐 구조물; 상기 패키지 기판 상에 배치된 접착 층으로서, 상기 반도체 칩 및 상기 패키지 기판 사이에 개재되고 상기 반도체 칩과 수직 방향으로 중첩된 제1 접착 부분; 및 상기 반도체 칩의 외측에 배치되고 적어도 일 부분이 상기 제1 댐 부분의 상면 상에 안착되는 제2 접착 부분;을 포함하는 상기 접착 층; 및 상기 패키지 기판 상에서 상기 반도체 칩, 상기 댐 구조물, 및 상기 접착 층을 감싸는 몰딩 층;을 포함한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 개시의 기술적 사상은 반도체 패키지에 관한 것이다.
반도체 칩의 저장 용량이 고용량화됨과 동시에, 반도체 칩을 포함하는 반도체 패키지는 얇고 가벼워질 것이 요구되고 있다. 또한, 반도체 패키지 안에 다양한 기능의 반도체 칩들을 포함시키고, 상기 반도체 칩들을 빠르게 구동시키기 위한 연구들이 진행되는 추세이다. 또한, 반도체 패키지의 구조적 신뢰성을 개선시키기 위한 연구들이 활발히 진행되고 있다.
본 개시의 기술적 사상이 해결하고자 하는 과제들 중 하나는 구조적 신뢰성이 개선된 반도체 패키지를 제공하는 것이다.
상기 목적을 달성하기 위해서, 본 개시의 예시적인 실시예로, 패키지 기판; 상기 패키지 기판 상에 탑재되는 제1 반도체 칩; 상기 제1 반도체 칩 상에 탑재되는 제2 반도체 칩; 상기 패키지 기판 상에 탑재되고 평면적 관점에서 상기 제1 반도체 칩 및 상기 제2 반도체 칩을 포위하는 댐 구조물로서, 수직 방향으로 제1 길이를 갖고 상기 제1 반도체 칩의 측면을 향하는 내측면 및 상기 내측면에 반대되는 외측면을 갖는 제1 댐 부분; 및 상기 제1 댐 부분의 외측에 배치되도록 상기 제1 댐 부분과 연결되고 수직 방향으로 상기 제1 길이보다 작은 제2 길이를 갖는 제2 댐 부분;을 포함하는 상기 댐 구조물; 상기 패키지 기판 상에 배치된 접착 층으로서, 상기 제1 반도체 칩 및 상기 패키지 기판 사이에 개재되고 상기 제1 반도체 칩과 수직 방향으로 중첩되는 제1 접착 부분; 상기 제1 반도체 칩의 외측에 배치되고 적어도 일 부분이 상기 제1 댐 부분의 상면과 맞닿는 제2 접착 부분; 및 상기 제1 반도체 칩 및 상기 제2 반도체 칩 사이에 개재되고 상기 제2 반도체 칩과 수직 방향으로 중첩되는 제3 접착 부분;을 포함하는 상기 접착 층; 및 상기 패키지 기판 상에 배치되어 상기 접착 층 및 상기 제2 반도체 칩을 감싸고, 적어도 일 부분이 상기 제2 댐 부분의 상면과 맞닿는 몰딩 층;을 포함하는 반도체 패키지를 제공한다.
본 개시의 예시적인 실시예로, 패키지 기판; 상기 패키지 기판 상에 탑재되는 반도체 칩; 상기 패키지 기판 상에 배치되고 평면적 관점에서 상기 반도체 칩을 포위하는 댐 구조물로서, 수직 방향으로 제1 길이를 갖는 제1 댐 부분; 및 상기 제1 댐 부분의 외측에 배치되도록 상기 제1 댐 부분과 연결되고, 수직 방향으로 상기 제1 길이보다 작은 제2 길이를 갖는 제2 댐 부분;을 포함하는 상기 댐 구조물; 상기 패키지 기판 상에 배치된 접착 층으로서, 상기 반도체 칩 및 상기 패키지 기판 사이에 개재되고 상기 반도체 칩과 수직 방향으로 중첩된 제1 접착 부분; 및 상기 반도체 칩의 외측에 배치되고 적어도 일 부분이 상기 제1 댐 부분의 상면 상에 안착되는 제2 접착 부분;을 포함하는 상기 접착 층; 및 상기 패키지 기판 상에서 상기 반도체 칩, 상기 댐 구조물, 및 상기 접착 층을 감싸는 몰딩 층;을 포함하는 반도체 패키지를 제공한다.
본 개시의 예시적인 실시예로, 패키지 기판; 상기 패키지 기판 상에 탑재되는 제1 반도체 칩으로서, 제1 활성 층을 갖는 제1 반도체 기판; 상기 제1 반도체 기판의 하면 상에 배치된 제1 하부 칩 패드; 상기 제1 반도체 기판의 적어도 일 부분을 수직 방향으로 통과하여 상기 제1 활성 층과 연결된 칩 관통 전극; 및 상기 제1 반도체 기판의 상면 상에 배치되어 상기 칩 관통 전극과 연결된 제1 상부 칩 패드; 및 상기 제1 하부 칩 패드 및 상기 패키지 기판 사이에 개재된 제1 칩 연결 단자;를 포함하는 상기 제1 반도체 칩; 상기 제1 반도체 칩 상에 탑재되는 제2 반도체 칩으로서, 제2 활성 층을 갖고 상기 제1 반도체 기판 상에 탑재되는 제2 반도체 기판; 상기 제2 반도체 기판의 하면 상에 배치된 제2 하부 칩 패드; 및 상기 제2 하부 칩 패드 및 상기 제1 상부 칩 패드 사이에 개재된 제2 칩 연결 단자;를 포함하는 상기 제2 반도체 칩; 상기 패키지 기판 상에 탑재되고 평면적 관점에서 상기 제1 반도체 칩 및 상기 제2 반도체 칩을 포위하는 댐 구조물로서, 수직 방향으로 제1 길이를 갖고 상기 제1 반도체 칩의 측면을 향하는 내측면 및 상기 내측면에 반대되는 외측면을 갖는 제1 댐 부분; 및 상기 제1 댐 부분의 외측에 배치되도록 상기 제1 댐 부분과 연결되고 수직 방향으로 상기 제1 길이보다 작은 제2 길이를 갖는 제2 댐 부분;을 포함하는 상기 댐 구조물; 상기 패키지 기판 상에 배치된 접착 층으로서, 상기 제1 반도체 칩과 수직 방향으로 중첩되고 상기 제1 반도체 칩 및 상기 패키지 기판 사이에 개재되어 상기 제1 칩 연결 단자를 감싸는 제1 접착 부분; 상기 제1 반도체 칩의 외측에 배치되고 적어도 일 부분이 상기 제1 댐 부분의 상면 상에 안착된 제2 접착 부분; 및 상기 제2 반도체 칩과 수직 방향으로 중첩되고 상기 제1 반도체 칩 및 상기 제2 반도체 칩 사이에 개재되어 상기 제2 칩 연결 단자를 감싸는 제3 접착 부분;을 포함하는 상기 접착 층; 및 상기 패키지 기판 상에 배치되어 상기 접착 층 및 상기 제2 반도체 칩을 감싸고, 적어도 일 부분이 상기 제2 댐 부분의 상면 상에 안착된 몰딩 층;을 포함하는 반도체 패키지를 제공한다.
본 개시의 예시적 실시예에 따른 반도체 패키지는 반도체 칩을 포위하도록 패키지 기판 상에 탑재되는 댐 구조물, 및 상기 반도체 패키지의 측면으로부터 내측에 제공되어 적어도 일 부분이 댐 구조물에 의해 지지되고 상기 반도체 칩을 상기 패키지 기판 상에 고정시키도록 구성된 접착 층을 포함할 수 있다. 이에 따라, 반도체 패키지의 접착 층이 상기 반도체 패키지의 측면에서 관측되지 않을 수 있어서, 상기 접착 층 및 몰딩 층 사이의 박리 현상이 감소될 수 있고 반도체 패키지의 구조적 신뢰성이 개선될 수 있다.
또한, 본 개시의 예시적 실시예에 따른 반도체 패키지 제조 방법은 패키지 기판 상에 댐 구조물을 형성하는 단계 이후, 상기 패키지 기판 상에 접착 층을 형성하는 단계, 및 상기 접착 층의 적어도 일 부분 및 상기 댐 구조물의 적어도 일 부분을 다이싱 블레이드를 통해 제거하는 단계를 수행할 수 있다. 댐 구조물이 패키지 기판 상에 배치될 수 있어서, 다이싱 블레이드에 의한 상기 패키지 기판의 물리적 손상이 방지될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 반도체 패키지의 단면도이다.
도 2는 도 1의 II-II'로 표시된 영역의 절단 단면도이다.
도 3은 도 1의 'A'로 표시된 영역의 확대도이다.
도 4a 내지 도 4c는 본 개시의 예시적 실시예에 따른 제1 내지 제3 댐 구조물들을 보여주는 도면들이다.
도 5는 본 개시의 예시적 실시예에 따른 반도체 패키지의 단면도이다.
도 6은 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 방법의 흐름을 보여주는 플로우 차트이다.
도 7 내지 도 14는 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 방법의 각 단계들을 보여주는 도면들이다.
이하, 첨부한 도면들을 참조하여 본 개시의 실시예들에 대해 상세히 설명한다.
도 1은 본 개시의 예시적 실시예에 따른 반도체 패키지(10)의 단면도이다. 또한, 도 2는 도 1의 II-II'로 표시된 영역의 절단 단면도이다. 또한, 도 3은 도 1의 'A'로 표시된 영역의 확대도이다.
도 1 내지 도 3을 함께 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(10)는 패키지 기판(110), 패키지 연결 단자(150), 제1 반도체 칩(200), 제2 반도체 칩(300), 댐 구조물(400), 접착 층(500), 및 몰딩 층(600) 등을 포함할 수 있다.
패키지 기판(110)은 제1 반도체 칩(200) 및 제2 반도체 칩(300)을 지지하고, 상기 제1 반도체 칩(200) 및 상기 제2 반도체 칩(300)을 외부 장치와 전기적으로 연결시키도록 구성될 수 있다.
예시적인 실시예에서, 패키지 기판(110)은 인쇄 회로 기판(printed circuit board, PCB)일 수 있다. 다만, 패키지 기판(110)은 인쇄 회로 기판의 구조 및 물질에 한정되지 않고, 세라믹 기판, 웨이퍼 기판과 같은 다양한 종류의 기판들을 포함할 수도 있다.
예시적인 실시예에서, 패키지 기판(110)은 기판 절연 층(113), 상부 기판 패드(115), 하부 기판 패드(117), 및 기판 관통 전극(119) 등을 포함할 수 있다.
예시적인 실시예에서, 기판 절연 층(113)의 물질은 산화물 또는 질화물을 포함할 수도 있다. 예를 들어, 기판 절연 층(113)의 물질은 실리콘 산화물 또는 실리콘 질화물을 포함할 수도 있다. 다만 이에 한정되지 않고, 기판 절연 층(113)의 물질은 페놀 수지, 에폭시 수지, 및 폴리이미드 중 적어도 어느 하나를 포함할 수 있다.
예시적인 실시예에서, 상부 기판 패드(115)는 기판 절연 층(113)의 상면 상에 배치되고, 제1 반도체 칩(200)을 패키지 기판(110)과 전기적으로 연결시키도록 구성된 패드일 수 있다. 구체적으로, 상부 기판 패드(115)는 제1 반도체 칩(200)의 제1 칩 연결 단자(250)가 탑재되는 패드일 수 있다.
예시적인 실시예에서, 하부 기판 패드(117)는 기판 절연 층(113)의 하면 상에 배치되고, 제1 반도체 칩(200) 및 제2 반도체 칩(300)이 탑재된 패키지 기판(110)을 외부 장치와 전기적으로 연결시키도록 구성된 패드일 수 있다. 구체적으로, 하부 기판 패드(117)는 패키지 연결 단자(150)가 탑재되는 패드일 수 있다.
예시적인 실시예에서, 기판 관통 전극(119)은 기판 절연 층(113)의 적어도 일 부분을 수직 방향으로 통과하는 도전성 물질의 전극일 수 있다. 이하에서, 수직 방향은 기판 절연 층(113)의 상면이 연장된 방향과 평행한 방향(즉, 기판 절연 층(113)의 너비 방향)으로 정의될 수 있고, 수평 방향은 기판 절연 층(113)의 상면이 연장된 방향(즉, 기판 절연 층(113)의 두께 방향)과 수직인 방향으로 정의될 수 있다.
예시적인 실시예에서, 기판 관통 전극(119)은 기판 절연 층(113)을 수직 방향으로 통과하여, 상부 기판 패드(115) 및 하부 기판 패드(117)를 전기적으로 연결시킬 수 있다.
또한, 패키지 기판(110)은 기판 절연 층(113) 내에서 수평 방향으로 연장된 도전성 물질의 기판 라인 패턴(미도시)을 더 포함할 수 있다. 또한, 상기 기판 라인 패턴은 기판 절연 층(113)의 내부에서 복수의 층들을 형성할 수 있다. 복수의 기판 라인 패턴들은 기판 관통 전극(119)에 의해 전기적으로 연결될 수 있다.
예시적인 실시예에서, 상기 기판 라인 패턴의 일부는 기판 관통 전극(119)을 통해 상부 기판 패드(115)와 연결될 수 있고, 상기 기판 라인 패턴의 다른 일부는 기판 관통 전극(119)을 통해 하부 기판 패드(117)와 연결될 수 있다.
패키지 연결 단자(150)는 하부 기판 패드(117)에 부착되고, 상기 패키지 기판(110) 상에 탑재된 제1 반도체 칩(200) 및 제2 반도체 칩(300)을 외부 장치와 전기적으로 연결시키는 연결 단자일 수 있다.
예시적인 실시예에서, 패키지 연결 단자(150)는 주석(Sn), 은(Ag), 구리(Cu), 및 알루미늄(Al) 중 적어도 어느 하나를 포함하는 금속 물질의 솔더 볼일 수 있다.
제1 반도체 칩(200)은 패키지 기판(110) 상에 탑재되는 반도체 칩일 수 있다. 또한, 제1 반도체 칩(200)은 제1 활성 층(200_AL)을 갖는 제1 반도체 기판(210), 칩 관통 전극(220), 제1 하부 칩 패드(230), 제1 상부 칩 패드(240), 및 제1 칩 연결 단자(250) 등을 포함할 수 있다.
예시적인 실시예에서, 제1 반도체 칩(200)은 메모리 반도체 칩을 포함할 수 있다. 예를 들어, 메모리 반도체 칩은 DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 칩을 포함할 수 있고, PRAM(Phase-change Random Access Memory), MRAM(Magneto-resistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 반도체 칩을 포함할 수 있다.
다만 이에 한정되지 않고, 제1 반도체 칩(200)은 로직 반도체 칩을 포함할 수도 있다. 예를 들어, 로직 반도체 칩은 CPU(Central Processor Unit), MPU(Micro Processor Unit), GPU(Graphic Processor Unit) 또는 AP(Application Processor)와 같은 로직 반도체 칩을 포함할 수 있다.
제1 반도체 칩(200)의 제1 반도체 기판(210)의 물질은 실리콘(Si, silicon)을 포함할 수 있다. 또한, 제1 반도체 기판(210)의 물질은 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC(silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수도 있다. 다만, 제1 반도체 기판(210)의 물질은 전술한 바에 한정되지 않는다.
예시적인 실시예에서, 제1 반도체 기판(210)은 하부에서 제1 활성 층(200_AL)을 포함할 수 있다. 제1 활성 층(200_AL)은 다양한 종류의 복수의 개별 소자들(individual devices)을 포함할 수 있다. 예를 들어, 복수의 개별 소자들은 다양한 미세 전자 소자(micro electronic device), 예를 들어, CMOS 트랜지스터(complementary metal-oxide semiconductor transistor), MOSFET(metal-oxide-semiconductor filed effect transistor), 시스템 LSI(large scale integration), CIS(CMOS imaging sensor) 등과 같은 이미지 센서, MEMS(micro-electro-mechanical system), 능동 소자, 및 수동 소자 등을 포함할 수 있다.
제1 반도체 칩(200)의 칩 관통 전극(220)은 제1 반도체 기판(210)의 적어도 일 부분을 수직 방향으로 통과할 수 있고, 제1 활성 층(200_AL) 내의 복수의 개별 소자들과 전기적으로 연결될 수 있다.
예를 들어, 칩 관통 전극(220)은 제1 반도체 기판(210)을 수직 방향으로 관통하여, 제1 상부 칩 패드(240) 및 제1 하부 칩 패드(230)를 연결시킬 수 있다. 다만 전술한 바에 한정되지 않고, 칩 관통 전극(220)은 제1 반도체 기판(210)의 일 부분만을 수직 방향으로 통과하여, 제1 상부 칩 패드(240) 및 제1 활성 층(200_AL) 내의 복수의 개별 소자들을 연결시킬 수도 있다.
예시적인 실시예에서, 칩 관통 전극(220)은 도전성 플러그(미도시), 및 도전성 배리어 막(미도시)을 포함할 수 있다. 상기 도전성 플러그는 제1 반도체 기판(210)의 적어도 일 부분을 관통할 수 있고, 상기 도전성 배리어 막은 상기 도전성 플러그의 측벽을 포위할 수 있다. 예를 들어, 상기 도전성 플러그는 원기둥 형상을 가질 수 있고, 상기 도전성 배리어 막은 상기 도전성 플러그의 측벽을 포위하는 실린더 형상을 가질 수 있다.
제1 반도체 칩(200)의 제1 하부 칩 패드(230)는 제1 반도체 기판(210)의 하면 상에 배치되어, 제1 활성 층(200_AL) 내의 복수의 개별 소자들과 전기적으로 연결될 수 있다. 또한, 제1 하부 칩 패드(230)는 칩 관통 전극(220)과 전기적으로 연결될 수 있다.
예시적인 실시예에서, 제1 반도체 칩(200)은 제1 반도체 기판(210)의 하면 상에 배치되어, 제1 하부 칩 패드(230)의 측부를 감싸는 절연성 물질의 패시베이션 층(미도시)을 더 포함할 수 있다. 상기 패시베이션 층은 제1 하부 칩 패드(230)의 하면을 노출시킬 수 있다.
제1 반도체 칩(200)의 제1 상부 칩 패드(240)는 제1 반도체 기판(210)의 상면 상에 배치되어 칩 관통 전극(220)과 맞닿을 수 있다. 또한, 제1 상부 칩 패드(120)는 후술할 제2 칩 연결 단자(350)가 탑재되는 도전성 물질의 패드일 수 있다.
예시적인 실시예에서, 제1 하부 칩 패드(230) 및 제1 상부 칩 패드(240)의 물질은 구리(Cu)를 포함할 수 있다. 다만 이에 한정되지 않고, 제1 하부 칩 패드(230) 및 제1 상부 칩 패드(240)의 물질은 니켈(Ni), 금(Au), 은(Ag), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있다.
제1 반도체 칩(200)의 제1 칩 연결 단자(250)는 제1 하부 칩 패드(230)에 부착되어, 상기 제1 반도체 칩(200)을 패키지 기판(110)과 전기적으로 연결시킬 수 있다. 구체적으로, 제1 칩 연결 단자(250)는 제1 반도체 칩(200)의 제1 하부 칩 패드(230) 및 패키지 기판(110)의 상부 기판 패드(115) 사이에 개재될 수 있다.
예시적인 실시예에서, 제1 칩 연결 단자(250)는 주석(Sn), 은(Ag), 구리(Cu), 및 알루미늄(Al) 중 적어도 어느 하나를 포함하는 금속 물질의 솔더 볼일 수 있다.
제2 반도체 칩(300)은 제1 반도체 칩(200) 상에 탑재되는 반도체 칩일 수 있다. 예시적인 실시예에서, 제2 반도체 칩(300)은 제2 활성 층(300_AL)을 갖는 제2 반도체 기판(310), 제2 하부 칩 패드(330), 및 제2 칩 연결 단자(350) 등을 포함할 수 있다. 이하에서는, 제1 반도체 칩(200) 및 제2 반도체 칩(300)의 중복된 내용은 생략하고, 차이점을 위주로 설명하도록 한다.
예시적인 실시예에서, 제1 반도체 칩(200) 및 제2 반도체 칩(300)은 서로 다른 종류의 반도체 칩일 수 있다. 이에 따라, 반도체 패키지(10)는 서로 다른 종류의 복수의 반도체 칩들(200, 300)이 상호 전기적으로 연결되어, 하나의 시스템으로 동작하는 시스템인 패키지(System In Package, SIP)일 수 있다. 다만 전술한 바에 한정되지 않고, 제1 반도체 칩(200) 및 제2 반도체 칩(300)은 동종의 반도체 칩일 수도 있다.
예시적인 실시예에서, 제2 반도체 칩(300)은 메모리 반도체 칩을 포함할 수 있다. 다만 이에 한정되지 않고, 제2 반도체 칩(300)은 로직 반도체 칩을 포함할 수도 있다.
예시적인 실시예에서, 제2 반도체 기판(310)은 하부에서 제2 활성 층(300_AL)을 포함할 수 있다. 제2 활성 층(300_AL)은 다양한 종류의 복수의 개별 소자들을 포함할 수 있다.
제2 반도체 칩(300)의 제2 하부 칩 패드(330)는 제2 반도체 기판(310)의 하면 상에 배치되어, 제2 활성 층(300_AL) 내의 복수의 개별 소자들과 전기적으로 연결될 수 있다.
예시적인 실시예에서, 제2 반도체 칩(300)은 제2 반도체 기판(310)의 하면 상에 배치되어, 제2 하부 칩 패드(330)의 측부를 감싸는 절연성 물질의 제2 패시베이션 층(미도시)을 더 포함할 수 있다. 상기 제2 패시베이션 층은 제2 하부 칩 패드(330)의 하면을 노출시킬 수 있다.
제2 반도체 칩(300)의 제2 칩 연결 단자(350)는 제2 하부 칩 패드(330)에 부착되어, 제1 반도체 칩(200) 및 제2 반도체 칩(300)을 전기적으로 연결시킬 수 있다. 구체적으로, 제2 칩 연결 단자(350)는 제1 반도체 칩(200)의 제1 상부 칩 패드(240) 및 제2 반도체 칩(200)의 제2 하부 칩 패드(330) 사이에 개재될 수 있다.
예시적인 실시예에서, 제2 칩 연결 단자(350)는 주석(Sn), 은(Ag), 구리(Cu), 및 알루미늄(Al) 중 적어도 어느 하나를 포함하는 금속 물질의 솔더 볼일 수 있다.
댐 구조물(400)은 패키지 기판(110) 상에 탑재되고, 평면적 관점에서 제1 반도체 칩(200) 및 제2 반도체 칩(300)을 포위하는 구조물일 수 있다. 예시적인 실시예에서, 댐 구조물(400)은 제1 댐 부분(430) 및 제2 댐 부분(450)을 포함할 수 있다.
제1 댐 부분(430)은 수직 방향으로 제1 길이(430_d)를 갖고, 후술할 접착 층(500)과 수직 방향으로 중첩되는 댐 구조물(400)의 일 부분일 수 있다. 예시적인 실시예에서, 제1 댐 부분(430)은 제1 반도체 칩(200)의 측면을 향하는 내측면(430_IS), 상기 내측면(430_IS)에 반대되는 외측면(430_OS), 및 상기 내측면(430_IS) 및 외측면(430_OS)을 연결시키고 반도체 패키지(10)의 상면을 향하는 상면(430_US)을 가질 수 있다.
예시적인 실시예에서, 제1 댐 부분(430)의 내측면(430_IS) 및 상면(430_US)은 접착 층(500)의 일 부분과 맞닿을 수 있고, 제1 댐 부분(430)의 외측면(430_OS)은 몰딩 층(600)의 일 부분과 맞닿을 수 있다.
예시적인 실시예에서, 제1 댐 부분(430)의 수직 방향의 제1 길이(430_d)는 약 8 마이크로미터 내지 약 100 마이크로미터일 수 있다. 다만, 제1 댐 부분(430)의 수직 방향의 제1 길이(430_d)는 전술한 수치에 한정되지 않는다.
예시적인 실시예에서, 제1 댐 부분(430)의 상면(430_US)의 레벨은 제1 반도체 칩(200)의 상면의 레벨보다 낮은 레벨에 배치될 수 있다. 상기 레벨은 반도체 패키지(10)의 구성 요소의 일 면이 패키지 기판(110)의 상면으로부터 수직 방향으로 형성하는 높이로 정의될 수 있다.
예를 들어, 제1 댐 부분(430)의 상면(430_US)의 레벨은 제1 반도체 칩(200)의 하면의 레벨보다 높고, 제1 반도체 칩(200)의 상면의 레벨보다 낮을 수 있다. 다만 이에 한정되지 않고, 제1 댐 부분(430)의 상면(430_US)의 레벨은 제1 반도체 칩(200)의 하면의 레벨보다 낮을 수도 있다.
제2 댐 부분(450)은 제1 댐 부분(430)의 외측에 배치되도록 상기 제1 댐 부분(430)과 연결되고, 수직 방향으로 상기 제1 길이(430_d)보다 작은 제2 길이(450_d)를 가지는 댐 구조물(400)의 일 부분일 수 있다. 또한, 제2 댐 부분(450)은 후술할 몰딩 층(600)과 수직 방향으로 중첩되는 댐 구조물(400)의 일 부분일 수 있다.
예시적인 실시예에서, 제2 댐 부분(450)은 댐 구조물(400)의 최외측을 형성하는 외측면(450_OS), 및 반도체 패키지(10)의 상면을 향하는 상면(450_US)을 가질 수 있다.
예시적인 실시예에서, 제2 댐 부분(450)의 상면(450_US)은 몰딩 층(600)과 맞닿을 수 있다. 또한, 제2 댐 부분(450)의 상면(450_US)은 패키지 기판(110)의 상면이 연장된 방향과 평행한 방향으로 연장된 평면 형상일 수 있다.
예시적인 실시예에서, 제2 댐 부분(450)의 외측면(450_OS)은 몰딩 층(600)의 측면과 동일 평면 상에 있을 수 있다. 즉, 제2 댐 부분(450)의 외측면(450_OS)은 반도체 패키지(10)의 측면과 동일 평면 상에 있을 수 있고, 상기 반도체 패키지(10)의 외관을 관측할 경우 상기 제2 댐 부분(450)의 외측면(450_OS)이 관측될 수 잇다.
예시적인 실시예에서, 제2 댐 부분(450)의 수직 방향의 제2 길이(450_d)는 제1 댐 부분(430)의 수직 방향의 제1 길이(430_d)의 절반 이하일 수 있다. 예를 들어, 제2 댐 부분(450)의 수직 방향의 제2 길이(450_d)는 제1 댐 부분(430)의 수직 방향의 제1 길이(430_d)의 약 5% 내지 약 45%일 수 있다. 다만, 제2 댐 부분(450)의 수직 방향의 제2 길이(450_d)는 전술한 수치에 한정되지 않는다.
예시적인 실시예에서, 제1 댐 부분(430)의 외측면(430_OS) 및 접착 층(500)의 일 측면은 동일 평면 상에 있을 수 있다. 구체적으로, 제1 댐 부분(430)의 외측면(430_OS), 접착 층(500)의 측면 중 일 부분, 및 몰딩 층(600)의 내측면은 동일 평면 상에 있을 수 있다.
후술할 바와 같이, 댐 구조물(400)의 적어도 일 부분 및 접착 층(500)의 적어도 일 부분이 다이싱 블레이드(도 11, 1100)에 의해 제거될 수 있어서, 상기 제1 댐 부분(430)의 외측면(430_OS) 및 접착 층(500)의 일 측면이 동일 평면 상에 배치될 수 있다.
예시적인 실시예에서, 댐 구조물(400)의 단면을 봤을 경우, 상기 댐 구조물(400)의 단면은 영문자 L 또는 좌우 반전된 영문자 L 형상일 수 있다.
예시적인 실시예에서, 댐 구조물(400)의 물질은 포토 리소그래피 공정이 가능한 PID(photo imageable dielectric) 물질 및 감광성 폴리이미드(photosensitive polyimide, PSPI) 중 적어도 어느 하나를 포함할 수 있다.
다만 이에 한정되지 않고, 댐 구조물(400)의 물질은 산화 규소(SiO2) 및 에폭시 몰딩 컴파운드(epoxy molding compound, EMC) 중 적어도 어느 하나를 포함할 수 있다.
예시적인 실시예에서, 댐 구조물(400)의 물질은 후술할 몰딩 층(600)의 물질과 실질적으로 동일할 수 있다. 예를 들어, 댐 구조물(400)의 물질 및 몰딩 층(600)의 물질은 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다. 댐 구조물(400)의 물질과 몰딩 층(600)의 물질이 동일한 경우, 상기 댐 구조물(400) 및 몰딩 층(600)은 일체화될 수 있다. 댐 구조물(400) 및 몰딩 층(600)이 일체화된 경우 상기 댐 구조물(400) 및 몰딩 층(600) 사이의 박리 현상이 감소될 수 있고, 이에 따라 반도체 패키지(10)의 구조적 신뢰성이 개선될 수 있다.
접착 층(500)은 패키지 기판(110) 상에 탑재되어 제1 반도체 칩(200)을 패키지 기판(110) 상에 고정시키고, 제2 반도체 칩(300)을 제1 반도체 칩(200) 상에 고정시키도록 구성된 층일 수 있다.
예시적인 실시예에서, 접착 층(500)은 제1 반도체 칩(200) 및 패키지 기판(110) 사이에 개재되고 상기 제1 반도체 칩(200)과 수직 방향으로 중첩된 제1 접착 부분(510), 제1 반도체 칩(200)의 외측에 배치되고 적어도 일 부분이 상기 제1 댐 부분(430)의 상면(430_US)과 맞닿는 제2 접착 부분(530), 및 제1 반도체 칩(200) 및 제2 반도체 칩(300) 사이에 개재되고 상기 제2 반도체 칩(300)과 수직 방향으로 중첩된 제3 접착 부분(550)을 포함할 수 있다.
반도체 패키지(10)를 평면적 관점에서 봤을 경우, 접착 층(500)은 댐 구조물(400)의 제1 댐 부분(430)과 수직 방향으로 중첩될 수 있지만, 제2 댐 부분(450)과는 수직 방향으로 중첩되지 않을 수 있다. 즉, 접착 층(500)은 제2 댐 부분(450)의 내측에 제공될 수 있다.
반도체 패키지(10)의 외관을 관측할 경우, 접착 층(500)은 관측되지 않을 수 있다. 이에 따라, 접착 층(500) 및 몰딩 층(600) 사이의 박리 현상이 감소될 수 있고, 반도체 패키지(10)의 구조적 신뢰성이 개선될 수 있다.
예시적인 실시에에서, 접착 층(500)의 제2 접착 부분(530)의 일 부분은 제1 댐 부분(430)과 수직 방향으로 중첩될 수 있다. 또한, 제2 접착 부분(530)의 측면 중 일 부분은 제1 댐 부분(430)의 외측면(430_OS)과 동일 평면 상에 배치될 수 있다.
예시적인 실시예에서, 접착 층(500)의 물질은 비전도성 필름(Non-Conductive Film, NCF)을 포함할 수 있다. 다만 전술한 바에 한정되지 않고, 접착 층(500)의 물질은 비전도성 페이스트(Non-Conductive Paste, NCP), 절연성 폴리머, 및 에폭시 수지 중 적어도 어느 하나를 포함할 수 있다.
또한, 예시적인 실시예에서, 접착 층(500)은 제1 반도체 칩(200)을 포위할 수 있다. 구체적으로, 접착 층(500)은 제1 반도체 칩(200)의 상면, 하면, 및 측면을 모두 감쌀 수 있다.
몰딩 층(600)은 패키지 기판(110) 상에 탑재되어, 댐 구조물(400), 접착 층(500), 및 제2 반도체 칩(300)을 감쌀 수 있다. 예시적인 실시예에서, 몰딩 층(600)의 적어도 일부는 댐 구조물(400)의 제2 댐 부분(450)과 맞닿을 수 있다.
예시적인 실시예에서, 몰딩 층(600)은 제2 반도체 칩(300)의 상면을 덮을 수 있다. 다만, 몰딩 층(600)의 상면은 제2 반도체 칩(300)의 상면과 동일 평면 상에 있을 수도 있다. 즉, 제2 반도체 칩(300)의 상면이 몰딩 층(600)에 의해 노출될 수 있다.
예시적인 실시예에서, 몰딩 층(600)은 댐 구조물(400)의 제2 댐 부분(450) 및 접착 층(500)의 제2 접착 부분(530)과 맞닿을 수 있다.
예시적인 실시예에서, 몰딩 층(600)의 물질은 절연성 폴리머 및 에폭시 수지 중 적어도 어느 하나를 포함할 수 있다. 예를 들어, 몰딩 층(600)은 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다.
본 개시의 예시적 실시예에 따른 반도체 패키지(10)는 패키지 기판(110) 상에 탑재되어 접착 층(500)의 적어도 일 부분을 지지하는 댐 구조물(400), 및 상기 반도체 패키지(10)의 측면으로부터 내측에 제공된 접착 층(500)을 포함할 수 있다. 이에 따라, 반도체 패키지(10)의 접착 층(500)이 상기 반도체 패키지(10)의 측면에서 관측되지 않을 수 있어서, 상기 접착 층(500) 및 몰딩 층(600) 사이의 박리 현상이 감소되어 반도체 패키지(10)의 구조적 신뢰성이 개선될 수 있다.
또한, 패키지 기판(110) 상에 댐 구조물(400)을 형성하는 단계 이후, 상기 패키지 기판(110) 상에 접착 층(500)을 형성하는 단계, 및 상기 접착 층(500)의 적어도 일 부분 및 상기 댐 구조물(400)의 적어도 일 부분을 다이싱 블레이드(도 11, 1100)를 통해 제거하는 단계가 수행될 수 있어서, 상기 다이싱 블레이드(1100)에 의한 패키지 기판(110)의 물리적 손상이 방지될 수 있다.
도 4a 내지 도 4c는 본 개시의 예시적 실시예에 따른 제1 내지 제3 댐 구조물들(400a, 400b, 400c)을 보여주는 도면들이다. 이하에서는, 도 1 내지 도 3을 참조하여 설명한 댐 구조물(400)과 도 4a 내지 도 4c의 제1 내지 제3 댐 구조물들(400a, 400b, 400c)의 중복된 내용은 생략하고, 차이점을 위주로 설명하도록 한다.
도 4a를 참조하면, 본 개시의 예시적 실시예에 따른 제1 댐 구조물(400a)은 제1 댐 부분(430a) 및 제2 댐 부분(450a)을 포함할 수 있다.
예시적인 실시예에서, 제1 댐 부분(430a)은 수직 방향으로 제1 길이(430a_d)를 갖고, 접착 층(500)의 제2 접착 부분(530)과 수직 방향으로 중첩되는 댐 구조물(400a)의 일 부분일 수 있다. 또한, 제1 댐 부분(430a)은 제1 반도체 칩(200)의 측면을 향하고 제2 접착 부분(530)과 맞닿는 내측면(430a_IS), 상기 내측면(430a_IS)에 반대되고 몰딩 층(600)과 맞닿는 외측면(430a_OS), 및 반도체 패키지(10)의 상면을 향하고 제2 접착 부분(530)과 맞닿는 상면(430a_US)을 가질 수 있다.
제2 댐 부분(450a)은 제1 댐 부분(430a)의 외측에 배치되도록 상기 제1 댐 부분(430a)과 연결되고, 수직 방향으로 상기 제1 길이(430a_d)보다 작은 제2 길이(450a_d)를 가지는 댐 구조물(400a)의 일 부분일 수 있다. 또한, 제2 댐 부분(450a)은 후술할 몰딩 층(600)과 수직 방향으로 중첩되는 댐 구조물(400a)의 일 부분일 수 있다. 예시적인 실시예에서, 제2 댐 부분(450)은 댐 구조물(400a)의 최외측을 형성하고 반도체 패키지의 측면과 동일 평면 상에 배치된 외측면(450a_OS), 및 반도체 패키지의 상면을 향하고 몰딩 층(600)과 맞닿는 상면(450a_US)을 가질 수 있다.
예시적인 실시예에서, 제2 댐 부분(450a)의 수직 방향의 제2 길이(450a_d)는 제1 댐 부분(430a)의 수직 방향의 제1 길이(430a_d)의 절반 이상일 수 있다. 예를 들어, 제2 댐 부분(450a)의 수직 방향의 제2 길이(450a_d)는 제1 댐 부분(430a)의 수직 방향의 제1 길이(430a_d)의 약 55% 내지 약 95%일 수 있다. 다만, 제2 댐 부분(450a)의 수직 방향의 제2 길이(450a_d)는 전술한 수치에 한정되지 않는다.
도 4b를 참조하면, 본 개시의 예시적 실시예에 따른 제2 댐 구조물(400b)은 제1 댐 부분(430b) 및 제2 댐 부분(450b)을 포함할 수 있다.
예시적인 실시예에서, 제1 댐 부분(430b)은 수직 방향으로 제1 길이(430b_d)를 갖고, 접착 층(500)의 제2 접착 부분(530)과 수직 방향으로 중첩되는 댐 구조물(400b)의 일 부분일 수 있다. 또한, 제1 댐 부분(430b)은 제1 반도체 칩(200)의 측면을 향하고 제2 접착 부분(530)과 맞닿는 내측면(430b_IS), 및 반도체 패키지(10)의 상면을 향하고 제2 접착 부분(530)과 맞닿는 상면(430b_US)을 가질 수 있다.
제2 댐 부분(450b)은 제1 댐 부분(430b)의 외측에 배치되도록 상기 제1 댐 부분(430b)과 연결되고, 수직 방향으로 상기 제1 길이(430b_d)보다 작은 제2 길이(450b_d)를 가지는 댐 구조물(400b)의 일 부분일 수 있다. 또한, 제2 댐 부분(450b)은 후술할 몰딩 층(600)과 수직 방향으로 중첩되는 댐 구조물(400b)의 일 부분일 수 있다.
예시적인 실시예에서, 제2 댐 부분(450b)은 댐 구조물(400b)의 최외측을 형성하고 반도체 패키지의 측면과 동일 평면 상에 배치된 외측면(450b_OS), 및 제1 댐 부분(430b)의 상면(430b_US) 및 제2 댐 부분(450b)의 외측면(450b_OS)을 연결시키는 상면(450b_US)을 가질 수 있다.
예시적인 실시예에서, 제2 댐 부분(450b)의 상면(450b_US)은 곡면 형상일 수 있다. 구체적으로, 제1 반도체 칩(200)의 측면으로부터 멀어질수록 제2 댐 부분(450b)의 제2 길이(450b_d)가 점차적으로 작은 값을 갖도록, 상기 제2 댐 부분(450b)의 상면(450b_US)은 곡면 형상으로 제공될 수 있다.
도 4c를 참조하면, 본 개시의 예시적 실시예에 따른 제3 댐 구조물(400c)은 제1 댐 부분(430c), 제2 댐 부분(450c), 및 제3 댐 부분(470c)을 포함할 수 있다.
예시적인 실시예에서, 제1 댐 부분(430c)은 수직 방향으로 제1 길이(430c_d)를 갖고, 접착 층(500)의 제2 접착 부분(530)과 수직 방향으로 중첩되는 댐 구조물(400c)의 일 부분일 수 있다. 또한, 제1 댐 부분(430c)은 제1 반도체 칩(200)의 측면을 향하고 제2 접착 부분(530)과 맞닿는 내측면(430c_IS), 상기 내측면(430c_IS)에 반대되고 몰딩 층(600)과 맞닿는 외측면(430c_OS), 및 반도체 패키지(10)의 상면을 향하고 제2 접착 부분(530)과 맞닿는 상면(430c_US)을 가질 수 있다.
제2 댐 부분(450c)은 제1 댐 부분(430c)의 외측에 배치되도록 상기 제1 댐 부분(430a)과 연결되고, 수직 방향으로 상기 제1 길이(430c_d)보다 작은 제2 길이(450c_d)를 가지는 댐 구조물(400c)의 일 부분일 수 있다. 또한, 제2 댐 부분(450c)은 후술할 몰딩 층(600)과 수직 방향으로 중첩될 수 있다. 제2 댐 부분(450c)은 반도체 패키지(10)의 측면을 향하고 몰딩 층(600)과 맞닿는 외측면(450c_OS) 및 반도체 패키지(10)의 상면을 향하고 몰딩 층(600)과 맞닿는 상면(450c_US)을 가질 수 있다.
제3 댐 부분(470c)은 제2 댐 부분(450c)의 외측에 배치되도록 상기 제2 댐 부분(450c)과 연결되고, 수직 방향으로 상기 제2 길이(450c_d)보다 작은 제3 길이(470c_d)를 가지는 댐 구조물(400c)의 일 부분일 수 있다. 또한, 제3 댐 부분(470c)은 댐 구조물(400c)의 최외측을 형성하고 반도체 패키지(10)의 측면과 동일 평면 상에 배치된 외측면(470c_OS), 및 반도체 패키지(10)의 상면을 향하고 몰딩 층(600)과 맞닿는 상면(470c_US)을 가질 수 있다.
즉, 제3 댐 구조물(400c)의 단면은 계단 형상으로 제공될 수 있다. 예시적인 실시예에서, 다이싱 블레이드에 의한 제3 댐 구조물(400c)의 일 부분 및 접착 층(500)의 일 부분의 제거 단계에서 상기 다이싱 블레이드가 상기 제3 댐 구조물(400c) 및 상기 접착 층(500)을 복수 번 제거하는 경우, 상기 제3 댐 구조물(400c)의 단면은 계단 형상으로 제공될 수 있다.
도 5는 본 개시의 예시적 실시예에 따른 반도체 패키지(20)의 단면도이다.
이하에서는, 도 1 내지 도 3의 반도체 패키지(10) 및 도 5의 반도체 패키지(20)의 중복된 내용은 생략하고, 차이점을 위주로 설명하도록 한다.
본 개시의 예시적 실시예에 따른 반도체 패키지(20)는 패키지 기판(110), 패키지 연결 단자(150), 반도체 칩(200), 댐 구조물(400), 접착 층(500), 및 몰딩 층(600) 등을 포함할 수 있다. 즉, 본 개시의 반도체 패키지(20)는 1개의 반도체 칩(200)만을 포함할 수도 있다.
예시적인 실시예에서, 댐 구조물(400)은 패키지 기판(110) 상에 탑재되고, 평면적 관점에서 반도체 칩(200)을 포위하는 구조물일 수 있다. 예시적인 실시예에서, 댐 구조물(400)은 제1 댐 부분(430) 및 제2 댐 부분(450)을 포함할 수 있다.
제1 댐 부분(430)은 수직 방향으로 제1 길이(430_d)를 갖고, 후술할 접착 층(500)의 일 부분과 수직 방향으로 중첩되는 댐 구조물(400)의 일 부분일 수 있다.
예시적인 실시예에서, 제1 댐 부분(430)의 상면의 레벨은 반도체 칩(200)의 상면의 레벨보다 낮은 레벨에 배치될 수 있다. 예를 들어, 제1 댐 부분(430)의 상면의 레벨은 반도체 칩(200)의 하면의 레벨보다 높고, 반도체 칩(200)의 상면의 레벨보다 낮을 수 있다. 다만 이에 한정되지 않고, 제1 댐 부분(430)의 상면의 레벨은 반도체 칩의 하면의 레벨보다 낮을 수도 있다.
제2 댐 부분(450)은 제1 댐 부분(430)의 외측에 배치되도록 상기 제1 댐 부분(430)과 연결되고, 수직 방향으로 상기 제1 길이(430_d)보다 작은 제2 길이(450_d)를 가지는 댐 구조물(400)의 일 부분일 수 있다. 또한, 제2 댐 부분(450)은 후술할 몰딩 층(600)과 맞닿는 댐 구조물(400)의 일 부분일 수 있다.
예시적인 실시예에서, 제2 댐 부분(450)의 외측면은 몰딩 층(600)의 측면과 동일 평면 상에 있을 수 있다. 즉, 제2 댐 부분(450)의 외측면은 반도체 패키지(20)의 측면과 동일 평면 상에 있을 수 있고, 상기 반도체 패키지(20)의 외관을 관측할 경우 상기 제2 댐 부분(450)의 일 부분이 관측될 수 잇다.
예시적인 실시예에서, 제1 댐 부분(430)의 외측면 및 접착 층(500)의 일 측면은 동일 평면 상에 있을 수 있다. 댐 구조물(400)의 적어도 일 부분 및 접착 층(500)의 적어도 일 부분이 다이싱 블레이드에 의해 제거될 수 있어서, 상기 제1 댐 부분(430)의 외측면 및 접착 층(500)의 일 측면이 동일 평면 상에 배치될 수 있다.
예시적인 실시예에서, 댐 구조물(400)의 단면을 봤을 경우, 상기 댐 구조물(400)의 단면은 영문자 L, 또는 좌우 반전된 영문자 L 형상일 수 있다.
예시적인 실시예에서, 댐 구조물(400)의 물질은 포토 리소그래피 공정이 가능한 PID 물질 및 감광성 폴리이미드(PSPI) 중 적어도 어느 하나를 포함할 수 있다. 다만 이에 한정되지 않고, 댐 구조물(400)의 물질은 산화 규소(SiO2) 및 에폭시 몰딩 컴파운드(EMC) 중 적어도 어느 하나를 포함할 수 있다.
예시적인 실시예에서, 댐 구조물(400)의 물질은 후술할 몰딩 층(600)의 물질과 실질적으로 동일할 수 있다. 예를 들어, 댐 구조물(400)의 물질 및 몰딩 층(600)의 물질은 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다. 댐 구조물(400)의 물질과 몰딩 층(600)의 물질이 동일한 경우, 상기 댐 구조물(400) 및 몰딩 층(600)은 일체화될 수 있다. 댐 구조물(400) 및 몰딩 층(600)이 일체화된 경우 상기 댐 구조물(400) 및 몰딩 층(600) 사이의 박리 현상이 감소될 수 있고, 이에 따라 반도체 패키지(10)의 구조적 신뢰성이 개선될 수 있다.
접착 층(500)은 패키지 기판(110) 상에 탑재되어 반도체 칩(200)을 패키지 기판(110) 상에 고정시도록 구성된 층일 수 있다.
예시적인 실시예에서, 접착 층(500)은 제1 반도체 칩(200) 및 패키지 기판(110) 사이에 개재되고 상기 제1 반도체 칩(200)과 수직 방향으로 중첩된 제1 접착 부분(510), 및 제1 반도체 칩(200)의 외측에 배치되고 적어도 일 부분이 상기 제1 댐 부분(430)의 상면과 맞닿는 제2 접착 부분(530)을 포함할 수 있다.
반도체 패키지(20)를 평면적 관점에서 봤을 경우, 접착 층(500)은 댐 구조물(400)의 제1 댐 부분(430)과 수직 방향으로 중첩될 수 있지만, 제2 댐 부분(450)과는 수직 방향으로 중첩되지 않을 수 있다. 즉, 반도체 패키지(20)를 평면적 관점에서 봤을 경우, 접착 층(500)은 제2 댐 부분(450)의 내측에 제공될 수 있다.
반도체 패키지(20)의 외관을 관측할 경우, 접착 층(500)은 관측되지 않을 수 있다. 이에 따라, 접착 층(500) 및 몰딩 층(600) 사이의 박리 현상이 감소될 수 있고, 반도체 패키지(20)의 구조적 신뢰성이 개선될 수 있다.
예시적인 실시에에서, 접착 층(500)의 제2 접착 부분(530)의 일 부분은 제1 댐 부분(430)과 수직 방향으로 중첩될 수 있다. 또한, 제2 접착 부분(530)의 측면 중 일 부분은 제1 댐 부분(430)의 외측면과 동일 평면 상에 배치될 수 있다.
예시적인 실시예에서, 접착 층(500)의 물질은 비전도성 필름(NCF)을 포함할 수 있다. 다만 전술한 바에 한정되지 않고, 접착 층(500)의 물질은 비전도성 페이스트(NCP), 절연성 폴리머, 및 에폭시 수지 중 적어도 어느 하나를 포함할 수 있다.
본 개시의 예시적 실시예에 따른 반도체 패키지(20)는 패키지 기판(110) 상에 탑재되어 접착 층(500)의 적어도 일 부분을 지지하는 댐 구조물(400), 및 상기 반도체 패키지(10)의 측면으로부터 내측에 제공된 접착 층(500)을 포함할 수 있다. 이에 따라, 반도체 패키지(20)의 접착 층(500)이 상기 반도체 패키지(20)의 측면에서 관측되지 않을 수 있어서, 상기 접착 층(500) 및 몰딩 층(600) 사이의 박리 현상이 감소되어 반도체 패키지(20)의 구조적 신뢰성이 개선될 수 있다.
또한, 패키지 기판(110) 상에 댐 구조물(400)을 형성하는 단계 이후, 상기 패키지 기판(110) 상에 접착 층(500)을 형성하는 단계, 및 상기 접착 층(500)의 적어도 일 부분 및 상기 댐 구조물(400)의 적어도 일 부분을 다이싱 블레이드를 통해 제거하는 단계가 수행될 수 있어서, 상기 다이싱 블레이드에 의한 패키지 기판(110)의 물리적 손상이 방지될 수 있다.
도 6은 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 방법(S100)의 흐름을 보여주는 플로우 차트이다. 또한, 도 7 내지 도 14는 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 방법(S100)의 각 단계들을 보여주는 도면들이다. 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 방법(S100)은 도 1 내지 도 3을 참조하여 설명한 반도체 패키지(10)의 제조 방법일 수 있다.
도 6을 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 방법(S100)은 패키지 기판(110) 상에 댐 구조물(400)을 형성하는 단계(S1100), 제1 반도체 칩(200)을 제1 접착 층(500_I)을 통해 패키지 기판(110) 상에 고정시키는 단계(S1200), 제2 반도체 칩(300)을 제2 접착 층(500_II)을 통해 제1 반도체 칩(200) 상에 고정시키는 단계(S1300), 제1 접착 층(500_I)의 일 부분, 제2 접착 층(500_II)의 일 부분, 및 댐 구조물(400)의 일 부분을 제거하는 단계(S1400), 패키지 기판(110) 상에 몰딩 층(600)을 형성하는 단계(S1500), 및 반도체 패키지를 개별화하는 단계(S1600) 등을 포함할 수 있다.
도 6, 도 7, 및 도 8을 함께 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 방법(S100)은 패키지 기판(110) 상에 댐 구조물(400)을 형성하는 단계(S1100)를 포함할 수 있다.
S1100 단계는, 패키지 기판(110) 상에 댐 층(400L)을 형성하는 단계(S1100a), 및 상기 댐 층(400L)을 패터닝하여 댐 구조물(400)을 형성하는 단계(S1100b)를 포함할 수 있다.
또한, S1100 단계의 수행 이전에, 캐리어 기판(미도시)이 패키지 기판(110)의 하부에 부착될 수 있다. 예시적인 실시예에서, 상기 캐리어 기판은 반도체 패키지의 다양한 제조 공정들에 대하여 안정성을 갖는 임의의 물질로 이루어질 수 있다.
추후 캐리어 기판을 레이저 어블레이션(laser ablation)에 의하여 분리 및 제거하고자 하는 경우, 상기 캐리어 기판은 투광성 기판일 수 있다. 선택적으로, 추후 캐리어 기판을 가열에 의하여 분리 및 제거하고자 하는 경우, 상기 캐리어 기판은 내열성 기판일 수 있다.
예시적인 실시예에서, 캐리어 기판은 유리 기판일 수 있다. 또는, 다른 예시적인 실시예에서, 캐리어 기판은 폴리이미드(polyimide, PI), 폴리에테르에테르케톤(polyetheretherketone, PEEK), 폴리에테르술폰(polyethersulfone, PES), 폴리페닐렌 설파이드(polyphenylene sulfide, PPS) 등과 같은 내열성 유기 고분자 물질로 이루어질 수 있지만 여기에 한정되는 것은 아니다.
예시적인 실시예에서, 패키지 기판(110)은 웨이퍼 레벨 또는 패널 레벨로 제공될 수 있다. 이에 따라, S1100 단계 내지 S1600 단계는 웨이퍼 레벨 또는 패널 레벨에서 수행될 수 있다.
S1100a 단계에서, 댐 층(400L)이 패키지 기판(110)의 상면 상에 도포될 수 있다. 예를 들어, 댐 층(400L)이 균일한 두께를 갖도록, 상기 댐 층(400L)은 스핑 코팅 공정을 통해 패키지 기판(110)의 상면 상에 제공될 수 있다.
예시적인 실시예에서, 댐 층(400L)이 패키지 기판(110) 상에서 약 8 마이크로미터 이상의 두께를 갖도록 상기 댐 층(400L)이 패키지 기판(110) 상에 도포될 수 있다. 예를 들어, 댐 층(400L)은 패키지 기판(110) 상에서 약 8 마이크로미터 내지 약 100 마이크로미터의 두께를 가질 수 있다.
예시적인 실시예에서, 댐 층(400L)의 물질은 포토 리소그래피 공정이 가능한 PID 물질 및 감광성 폴리이미드(PSPI) 중 적어도 어느 하나를 포함할 수 있다.
댐 층(400L)이 포토 리소그래피 공정이 가능한 물질을 포함할 수 있어서, S1100b 단계에서 상기 댐 층(400L)은 일반적인 포토 리소그래피 공정에 의해 패터닝될 수 있다.
이에 따라, S1100b 단계에서, 도 1 내지 도 3을 참조하여 설명한 댐 구조물(400)이 형성될 수 있다. 또한, S1100b 단계의 수행을 통해, 댐 구조물(400)은 패키지 기판(110)의 상부 기판 패드(115)를 노출시키고, 제1 반도체 칩(200)이 탑재되는 공간을 제공하는 댐 오프닝(400_O)을 가질 수 있다.
다만 전술한 바에 한정되지 않고, 패키지 기판(110) 상에 댐 구조물(400)을 형성하는 단계(S1100)는 패키지 기판(110)의 상면 상에 포토 레지스트 물질 층(미도시)을 형성하는 단계, 포토 레지스트 물질 층을 패터닝하여 댐 구조물(400)이 배치될 오프닝을 형성하는 단계, 상기 오프닝을 댐 층으로 채워 댐 구조물(400)을 형성하는 단계, 및 포토 레지스트 물질 층을 제거하는 단계를 포함할 수 있다.
전술한 공정으로 댐 구조물(400)이 형성된 경우, 상기 댐 구조물(400)의 물질은 산화 규소(SiO2) 및 에폭시 몰딩 컴파운드(EMC) 중 적어도 어느 하나를 포함할 수 있다.
도 6 및 도 9를 함께 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(10)의 제조 방법(S100)은 제1 반도체 칩(200)을 제1 접착 층(500_I)을 통해 패키지 기판(110) 상에 고정시키는 단계(S1200)를 포함할 수 있다.
예시적인 실시예에서, S1200 단계에서, 제1 반도체 칩(200)의 제1 칩 연결 단자(250)가 패키지 기판(110)의 상부 기판 패드(115)와 맞닿도록, 상기 제1 반도체 칩(200)이 상기 패키지 기판(110) 상에 탑재될 수 있다.
예시적인 실시예에서, S1200 단계의 수행 전에, 제1 접착 층(500_I)이 제1 반도체 칩(200)의 하면 상에 부착될 수 있다.
예시적인 실시예에서, S1200 단계에서, 제1 반도체 칩(200)의 제1 칩 연결 단자(250)는 열 압착 공정에 의해 상부 기판 패드(115)와 일체화될 수 있다. 상기 열 압착 공정이 수행됨에 따라, 제1 접착 층(500_I)은 열에 의해 유동성을 가질 수 있다. 이에 따라, 제1 접착 층(500_I)의 일 부분이 제1 반도체 칩(200)의 하면에 의해 눌린 경우, 상기 제1 접착 층(500_I)의 적어도 일 부분은 댐 구조물(400)의 상면 상에 안착될 수 있다.
예시적인 실시예에서, S1200 단계의 수행을 통해, 제1 접착 층(500_I)의 일부분은 제1 반도체 칩(200) 및 패키지 기판(110) 사이에 개재되어 제1 칩 연결 단자(250)를 감쌀 수 있고, 제1 접착 층(500_I)의 다른 일 부분은 제1 반도체 칩(200)의 측부에 배치되어 댐 구조물(400)의 상면 상에 안착될 수 있다.
도 6 및 도 10을 함께 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(10)의 제조 방법(S100)은 제2 반도체 칩(300)을 제2 접착 층(500_II)을 통해 제1 반도체 칩(200) 상에 고정시키는 단계(S1300)를 포함할 수 있다.
예시적인 실시예에서, S1300 단계에서, 제2 반도체 칩(300)의 제2 칩 연결 단자(350)가 제1 반도체 칩(200)의 제1 상부 칩 패드(240)와 맞닿도록, 상기 제2 반도체 칩(300)이 상기 제1 반도체 칩(200) 상에 탑재될 수 있다.
예시적인 실시예에서, S1300 단계의 수행 전에, 제2 접착 층(500_II)이 제2 반도체 칩(300)의 하면 상에 부착될 수 있다.
예시적인 실시예에서, S1300 단계에서, 제2 반도체 칩(300)의 제2 칩 연결 단자(350)는 열 압착 공정에 의해 제1 반도체 칩(200)의 제1 상부 칩 패드(240)와 일체화될 수 있다. 상기 열 압착 공정이 수행됨에 따라, 제2 접착 층(500_II)은 열에 의해 유동성을 가질 수 있다. 이에 따라, 제2 접착 층(500_II)의 일 부분이 제2 반도체 칩(300)의 하면에 의해 눌린 경우, 상기 제2 접착 층(500_II)의 적어도 일 부분은 제1 접착 층(500_I) 상에 안착되어 제1 반도체 칩(200)의 적어도 일 부분을 둘러쌀 수 있다.
예시적인 실시예에서, S1300 단계의 수행을 통해, 제2 접착 층(500_II)의 일부분은 제1 반도체 칩(200) 및 제2 반도체 칩(300) 사이에 개재되어 제2 칩 연결 단자(350)를 감쌀 수 있고, 제2 접착 층(500_II)의 다른 일 부분은 제1 반도체 칩(200)의 측부에 배치되어 상기 제1 반도체 칩(200)의 측면의 적어도 일 부분을 감쌀 수 있다.
또한, 제1 접착 층(500_I) 및 제2 접착 층(500_II)이 실질적으로 동일한 물질을 포함할 수 있어서, 상기 제1 접착 층(500_I) 및 상기 제2 접착 층(500_II)은 일체화될 수 있다.
도 6, 도 11, 및 도 12를 함께 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(10)의 제조 방법(S100)은 제1 접착 층(500_I)의 일 부분, 제2 접착 층(500_II)의 일 부분, 및 댐 구조물(400)의 일 부분을 제거하는 단계(S1400)를 포함할 수 있다.
예시적인 실시예에서, S1400 단계는, 다이싱 블레이드(1100)의 회전을 통해 제1 접착 층(500_I)의 일 부분, 제2 접착 층(500_II)의 일 부분, 및 댐 구조물(400)의 일 부분을 물리적으로 식각하는 단계를 포함할 수 있다.
예시적인 실시예에서, S1400 단계의 수행을 통해, 댐 구조물(400)의 단면은 영문자 L 또는 좌우 반전된 영문자 L 형상으로 형성될 수 있다.
구체적으로, 댐 구조물(400)은 수직 방향으로 제1 길이(430_d)를 갖고 후술할 접착 층(500)의 일 부분과 수직 방향으로 중첩되는 제1 댐 부분(430), 및 제1 댐 부분(430)의 외측에 배치되도록 상기 제1 댐 부분(430)과 연결되고, 수직 방향으로 상기 제1 길이(430_d)보다 작은 제2 길이(450_d)를 가지는 제2 댐 부분(450)을 포함할 수 있다.
S1400 단계에서, 댐 구조물(400)의 적어도 일 부분, 및 접착 층(500)의 적어도 일 부분이 다이싱 블레이드(1100)에 의해 제거될 수 있어서, 상기 제1 댐 부분(430)의 외측면 및 접착 층(500)의 일 측면이 동일 평면 상에 배치될 수 있다.
또한, S1400 단계의 수행을 통해, 댐 구조물(400)의 제1 댐 부분(430)은 접착 층(500)의 일 부분과 수직 방향으로 중첩될 수 있다. 즉, 댐 구조물(400)의 제1 댐 부분(430)의 상면은 접착 층(500)과 맞닿을 수 있고, 댐 구조물(400)의 제2 댐 부분(450)의 상면은 외부에 노출될 수 있다.
또한, S1400 단계의 수행을 통해, 접착 층(500)은 제1 반도체 칩(200) 및 패키지 기판(110) 사이에 개재되고 상기 제1 반도체 칩(200)과 수직 방향으로 중첩된 제1 접착 부분(510), 제1 반도체 칩(200)의 외측에 배치되고 적어도 일 부분이 상기 제1 댐 부분(430)의 상면과 맞닿는 제2 접착 부분(530), 및 제1 반도체 칩(200) 및 제2 반도체 칩(300) 사이에 개재되고 상기 제2 반도체 칩(300)과 수직 방향으로 중첩된 제3 접착 부분(550)을 포함할 수 있다.
예시적인 실시예에서, S1400 단계에서, 다이싱 블레이드(1100)는 댐 구조물(400)에 의해 지지되는 접착 층(500)을 제거할 수 있어서, 상기 다이싱 블레이드(1100)는 댐 구조물(400)의 하부에 배치된 패키지 기판(110)을 제거하지 않을 수 있다. 이에 따라, S1400 단계에서, 다이싱 블레이드(1100)에 의한 패키지 기판(110)의 물리적 손상이 방지될 수 있다.
도 6, 및 도 13을 함께 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(10)의 제조 방법(S100)은 패키지 기판(110) 상에 몰딩 층(600)을 형성하는 단계(S1500)를 포함할 수 있다.
예시적인 실시예에서, S1500 단계에서, 몰딩 층(600)이 댐 구조물(400), 접착 층(500), 및 제2 반도체 칩(300)을 감싸도록 상기 몰딩 층(600)이 패키지 기판(110) 상에 형성될 수 있다.
예시적인 실시예에서, 몰딩 층(600)은 제2 반도체 칩(300)의 상면을 덮을 수 있다. 다만 전술한 바에 한정되지 않고, 몰딩 층(600)은 제2 반도체 칩(300)의 상면을 외부에 노출시킬 수 있다.
예를 들어, S1500 단계는, 패키지 기판(110) 상에 몰딩 층(600)을 형성하는 단계, 및 상기 몰딩 층(600)의 일 면 및 제2 반도체 칩(300)의 상면이 동일 평면 상에 있도록 상기 몰딩 층(600)의 일 부분을 그라인딩하는 단계를 포함할 수 있다.
도 6, 및 도 14를 함께 참조하면, 본 개시의 예시적 실시예에 따른 반도체 패키지(10)의 제조 방법(S100)은 반도체 패키지를 개별화하는 단계(S1600)를 포함할 수 있다.
예시적인 실시예에서, S1600 단계의 수행 이전에, 패키지 기판(110)의 하부 기판 패드(117)에 패키지 연결 단자(150)를 부착하는 단계가 수행될 수 있다. 다만 이에 한정되지 않고, 패키지 연결 단자(150)를 형성하는 단계는, S1600 단계의 수행 이후에 수행될 수도 있다.
예시적인 실시예에서, S1600 단계에서, 다이싱 블레이드(1200)는 S1500 단계의 구조물을 개별화할 수 있다. 예를 들어, S1600 단계에서, 다이싱 블레이드(1200)는 패키지 기판(110)의 스크라이브 레인을 절단할 수 있다. 이에 따라, S1500 단계의 구조물은 개별화될 수 있다.
예시적인 실시예에서, S1600 단계에서, 다이싱 블레이드(1200)는 몰딩 층(600), 댐 구조물(400)의 제2 댐 부분(450), 및 패키지 기판(110)을 절단할 수 있다. 즉, 다이싱 블레이드(1200)는 접착 층(500)을 절단하지 않을 수 있다.
본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 방법(S100)이 댐 구조물(400)에 의해 지지되는 접착 층(500)의 일 부분을 다이싱 블레이드(1100)를 통해 제거하는 단계를 포함할 수 있어서, 상기 다이싱 블레이드(1100)에 의한 패키지 기판(110)의 물리적 손상이 방지될 수 있다.
또한, 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 방법(S100)으로 제조된 반도체 패키지(10)의 접착 층(500)이 상기 반도체 패키지(10)의 측면에 노출되지 않을 수 있어서, 상기 접착 층(500) 및 몰딩 층(600) 사이의 박리 현상이 감소되어 반도체 패키지(10)의 구조적 신뢰성이 개선될 수 있다.
이상에서 설명한 본 개시의 기술적 사상은 전술한 실시예들 및 첨부된 도면들에 한정되지 않는다. 또한 본 개시의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (10)

  1. 패키지 기판;
    상기 패키지 기판 상에 탑재되는 제1 반도체 칩;
    상기 제1 반도체 칩 상에 탑재되는 제2 반도체 칩;
    상기 패키지 기판 상에 탑재되고 평면적 관점에서 상기 제1 반도체 칩 및 상기 제2 반도체 칩을 포위하는 댐 구조물로서, 수직 방향으로 제1 길이를 갖고 상기 제1 반도체 칩의 측면을 향하는 내측면 및 상기 내측면에 반대되는 외측면을 갖는 제1 댐 부분; 및 상기 제1 댐 부분의 외측에 배치되도록 상기 제1 댐 부분과 연결되고 수직 방향으로 상기 제1 길이보다 작은 제2 길이를 갖는 제2 댐 부분;을 포함하는 상기 댐 구조물;
    상기 패키지 기판 상에 배치된 접착 층으로서, 상기 제1 반도체 칩 및 상기 패키지 기판 사이에 개재되고 상기 제1 반도체 칩과 수직 방향으로 중첩되는 제1 접착 부분; 상기 제1 반도체 칩의 외측에 배치되고 적어도 일 부분이 상기 제1 댐 부분의 상면과 맞닿는 제2 접착 부분; 및 상기 제1 반도체 칩 및 상기 제2 반도체 칩 사이에 개재되고 상기 제2 반도체 칩과 수직 방향으로 중첩되는 제3 접착 부분;을 포함하는 상기 접착 층; 및
    상기 패키지 기판 상에 배치되어 상기 접착 층 및 상기 제2 반도체 칩을 감싸고, 적어도 일 부분이 상기 제2 댐 부분의 상면과 맞닿는 몰딩 층;
    을 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 댐 구조물의 물질은,
    포토 리소그래피 공정이 가능한 PID 물질 및 감광성 폴리이미드(PSPI) 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 댐 구조물의 물질 및 상기 몰딩 층의 물질은 동일한 것을 특징으로 하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 몰딩 층은,
    상기 제1 댐 부분의 외측면 및 상기 제2 댐 부분의 상면과 맞닿고,
    상기 접착 층은,
    상기 제1 댐 부분의 상면 및 상기 제1 댐 부분의 내측면과 맞닿는 것을 특징으로 하는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 몰딩 층의 측면 및 상기 제2 댐 부분의 외측면은 동일 평면 상에 배치되고,
    상기 반도체 패키지를 평면적 관점에서 봤을 경우, 상기 접착 층은 상기 제2 댐 부분의 내측에 배치되는 것을 특징으로 하는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 제1 댐 부분의 상면은,
    상기 제1 반도체 칩의 상면보다 낮은 레벨에 배치되는 것을 특징으로 하는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 제2 댐 부분의 상면은,
    상기 패키지 기판의 상면이 연장된 방향과 평행한 방향으로 연장된 평면 형상인 것을 특징으로 하는 반도체 패키지.
  8. 패키지 기판;
    상기 패키지 기판 상에 탑재되는 반도체 칩;
    상기 패키지 기판 상에 배치되고 평면적 관점에서 상기 반도체 칩을 포위하는 댐 구조물로서, 수직 방향으로 제1 길이를 갖는 제1 댐 부분; 및 상기 제1 댐 부분의 외측에 배치되도록 상기 제1 댐 부분과 연결되고, 수직 방향으로 상기 제1 길이보다 작은 제2 길이를 갖는 제2 댐 부분;을 포함하는 상기 댐 구조물;
    상기 패키지 기판 상에 배치된 접착 층으로서, 상기 반도체 칩 및 상기 패키지 기판 사이에 개재되고 상기 반도체 칩과 수직 방향으로 중첩된 제1 접착 부분; 및 상기 반도체 칩의 외측에 배치되고 적어도 일 부분이 상기 제1 댐 부분의 상면 상에 안착되는 제2 접착 부분;을 포함하는 상기 접착 층; 및
    상기 패키지 기판 상에서 상기 반도체 칩, 상기 댐 구조물, 및 상기 접착 층을 감싸는 몰딩 층;
    을 포함하는 반도체 패키지.
  9. 제8 항에 있어서,
    상기 제2 댐 부분의 상면은 곡면 형상이고,
    상기 제2 댐 부분의 상기 제2 길이는,
    상기 반도체 칩의 측면으로부터 멀어질수록 점차적으로 작아지는 것을 특징으로 하는 반도체 패키지.
  10. 패키지 기판;
    상기 패키지 기판 상에 탑재되는 제1 반도체 칩으로서, 제1 활성 층을 갖는 제1 반도체 기판; 상기 제1 반도체 기판의 하면 상에 배치된 제1 하부 칩 패드; 상기 제1 반도체 기판의 적어도 일 부분을 수직 방향으로 통과하여 상기 제1 활성 층과 연결된 칩 관통 전극; 및 상기 제1 반도체 기판의 상면 상에 배치되어 상기 칩 관통 전극과 연결된 제1 상부 칩 패드; 및 상기 제1 하부 칩 패드 및 상기 패키지 기판 사이에 개재된 제1 칩 연결 단자;를 포함하는 상기 제1 반도체 칩;
    상기 제1 반도체 칩 상에 탑재되는 제2 반도체 칩으로서, 제2 활성 층을 갖고 상기 제1 반도체 기판 상에 탑재되는 제2 반도체 기판; 상기 제2 반도체 기판의 하면 상에 배치된 제2 하부 칩 패드; 및 상기 제2 하부 칩 패드 및 상기 제1 상부 칩 패드 사이에 개재된 제2 칩 연결 단자;를 포함하는 상기 제2 반도체 칩;
    상기 패키지 기판 상에 탑재되고 평면적 관점에서 상기 제1 반도체 칩 및 상기 제2 반도체 칩을 포위하는 댐 구조물로서, 수직 방향으로 제1 길이를 갖고 상기 제1 반도체 칩의 측면을 향하는 내측면 및 상기 내측면에 반대되는 외측면을 갖는 제1 댐 부분; 및 상기 제1 댐 부분의 외측에 배치되도록 상기 제1 댐 부분과 연결되고 수직 방향으로 상기 제1 길이보다 작은 제2 길이를 갖는 제2 댐 부분;을 포함하는 상기 댐 구조물;
    상기 패키지 기판 상에 배치된 접착 층으로서, 상기 제1 반도체 칩과 수직 방향으로 중첩되고 상기 제1 반도체 칩 및 상기 패키지 기판 사이에 개재되어 상기 제1 칩 연결 단자를 감싸는 제1 접착 부분; 상기 제1 반도체 칩의 외측에 배치되고 적어도 일 부분이 상기 제1 댐 부분의 상면 상에 안착된 제2 접착 부분; 및 상기 제2 반도체 칩과 수직 방향으로 중첩되고 상기 제1 반도체 칩 및 상기 제2 반도체 칩 사이에 개재되어 상기 제2 칩 연결 단자를 감싸는 제3 접착 부분;을 포함하는 상기 접착 층; 및
    상기 패키지 기판 상에 배치되어 상기 접착 층 및 상기 제2 반도체 칩을 감싸고, 적어도 일 부분이 상기 제2 댐 부분의 상면 상에 안착된 몰딩 층;
    을 포함하는 반도체 패키지.
KR1020210161494A 2021-11-22 2021-11-22 반도체 패키지 KR20230075165A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020210161494A KR20230075165A (ko) 2021-11-22 2021-11-22 반도체 패키지
US17/868,308 US20230163092A1 (en) 2021-11-22 2022-07-19 Semiconductor package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210161494A KR20230075165A (ko) 2021-11-22 2021-11-22 반도체 패키지

Publications (1)

Publication Number Publication Date
KR20230075165A true KR20230075165A (ko) 2023-05-31

Family

ID=86384237

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210161494A KR20230075165A (ko) 2021-11-22 2021-11-22 반도체 패키지

Country Status (2)

Country Link
US (1) US20230163092A1 (ko)
KR (1) KR20230075165A (ko)

Also Published As

Publication number Publication date
US20230163092A1 (en) 2023-05-25

Similar Documents

Publication Publication Date Title
US11749592B2 (en) Package-on-package type semiconductor package including a lower semiconductor package and an upper semiconductor package
US11784168B2 (en) Semiconductor chip, semiconductor device, and semiconductor package including the semiconductor chip
US11557543B2 (en) Semiconductor package
US11764182B2 (en) Semiconductor package and semiconductor device including the same
KR101142339B1 (ko) 반도체 칩
KR20210007457A (ko) 반도체 패키지
KR20210009161A (ko) 반도체 패키지 제조 방법
KR20230075165A (ko) 반도체 패키지
US11749630B2 (en) Interconnect structure and semiconductor chip including the same
KR20220089365A (ko) 패키지 기판 및 이를 포함하는 반도체 패키지
KR102633137B1 (ko) 반도체 패키지
US11581290B2 (en) Semiconductor package
US20230117654A1 (en) Semiconductor package
US11450634B2 (en) Package substrate and semiconductor package with elevated bonding pad, and comprising the same
US20240170382A1 (en) Semiconductor package and method of manufacturing the semiconductor package
KR102610247B1 (ko) 반도체 패키지 및 이의 제조 방법
US11824023B2 (en) Semiconductor chip and semiconductor package including the same
US11164853B1 (en) Chip package and manufacturing method thereof
US20240038725A1 (en) Semiconductor package
KR20230011746A (ko) 반도체 패키지
KR20230066978A (ko) 인터포저 구조물 및 이를 포함하는 반도체 패키지
KR20220026435A (ko) 반도체 패키지
KR20230064406A (ko) 반도체 패키지
KR20220089686A (ko) 재배선 구조물 및 이를 포함하는 반도체 패키지
KR20200113786A (ko) 인터포저 제조 방법 및 반도체 패키지 제조 방법