KR20200113786A - 인터포저 제조 방법 및 반도체 패키지 제조 방법 - Google Patents

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KR20200113786A
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유승관
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Abstract

본 개시의 예시적 실시예에 따른 인터포저 제조 방법은 인터포저 기판의 제1 면에 대향하는 제2 면에 하부 절연층을 도포하는 단계; 상기 제1 면 상의 제1 정렬키와 제1 포토마스크를 정렬시키고, 상기 하부 절연층을 패터닝하여 상기 제2 면 상에 하부 회로 패턴 및 제2 정렬키를 형성하는 단계; 상기 하부 절연층 상에 하부 금속막을 형성하는 단계; 상기 제2 정렬키와 제2 포토마스크를 정렬시키고, 상기 금속막 상의 포토레지스트 층을 패터닝하여 상기 하부 회로 패턴을 노출시키는 단계; 및 상기 하부 회로 패턴에 연결 단자를 형성하는 단계;를 포함하는 것을 특징으로 한다.

Description

인터포저 제조 방법 및 반도체 패키지 제조 방법{METHOD FOR MANUFACTURING INTERPOSER, AND MEHTOD FOR MANUFACTURING SEMICONDUCTOR PACKAGE}
본 개시의 기술적 사상은 인터포저 제조 방법 및 반도체 패키지 제조 방법에 관한 것으로서, 보다 자세하게는 제조 공정을 간소화하여 제조 비용을 절감시킬 수 있는 인터포저 제조 방법 및 상기 인터포저를 포함하는 반도체 패키지 제조 방법에 관한 것이다.
반도체가 고집적화됨에 따라, 인쇄 회로 기판(Printed circuit board, PCB)으로는 그러한 고집적도를 수용하지 못하는 경우가 빈번하게 발생할 수 있다. 이를 해결하기 위해, 반도체 칩과 패키지 기판 사이에 인터포저를 개재시키는 반도체 패키지 구조가 사용되고 있다. 인터포저의 제조 공정은 복잡하고, 비용이 많이 발생하기 때문에, 간소화된 공정 및 경제적인 비용으로 인터포저를 대량 생산을 하기 위해서는 아직 해결해야 할 문제점들이 다수 존재하는 실정이다.
본 개시의 기술적 사상이 해결하고자 하는 과제들 중 하나는 인터포저의 제조 공정을 간소화하여 제조 비용을 절감시킬 수 있는 인터포저 제조 방법을 제공하는 것이다.
본 개시의 기술적 사상이 해결하고자 하는 과제들 중 하나는 인터포저를 회로 기판과 용이하게 정렬하여, 상기 회로 기판 상에 탑재할 수 있는 반도체 패키지 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위해서, 본 개시의 일 실시예로 인터포저 기판의 제1 면에 대향하는 제2 면에 하부 절연층을 도포하는 단계; 상기 제1 면 상의 제1 정렬키와 제1 포토마스크를 정렬시키고, 상기 하부 절연층을 패터닝하여 상기 제2 면 상에 하부 회로 패턴 및 제2 정렬키를 형성하는 단계; 상기 하부 절연층 상에 하부 금속막을 형성하는 단계; 상기 제2 정렬키와 제2 포토마스크를 정렬시키고, 상기 금속막 상의 포토레지스트 층을 패터닝하여 상기 하부 회로 패턴을 노출시키는 단계; 및 상기 하부 회로 패턴에 연결 단자를 형성하는 단계;를 포함하는 인터포저 제조 방법을 제공한다.
본 개시의 일 실시예로 인터포저 기판 내에 관통 전극을 형성하는 단계; 상기 인터포저 기판의 제1 면 상에 상부 절연층을 도포하는 단계; 상기 상부 절연층을 패터닝하여 상부 회로 패턴 및 제1 정렬키를 형성하는 단계; 상기 상부 절연층 상에 상부 금속막을 도포하는 단계; 상기 상부 금속막 상에 도전성 패턴을 형성하는 단계; 상기 제1 면과 대향하는 제2 면으로부터 상기 제1 면을 향하는 방향으로 상기 인터포저 기판을 식각하고, 상기 관통 전극을 외부에 노출시키는 단계; 상기 제2 면 상에 하부 절연층을 도포하는 단계; 상기 제1 정렬키와 제1 포토마스크를 정렬시키고, 상기 하부 절연층을 패터닝하여 상기 제2 면 상에 하부 회로 패턴 및 제2 정렬키를 형성하는 단계; 상기 하부 절연층 상에 하부 금속막을 형성하는 단계; 상기 하부 절연층 상에 금속막을 도포하는 단계; 상기 제2 정렬키와 제2 포토마스크를 정렬시키고, 상기 금속막 상의 포토레지스트 층을 패터닝하여 상기 하부 회로 패턴을 노출시키는 단계; 및 상기 하부 회로 패턴에 연결 단자를 형성하는 단계;를 포함하는 인터포저 제조 방법을 제공한다.
본 개시의 일 실시예로 인터포저를 제조하는 단계; 상기 인터포저를 회로 기판 상에 탑재하는 단계; 상기 인터포저 상에 반도체 칩을 탑재하는 단계; 및 상기 인터포저 및 상기 반도체 칩을 몰딩하는 봉지재를 형성하는 단계;를 포함하고, 상기 인터포저를 제조하는 단계는, 인터포저 기판의 제1 면에 대향하는 제2 면에 하부 절연층을 도포하는 단계; 상기 제1 면 상의 제1 정렬키와 제1 포토마스크를 정렬시키고, 상기 하부 절연층을 패터닝하여 상기 제2 면 상에 하부 회로 패턴 및 제2 정렬키를 형성하는 단계; 상기 하부 절연층 상에 하부 금속막을 형성하는 단계; 상기 제2 정렬키와 제2 포토마스크를 정렬시키고, 상기 금속막 상의 포토레지스트 층을 패터닝하여 상기 하부 회로 패턴을 노출시키는 단계; 및 상기 하부 회로 패턴에 연결 단자를 형성하는 단계;를 포함하는 반도체 패키지 제조 방법을 제공한다.
본 개시의 기술적 사상에 따른 인터포저 제조 방법은 인터포저 기판의 제1 면 상의 정렬키와 포토마스크를 정렬시키고, 상기 제1 면에 대향하는 제2 면 상의 하부 절연층을 패터닝하여 상기 제2 면 상에 하부 회로 패턴을 형성하는 단계를 포함할 수 있어서, 상기 제2 면 상에 상기 하부 회로 패턴을 형성하기 위한 별도의 정렬키를 형성하는 단계를 포함하지 않을 수 있다. 이에 따라, 본 개시의 인터포저 제조 방법은 제조 공정을 간소화시킬 수 있고, 제조 비용을 절감시킬 수 있다.
본 개시의 기술적 사상에 따른 반도체 패키지 제조 방법은 인터포저의 제조 단계에서 형성된 정렬키와 회로 기판을 정렬하는 단계를 포함할 수 있어서, 인터포저를 회로 기판과 용이하게 정렬하여 회로 기판 상에 탑재할 수 있다.
도 1은 본 개시의 일 실시예에 따른 인터포저의 단면도이다.
도 2는 본 개시의 일 실시예에 따른 인터포저 기판의 평면도이다.
도 3 내지 도 6은 본 개시의 일 실시예에 따른 인터포저 기판 내 관통 전극을 형성하는 단계들을 보여주는 도면들이다.
도 7 내지 도 13은 본 개시의 일 실시예에 따른 인터포저 기판의 제1 면 상에 인터포저의 구성 요소들을 형성하는 단계들을 보여주는 도면들이다.
도 14 내지 도 16은 본 개시의 일 실시예에 따른 인터포저 기판의 제2 면 상에 관통 전극을 노출시키고, 관통 전극의 일 부분을 식각하는 단계들을 보여주는 도면들이다.
도 17은 본 개시의 일 실시예에 따른 인터포저 기판의 제2 면 상에 인터포저의 구성 요소들을 형성하는 단계들의 흐름을 나타내는 플로우 차트이다
도 18 내지 도 27은 본 개시의 일 실시예에 따른 인터포저 기판의 제2 면 상에 인터포저의 구성 요소들을 형성하는 단계들을 보여주는 도면들이다.
도 28은 본 개시의 일 실시예에 따른 인터포저 기판을 절단하는 단계를 보여주는 도면이다.
도 29는 본 개시의 일 실시예에 따른 인터포저를 포함하는 반도체 패키지의 제조 방법의 흐름을 나타내는 플로우 차트이다.
도 30 내지 도 33은 본 개시의 일 실시예에 따른 인터포저를 포함하는 반도체 패키지의 제조 방법의 단계들을 보여주는 도면들이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시예들에 대해 상세히 설명한다.
도 1은 본 개시의 일 실시예에 따른 인터포저(100)의 단면도이다. 본 개시의 일 실시예에 따른 인터포저(100)는 실장 영역(D1) 및 잔여 영역(D2)을 포함할 수 있다. 실장 영역(D1)은 인터포저(100)의 구성요소들이 형성되고, 후술할 반도체 칩(도 31, 310)이 탑재되는 영역일 수 있다. 잔여 영역(D2)은 인터포저(100)의 개별화 단계 후 잔여하는 인터포저 기판(10)의 스크라이브 레인(SL)의 적어도 일 영역일 수 있다.
본 개시의 인터포저(100)는 실장 영역(D1)에서 인터포저 기판(10), 관통 전극(11), 절연막(12), 식각 저지막(13), 제1 상부 절연층(14), 제1 상부 금속막(15), 제1 도전성 패턴(16), 제2 상부 절연층(17), 제2 상부 금속막(18), 제2 도전성 패턴(19), 보호막(20), 하부 절연층(21), 하부 금속막(22), 및 연결 단자(23)를 포함할 수 있다. 또한, 인터포저(100)는 잔여 영역(D2)에서 제1 정렬키(24) 및 제2 정렬키(25)를 포함할 수 있다.
일 실시예에서, 인터포저 기판(10)은 제1 면(10a) 및 상기 제1 면(10a)에 대향하는 제2 면(10b)을 포함할 수 있다. 인터포저 기판(10)은 제1 면(10a) 및 제2 면(10b) 상에 형성되는 구성 요소들을 지지하는 기판일 수 있다. 인터포저 기판(10)은 실리콘(Silicon, Si)을 포함할 수 있다. 다만 이에 한정되지 않고, 인터포저 기판(10)은 게르마늄(Germanium)과 같은 반도체 원소를 포함할 수도 있고, SiC(Silicon Carbide), GaAs(Gallium Arsenide), InAs(Indium Arsenide), 및 InP(Indium Phosphide)와 같은 반도체 화합물을 포함할 수도 있다.
일 실시예에서, 관통 전극(Through Silicon Via, TSV, 11)은 인터포저 기판(10)을 관통하여 형성될 수 있다. 보다 구체적으로, 관통 전극(11)은 인터포저 기판(10)을 관통할 수 있고, 제1 면(10a) 및 제2 면(10b) 상에 노출될 수 있다. 관통 전극(11)은 제1 면(10a) 상에 형성된 제1 상부 금속막(15) 및 제2 면(10b) 상에 형성된 하부 금속막(22)과 연결될 수 있다.
도 1에 도시된 바와 같이, 관통 전극(11)은 인터포저 기판(10)의 제1 면(10a)에서 멀어질수록 단면적이 좁아지는 테이퍼(Tapered) 형상일 수 있다. 예를 들어, 관통 전극(11)의 제1 방향(X)의 너비(d)는 제1 면(10a)에서 멀어질수록 작아질 수 있다. 다만 이에 한정되지 않고, 관통 전극(11)의 제1 방향(X)의 너비(d)는 제1 면(10a)에서부터 제2 면(10b)까지 실질적으로 동일할 수도 있다. 예를 들어, 관통 전극(11)은 원기둥 형상 또는 직육면체 형상일 수도 있다.
또한, 도 1에 도시되지 않았지만, 관통 전극(11)은 시드층(미도시) 및 도전층(미도시)이 순차적으로 형성된 구조일 수 있다. 상기 도전층은 도전성 물질들을 포함할 수 있고, 예를 들어 상기 도전층은 금속 물질일 수 있다. 일 실시예에서, 상기 도전층은 알루미늄(Al), 금(Au), 베릴륨(Be), 비스부트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 지르코늄(Zr) 중 적어도 어느 하나를 포함할 수 있다.
일 실시예에서, 절연막(12)은 관통 전극(11)을 인터포저 기판(10)으로부터 전기적으로 절연시키기 위한 막일 수 있다. 도 1에 도시된 바와 같이, 절연막(12)은 인터포저 기판(10)의 제1 면(10a) 및 내측면, 관통 전극(11)의 측면을 따라 형성될 수 있다. 절연막(12)은 산화물, 질화물, 또는 산질화물을 포함할 수 있고, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. 또한, 절연막(12)은 인터포저 기판(10)의 제1 면(10a)의 일 부분만을 덮을 수 있고, 관통 전극(11)의 상면을 제1 면(10a)에 노출시킬 수 있다. 이에 따라, 제1 상부 금속막(15)은 관통 전극(11) 상에 형성되어, 관통 전극(11)과 전기적으로 연결될 수 있다.
일 실시예에서, 식각 저지막(13)은 인터포저 기판(10)의 절연막(12) 상에 있을 수 있다. 또한, 식각 저지막(13)은 관통 전극(11)의 상면을 덮지 않을 수 있다. 식각 저지막(13)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 및 실리콘 카바이드 등을 포함할 수 있다. 식각 저지막(13)의 소재는 절연막(12)의 소재와 다를 수 있다.
일 실시예에서, 제1 상부 절연층(14)은 인터포저 기판(10)의 제1 면(10a) 상에 있을 수 있다. 보다 구체적으로, 제1 상부 절연층(14)은 식각 저지막(13) 상에 있을 수 있다. 제1 상부 절연층(14)은 산화물, 질화물, 또는 산질화물을 포함할 수 있고, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. 제1 상부 절연층(14)에는 후술할 포토리소그래피 공정을 통해 제1 오프닝(도 8, 14H)이 형성될 수 있다. 제1 오프닝(14H)은 인터포저 기판(10)의 제1 면(10a)에 관통 전극(11)을 노출시킬 수 있다. 제1 상부 절연층(14)에 형성된 제1 오프닝(14H)에는 후술할 제1 상부 금속막(15) 및 제1 도전성 패턴(16)이 순차적으로 적층될 수 있다.
일 실시예에서, 제1 상부 금속막(15)은 제1 상부 절연층(14)의 상면의 적어도 일 부분 및 내측면, 관통 전극(11)의 상면 상에 있을 수 있다. 또한, 제1 상부 금속막(15)은 관통 전극(11)의 상면과 접촉하고, 관통 전극(11)과 전기적으로 연결될 수 있다. 도 1 에 도시되지 않았지만, 제1 상부 금속막(15)은 복수의 금속막들이 적층된 구조일 수 있다. 상기 복수의 금속막들의 적층 수 및 재질은 다양하게 결정될 수 있다. 예를 들어, 제1 상부 금속막(15)은 티타늄(Ti) 금속막에 구리(Cu) 금속막이 적층된 구조일 수 있다.
일 실시예에서, 제1 도전성 패턴(16)은 제1 상부 절연층(14)에 형성된 제1 오프닝(14H)을 채우는 재배선 패턴일 수 있다. 제1 도전성 패턴(16)은 전기 전도성이 우수한 금속을 포함할 수 있고, 예를 들어, 제1 도전성 패턴(16)은 구리를 포함할 수 있다. 제1 도전성 패턴(16)은 제1 상부 금속막(15)과 접촉할 수 있고, 이에 따라, 제1 도전성 패턴(16)은 관통 전극(11)과 전기적으로 연결될 수 있다.
일 실시예에서, 제2 상부 절연층(17)은 제1 상부 절연층(14) 상에 있을 수 있다. 보다 구체적으로, 제2 상부 절연층(17)은 제1 상부 절연층(14)의 상면 및 제1 도전성 패턴(16)의 상면의 적어도 일 부분 상에 있을 수 있다. 제2 상부 절연층(17)은 산화물, 질화물, 또는 산질화물을 포함할 수 있고, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. 제2 상부 절연층(17)의 소재는 제1 상부 절연층(14)의 소재와 실질적으로 동일할 수 있다. 다만 이에 한정되지 않고, 제1 상부 절연층(14) 및 제2 상부 절연층(17)의 소재는 다를 수도 있다. 제2 상부 절연층(17)에는 제1 도전성 패턴(16)의 상면의 적어도 일부를 노출시키는 제2 오프닝(미도시)이 형성될 수 있다. 상기 제2 오프닝은 후술할 포토 공정을 통해 형성될 수 있다. 제2 상부 절연층(17)에 형성된 상기 제2 오프닝에는 후술할 제2 상부 금속막(18) 및 제2 도전성 패턴(19)이 순차적으로 적층될 수 있다.
일 실시예에서, 제2 상부 금속막(18)은 제2 상부 절연층(17)의 상면의 적어도 일 부분 및 내측면, 제1 도전성 패턴(16)의 상면 상에 있을 수 있다. 제2 상부 금속막(18)은 제1 도전성 패턴(16)의 상면과 접촉하고, 제1 도전성 패턴(16)과 전기적으로 연결될 수 있다. 도 1 에 도시되지 않았지만, 제2 상부 금속막(18)은 복수의 금속막들이 적층된 구조일 수 있다. 상기 복수의 금속막들의 적층 수 및 소재들은 다양하게 결정될 수 있다. 예를 들어, 제2 상부 금속막(18)은 티타늄(Ti) 금속막에 구리(Cu) 금속막이 적층된 구조일 수 있다.
일 실시예에서, 제2 도전성 패턴(19)은 제2 상부 절연층(17)에 형성된 상기 제2 오프닝을 채우는 재배선 패턴일 수 있다. 또한, 제2 도전성 패턴(19)은 전기 전도성이 우수한 금속을 포함할 수 있고, 예를 들어, 제2 도전성 패턴(19)은 구리를 포함할 수 있다. 제2 도전성 패턴(19)은 제2 상부 금속막(18)과 접촉할 수 있고, 이에 따라, 제2 도전성 패턴(19)은 제1 도전성 패턴(16) 및 관통 전극(11)과 전기적으로 연결될 수 있다.
일 실시예에서, 제2 도전성 패턴(19) 상에는 반도체 칩(310)이 탑재될 수 있다. 반도체 칩(310) 상에 형성된 복수의 개별 소자들은 제2 도전성 패턴(19), 제2 상부 금속막(18), 제1 도전성 패턴(16), 및 제1 상부 금속막(15)을 순차적으로 거쳐, 관통 전극(11)과 전기적으로 연결될 수 있다.
일 실시예에서, 보호막(20)은 인터포저 기판(10)의 제2 면(10b)의 일 부분만을 덮고, 관통 전극(11)의 하면을 제2 면(10b)에 노출시킬 수 있다. 보호막(20)은 인터포저 기판(10)의 제2 면(10b)의 일 부분을 약 1 마이크로미터 이하의 두께로 덮을 수 있다. 보호막(20)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 및 실리콘 카바이드 등을 포함할 수 있다. 도 1에 도시된 바와 같이, 보호막(20)의 하면은 관통 전극(11)의 하면과 실질적으로 동일한 높이에 있을 수 있다.
일 실시예에서, 하부 절연층(21)은 보호막(20) 상에 있을 수 있다. 보다 구체적으로, 하부 절연층(21)은 인터포저 기판(10)의 제2 면(10b) 상의 보호막(20) 상에 약 3 마이크로미터 내지 약 10 마이크로미터의 두께로 있을 수 있다. 하부 절연층(21)에는 제3 오프닝(도 20, 21H)이 형성될 수 있고, 상기 제3 오프닝(21H)은 인터포저 기판(10)의 제2 면(10b)에 관통 전극(11)의 하면을 노출시킬 수 있다. 제3 오프닝(21H)은 후술할 포토 공정을 통해 형성될 수 있다. 제3 오프닝(21H)에는 후술할 하부 금속막(22) 및 연결 단자(23)가 순차적으로 적층될 수 있다.
일 실시예에서, 하부 절연층(21)은 산화물, 질화물, 또는 산질화물을 포함할 수 있고, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. 보다 구체적으로, 하부 절연층(21)은 에폭시 수지, 폴리벤조비스옥사졸(polybenzobisoxazole; PBO), 벤조사이클로부텐(benzocyclobutene, BCB), 폴리이미드(polymide), 및 폴리이미드 유도체(polymide derivative)를 포함할 수 있다. 하부 절연층(21)이 전술한 소재를 포함할 수 있어서, 하부 절연층(21)을 패터닝 하여 제3 오프닝(21H)을 포함하는 하부 회로 패턴을 형성하는 공정에서 인터포저 기판(10)의 제1 면(10a) 상의 제1 정렬키(24)가 관측될 수 있다. 이에 따라, 정렬 장치는 후술할 제1 포토 마스크(도 19, PM1)의 정렬키(도 19, PMK1)를 인터포저 기판(10)의 제1 면(10a) 상의 제1 정렬키(24)와 정렬할 수 있다. 이에 따라, 인터포저 기판(10)의 제2 면(10b) 상에 하부 절연층(21)을 패터닝하여 상기 하부 회로 패턴을 형성하는 단계는 제2 면(10b) 상의 제1 포토 마스크(PM1)와의 정렬을 위한 별도의 정렬키를 형성하는 단계를 포함하지 않을 수 있다.
일 실시예에서, 하부 금속막(22)은 하부 절연층(21)의 하면의 적어도 일 부분 및 내측면, 관통 전극(11)의 하면 상에 형성될 수 있다. 또한, 하부 금속막(22)은 관통 전극(11)의 하면과 접촉하고, 관통 전극(11)과 전기적으로 연결될 수 있다. 도 1 에 도시되지 않았지만, 하부 금속막(22)은 복수의 금속막들이 적층된 구조일 수 있다. 상기 복수의 금속막들의 적층 수 및 재질은 다양하게 결정될 수 있다. 예를 들어, 하부 금속막(22)은 티타늄(Ti) 금속막에 구리(Cu) 금속막이 적층된 구조일 수 있다.
일 실시예에서, 연결 단자(23)는 하부 절연층(21)에 형성된 제3 오프닝(21H)을 채우고, 인터포저(100)를 회로 기판(도 30, 280)과 전기적으로 연결시키는 접속 단자일 수 있다. 연결 단자(23)는 하부 금속막(22)과 접촉할 수 있고, 하부 금속막(22)과 전기적으로 연결될 수 있다.
도 1에 도시된 바와 같이, 연결 단자(23)는 솔더 볼일 수 있다. 연결 단자(23)는 주석, 은, 구리, 및 알루미늄 중 적어도 하나를 포함하는 금속일 수 있고, 연결 단자(23)의 형상은 볼 형상일 수 있으나, 이에 한정되지 않고 원기둥, 다각 기둥, 다면체 등의 다양한 형상일 수 있다.
일 실시예에서, 연결 단자(23)는 회로 기판(301) 상에 탑재될 수 있다. 보다 구체적으로, 연결 단자(23)는 시스템 기판, 및 메인 보드 등의 회로 기판(301) 상에 탑재되어, 회로 기판(301)과 전기적으로 연결될 수 있다.
일 실시예에서, 제1 정렬키(24)는 인터포저 기판(10)의 잔여 영역(D2)의 제1 면(10a) 상에 형성될 수 있다. 제1 정렬키(24)는 제1 상부 절연층(14) 및 제2 상부 절연층(17)의 소재들 중 어느 하나를 포함할 수 있다. 예를 들어, 도 1에 도시된 바와 같이, 제1 정렬키(24)는 이중 층의 구조일 수 있고, 제1 층은 제1 상부 절연층(14)의 소재와 실질적으로 동일할 수 있고, 상기 제1 층 상의 제2 층은 제2 상부 절연층(17)의 소재와 실질적으로 동일할 수 있다. 다만 이에 한정되지 않고, 도 1에 도시된 바와 달리, 제1 정렬키(24)는 단일 층의 구조일 수 있고, 상기 단일 층은 제1 상부 절연층(14)의 소재와 실질적으로 동일할 수 있다. 또한, 제1 정렬키(24)는 제1 상부 절연층(14) 및 제2 상부 절연층(17)의 소재를 포함하지 않을 수도 있고, 구리와 같은 금속 소재를 포함할 수도 있다.
일 실시예에서, 제2 정렬키(25)는 인터포저 기판(10)의 잔여 영역(D2)의 제2 면(10b) 상에 형성될 수 있다. 제2 정렬키(25)는 하부 절연층(21)의 소재와 실질적으로 동일할 수 있다. 예를 들어, 하부 절연층(21)은 에폭시 수지, 폴리벤조비스옥사졸(PBO), 벤조사이클로부텐BCB), 폴리이미드, 및 폴리이미드 유도체 중 적어도 어느 하나를 포함할 수 있다. 또한, 제2 정렬키(25)의 두께는 하부 절연층(21)의 두께와 실질적으로 동일할 수 있다. 예를 들어, 제2 정렬키(25)의 두께는 약 3 마이크로미터 내지 약 10 마이크로미터일 수 있다.
일 실시예에서, 제2 정렬키(25)는 제1 정렬키(24)와 대응되는 위치에서 형성될 수 있다. 보다 구체적으로, 인터포저(100)를 위에서 아래로 내려다 봤을 때, 제2 정렬키(25)는 제1 정렬키(24)와 중첩될 수 있다. 또한, 제2 정렬키(25)는 원기둥 형상 또는 직육면체 형상을 포함하는 다양한 형상일 수 있다.
본 개시의 일 실시예에 따른 인터포저(100)는 제1 면(10a) 상에서 제2 상부 절연층(17), 제2 상부 금속막(18), 및 제2 도전성 패턴(19)을 생략하여, 제1 면(10a) 상에 제1 상부 절연층(14), 제1 상부 금속막(15), 및 제1 도전성 패턴(16)만이 형성된 단일 패터닝 층을 포함할 수도 있다. 다만 이에 한정되지 않고, 인터포저(100)는 제1 면(10a) 상에 2개 이상의 복수의 패터닝 층들을 포함할 수도 있다.
이하에서, 도 2 내지 도 28을 참조하여 본 개시의 인터포저(100) 제조 방법에 대하여 보다 자세하게 설명한다.
도 2는 본 개시의 일 실시예에 따른 인터포저 기판(10)의 평면도이다. 도 2를 참조할 때, 인터포저 기판(10)은 실장 영역(D1) 및 스크라이브 레인(SL)을 포함할 수 있다. 실장 영역(D1)은 인터포저(100)의 구성 요소들이 형성되고, 반도체 칩(310)이 탑재되는 영역일 수 있다. 스크라이브 레인(SL)은 인터포저 기판(10)의 개별화를 위한 절단 라인(L)을 포함하는 영역일 수 있다. 스크라이브 레인(SL)은 잔여 영역(D2)을 포함할 수 있고, 잔여 영역(D2)은 인터포저 기판(10)의 개별화 단계 후 잔여하는 스크라이브 레인(SL)의 일 영역일 수 있다.
이하, 도 3 내지 도 28은 도 2의 A-A 선의 단면에 대응하는 영역을 도시한 도면들이다.
도 3 내지 도 6은 인터포저 기판(10) 내에 관통 전극(11)을 형성하는 단계들을 보여주는 도면들이다.
도 3은 인터포저 기판(10) 상에 제1 마스크 패턴(M1)을 형성하는 단계를 보여주는 도면이다. 인터포저 기판(10)은 실리콘(Silicon, Si)을 포함할 수 있다. 다만 이에 한정되지 않고, 인터포저 기판(10)은 게르마늄(Germanium)과 같은 반도체 원소를 포함할 수도 있고, SiC(Silicon Carbide), GaAs(Gallium Arsenide), InAs(Indium Arsenide), 및 InP(Indium Phosphide)와 같은 반도체 화합물을 포함할 수도 있다.
일 실시예에서, 제1 마스크 패턴(M1)에는 인터포저 기판(10)의 제1 면(10a)의 일부를 노출시키는 제1 마스크 홀(M1H)이 형성될 수 있다. 제1 마스크 패턴(M1)은 포토리소그래피 공정으로 형성될 수 있다. 보다 구체적으로, 인터포저 기판(10) 상에 포토레지스트 층을 도포한 후 노광 공정 및 현상 공정을 통해 포토 레지스트 층을 패터닝하여, 제1 마스크 홀(M1H)을 포함하는 제1 마스크 패턴(M1)을 형성할 수 있다.
도 4는 인터포저 기판(10) 내에 관통 홀(11H)을 형성하는 단계를 보여주는 도면이다. 제1 마스크 패턴(M1)을 식각 마스크로 사용하여, 인터포저 기판(10)을 식각하여 관통 홀(11H)을 형성할 수 있다.
일 실시예에서, 관통 홀(11H)은 이방성 식각 공정 또는 레이저 드릴링(laser drilling) 공정 등을 통해 인터포저 기판(10) 내에 형성될 수 있다. 전술한 바와 같이, 관통 홀(11H)은 제1 방향(X)의 너비(d)가 제1 면(10a)에서 멀어질수록 작아지는 테이퍼 구조일 수 있다. 다만 이에 한정되지 않고, 관통 홀(11H)은 제1 방향(X)의 너비(d)가 제1 면(10a)에서부터 제2 면(10b)까지 실질적으로 동일한 원기둥 또는 직육면체 형상일 수도 있다.
일 실시예에서, 관통 홀(11H)이 형성된 후, 제1 마스크 패턴(M1)을 애싱(ashing) 및 스트립(strip) 공정으로 제거하여, 인터포저 기판(10)의 제1 면(10a)을 외부에 노출시킬 수 있다.
도 5는 인터포저 기판(10)에 절연막(12) 및 도전성 물질 층(11L)을 형성하는 단계를 보여주는 도면이다. 도 5를 참조할 때, 절연막(12)은 인터포저 기판(10)의 제1 면(10a) 및 내측면을 따라 형성될 수 있다. 절연막(12)은 산화물, 질화물, 또는 산질화물을 포함할 수 있고, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
일 실시예에서, 절연막(12) 상에 관통 홀(11H)의 공간을 채우는 도전성 물질 층(11L)이 형성될 수 있다. 도전성 물질 층(11L)은 전기 도금 공정을 이용하여, 관통 홀(11H)의 공간을 채울 수 있다. 관통 홀(11H)의 공간을 채운 도전성 물질은 관통 전극(11)을 형성할 수 있다. 도전성 물질 층(11L)은 금속 물질을 포함할 수 있고, 예를 들어, 알루미늄(Al), 금(Au), 베릴륨(be), 비스부트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 지르코늄(Zr) 중 적어도 어느 하나를 포함할 수 있다.
도 6은 도전성 물질 층(11L)을 식각하여, 절연막(12)을 외부에 노출시키는 단계를 보여주는 도면이다. 도 6을 참조할 때, 절연막(12)을 스토퍼(stopper)로 이용하여, 도전성 물질 층(11L)을 CMP(chemical mechanical polishing) 공정 또는 에치백(etch-back) 공정을 통해 식각할 수 있다. 상기 식각 단계에 의해, 절연막(12)의 일 면 및 관통 전극(11)의 상면은 외부에 노출될 수 있다. 또한, 절연막(12)의 상기 일 면은 관통 전극(11)의 상면과 실질적으로 동일한 높이에 있을 수 있다.
도 7 내지 도 13은 인터포저 기판(10)의 제1 면(10a) 상에 인터포저(100)의 구성 요소들을 형성하는 단계들을 보여주는 도면들이다.
도 7은 인터포저 기판(10)의 제1 면(10a) 상에 식각 저지막(13) 및 제1 상부 절연층(14)을 형성하는 단계를 보여주는 도면이다. 도 7을 참조할 때, 식각 저지막(13)은 절연막(12)의 상면 및 관통 전극(11)의 상면 상에 형성될 수 있다. 식각 저지막(13)이 형성된 후, 제1 상부 절연층(14)이 식각 저지막(13) 상에 형성될 수 있다. 제1 상부 절연층(14)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 및 실리콘 카바이드 등을 포함할 수 있다. 일 실시예에서, 식각 저지막(13)의 소재는 제1 상부 절연층(14)의 소재와 다를 수 있고, 식각 저지막(13)의 두께는 제1 상부 절연층(14)의 두께보다 얇을 수 있다. 다만, 이에 한정되는 것은 아니다.
도 8은 제1 상부 절연층(14)을 패터닝하여 제1 상부 회로 패턴 및 제1 정렬키(24)를 형성하는 단계를 보여주는 도면이다. 도 8을 참조할 때, 상기 제1 상부 회로 패턴은 제1 상부 절연층(14)에 형성된 제1 오프닝(14H)을 포함할 수 있다. 제1 오프닝(14H)에는 제1 상부 금속막(15) 및 제1 도전성 패턴(16)이 순차적으로 적층될 수 있다.
일 실시예에서, 제1 상부 회로 패턴을 형성하는 단계는 제1 상부 절연층(14)을 포토리소그래피 공정으로 패터닝하여 제1 상부 절연층(14)에 제1 오프닝(14H)을 형성하는 단계를 포함할 수 있다. 보다 구체적으로, 식각 저지막(13) 상에 제1 상부 절연층(14)을 도포한 후, 제1 상부 절연층(14)을 노광 공정 및 현상 공정을 통해 패터닝하여 제1 상부 절연층(14)에 제1 오프닝(14H)을 형성할 수 있다. 도 8을 참조할 때, 제1 오프닝(14H)은 인터포저 기판(10)의 제1 면(10a)에서 관통 전극(11)의 상면을 외부에 노출시킬 수 있다.
일 실시예에서, 제1 정렬키(24)를 형성하는 단계는 제1 상부 절연층(14)을 포토리소그래피 공정으로 패터닝하여 스크라이브 레인(SL) 상에 제1 정렬키(24)를 형성하는 단계를 포함할 수 있다. 이에 따라, 제1 정렬키(24)는 제1 상부 절연층(14)의 소재를 포함할 수 있다. 다만 이에 한정되지 않고, 제1 정렬키(24)는 별도의 공정을 통해 스크라이브 레인(SL) 상에 형성될 수 있다. 다시 말해, 제1 정렬키(24)는 제1 상부 절연층(14)을 패터닝하여 형성되지 않을 수 있고, 별도의 공정을 통해 스크라이브 레인(SL) 상에 형성될 수도 있다.
일 실시예에서, 인터포저 기판(10)의 제1 면(10a) 상에 형성된 제1 정렬키(24)는 제2 면(10b) 상에 하부 절연층(21)을 패터닝하여 하부 회로 패턴을 형성하는 단계에서 제1 포토 마스크(PM1)의 정렬키(PMK1)와 정렬될 수 있다. 이에 따라, 인터포저 기판(10)의 제2 면(10b) 상에 하부 절연층(21)을 패터닝하기 위한 별도의 정렬키를 형성할 필요가 없을 수 있다.
도 9는 제1 상부 절연층(14) 상에 제1 상부 금속막(15)을 형성하는 단계를 보여주는 도면이다. 보다 구체적으로, 제1 상부 금속막(15)은 제1 상부 절연층(14)의 상면 및 내측면, 관통 전극(11)의 상면 상에 형성될 수 있다. 제1 상부 금속막(15)은 관통 전극(11)의 상면을 덮어, 관통 전극(11)과 접촉할 수 있다.
일 실시예에서, 제1 상부 금속막(15)을 형성하는 단계는 복수의 금속막들을 적층하여 제1 상부 금속막(15)을 형성하는 단계를 포함할 수 있다. 상기 복수의 금속막들의 적층 수 및 재질은 다양하게 결정될 수 있다. 예를 들어, 제1 상부 금속막(15)을 형성하는 단계는 티타늄(Ti) 금속막에 구리(Cu) 금속막을 적층하는 단계를 포함할 수 있다.
도 10은 제1 상부 금속막(15) 상에 제2 마스크 패턴(M2)을 형성하는 단계를 보여주는 단면도이다. 일 실시예에서, 제2 마스크 패턴(M2)에는 전술한 제1 오프닝(14H)을 노출시키는 제2 마스크 홀(M2H)이 형성될 수 있다. 제2 마스크 패턴(M2)은 포토리소그래피 공정으로 형성될 수 있다. 보다 구체적으로, 제1 상부 금속막(15) 상에 포토레지스트 막을 도포한 후 노광 공정 및 현상 공정을 통해 포토 레지스트 막을 패터닝하여, 제2 마스크 홀(M2H)을 포함하는 제2 마스크 패턴(M2)을 형성할 수 있다.
도 11은 제1 오프닝(14H) 및 제2 마스크 홀(M2H)에 제1 도전성 패턴(16)을 형성하는 단계를 보여주는 도면이다. 보다 구체적으로, 제1 오프닝(14H) 및 제2 마스크 홀(M2H)에 제1 도전성 패턴(16)을 형성하는 단계는 제1 오프닝(14H) 및 제2 마스크 홀(M2H)에 도전성 물질을 채워 제1 도전성 패턴(16)을 형성하는 단계를 포함할 수 있다. 상기 도전성 물질은 전기 도금 공정을 이용하여 제1 오프닝(14H) 및 제2 마스크 홀(M2H)을 채울 수 있고, 상기 도전성 물질의 상면은 제2 마스크 패턴(M2)의 상면보다 낮은 높이에 있을 수 있다. 제1 오프닝(14H) 및 제2 마스크 홀(M2H)을 채운 상기 도전성 물질은 제1 도전성 패턴(16)을 형성할 수 있다.
일 실시예에서, 제1 도전성 패턴(16)은 전기 전도성이 우수한 금속을 포함할 수 있고, 예를 들어, 제1 도전성 패턴(16)은 구리를 포함할 수 있다. 제1 도전성 패턴(16)은 제1 상부 금속막(15)과 접촉할 수 있어서, 관통 전극(11)과 전기적으로 연결될 수 있다.
도 12는 제2 마스크 패턴(M2)을 제거하고, 제1 상부 금속막(15)의 적어도 일 부분을 식각하는 단계를 보여주는 도면이다. 도 12를 참조할 때, 제2 마스크 패턴(M2)을 제거하는 단계는 제2 마스크 패턴(M2)을 애싱(ashing) 및 스트립(strip) 공정으로 제거하는 단계를 포함할 수 있다. 또한, 제1 상부 금속막(15)의 적어도 일 부분을 제거하는 단계는 제2 마스크 패턴(M2)의 하부에 위치하는 제1 상부 금속막(15)의 일 부분만을 선택적으로 식각하는 단계를 포함할 수 있다. 이에 따라, 제1 도전성 패턴(16)의 하부에 위치하는 제1 상부 금속막(15)은 식각되지 않고 잔존할 수 있다.
도 13은 제2 상부 절연층(17), 제2 상부 금속막(18), 및 제2 도전성 패턴(19)을 형성하는 단계들을 보여주는 도면이다. 제2 상부 절연층(17), 제2 상부 금속막(18), 및 제2 도전성 패턴(19)을 형성하는 단계들에 대한 기술적 사상은 도 7 내지 도 12를 참조하여 설명한 제1 상부 절연층(14), 제1 상부 금속막(15), 및 제1 도전성 패턴(16)을 형성하는 단계들에 대한 기술적 사상과 실질적으로 동일하므로, 자세한 내용은 생략한다.
일 실시예에서, 제2 상부 절연층(17)에 제2 상부 회로 패턴이 형성될 수 있고, 제2 상부 회로 패턴은 제2 상부 절연층(17)에 형성된 제2 오프닝(미도시)을 포함할 수 있다. 상기 제2 오프닝에는 제2 상부 금속막(18) 및 제2 도전성 패턴(19)이 순차적으로 적층될 수 있다.
일 실시예에서, 인터포저 기판(10)의 제1 면(10a) 상에 구성 요소들을 형성하는 단계들은 제2 상부 절연층(17), 제2 상부 금속막(18), 및 제2 도전성 패턴(19)을 형성하는 단계들을 생략할 수 있다. 이에 따라, 인터포저(100)는 제1 상부 절연층(14), 제1 상부 금속막(15), 및 제1 도전성 패턴(16) 만이 형성된 단일 패터닝 층을 포함할 수 있다. 다만 이에 한정되지 않고, 인터포저 기판(10)의 제1 면(10a) 상에 구성 요소들을 형성하는 단계들은 2 이상의 상부 절연층, 상부 금속막, 및 도전성 패턴을 포함하는 복수의 패터닝 층을 형성하는 단계를 포함할 수도 있다.
도 14 내지 도 28을 참조하여 설명하는 인터포저(100) 제조 방법들의 단계들은 인터포저 기판(10)을 180도 역전시킨 후에 수행될 수 있다. 전술한 인터포저(100) 제조 방법들에 의해 제1 면(10a) 상에 형성된 구성요소들을 보호하기 위해, 제1 면(10a) 상에 보호 캐리어(140)가 부착된 상태로 도 14 내지 도 28의 인터포저(100) 제조 방법들의 단계들이 수행될 수 있다.
도 14 내지 도 16은 인터포저 기판(10)의 제2 면(10b)에 관통 전극(11)을 노출시킨 후, 관통 전극(11)의 일 부분을 식각하는 단계들을 보여주는 도면들이다.
도 14는 관통 전극(11)을 인터포저 기판(10)의 제2 면(10b)에 노출시키는 단계를 보여주는 도면이다. 도 14를 참조할 때, 관통 전극(11)을 인터포저 기판(10)의 제2 면(10b)에 노출시키는 단계는 인터포저 기판(10)을 제2 면(10b)으로부터 제1 면(10a)을 향하는 방향으로 식각하는 단계를 포함할 수 있다. 이에 따라, 인터포저 기판(10)의 제2 면(10b)에 관통 전극(11)의 하면 및 측면의 적어도 일 부분이 노출될 수 있다. 인터포저 기판(10)은 기계적 식각, 및 화학적 식각 등을 포함하는 다양한 식각 공정에 의해 식각될 수 있다.
도 15는 인터포저 기판(10)의 제2 면(10b) 및 관통 전극(11)의 하면 상에 보호막(20)을 형성하는 단계를 보여주는 도면이다. 보호막(20)을 형성하는 단계는 인터포저 기판(10)의 제2 면(10b), 및 관통 전극(11)의 노출된 하면 및 측면을 약 1 마이크로미터 이하의 두께의 보호막(20)으로 덮는 단계를 포함할 수 있다. 보호막(20)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 및 실리콘 카바이드 등을 포함할 수 있다.
도 16은 보호막(20) 및 관통 전극(11)의 일 부분을 식각하는 단계를 보여주는 도면이다. 보호막(20) 및 관통 전극(11)의 일 부분을 식각하는 단계는 보호막(20) 및 관통 전극(11)의 일 부분을 제2 면(10b)으로부터 제1 면(10a)을 향하는 방향으로 식각하여, 관통 전극(11)을 제2 면(10b)에 노출시키는 단계를 포함할 수 있다.
도 17은 인터포저 기판(10)의 제2 면(10b) 상에 인터포저(100)의 구성 요소들을 형성하는 단계(S1700)들의 흐름을 보여주는 플로우 차트이다. 보다 구체적으로, 인터포저 기판(10)의 제2 면(10b) 상에 인터포저(100)의 구성 요소들을 형성하는 단계(S1700)들은 인터포저 기판(10)의 제1 면(10a)에 대향하는 제2 면(10b)에 하부 절연층(21)을 도포하는 단계(S171), 제1 면(10a) 상의 제1 정렬키(24)와 제1 포토 마스크(PM1)를 정렬시키고, 하부 절연층(21)을 패터닝하여 하부 회로 패턴 및 제2 정렬키(25)를 형성하는 단계(S172), 하부 절연층(21) 상에 하부 금속막(22)을 형성하는 단계(S173), 제2 정렬키(25)와 제2 포토 마스크(PM2)를 정렬시키고, 하부 금속막(22) 상의 포토레지스트 층을 패터닝하여 하부 회로 패턴을 노출시키는 단계(S174), 및 하부 회로 패턴에 연결 단자(23)를 형성하는 단계(S175)를 포함할 수 있다.
이하, 도 18 내지 도 27은 인터포저 기판(10)의 제2 면(10b) 상에 인터포저(100)의 구성 요소들을 형성하는 단계(S1700)들을 보여주는 도면들이다.
도 18은 인터포저 기판(10)의 제2 면(10b) 상에 하부 절연층(21)을 도포하는 단계(S171)를 보여주는 도면이다. 상기 하부 절연층(21)을 도포하는 단계(S171)는 인터포저 기판(10)의 제2 면(10b) 상에 약 3 마이크로미터 내지 약 10 마이크로미터의 두께로 하부 절연층(21)을 도포하는 단계를 포함할 수 있다.
일 실시예에서, 하부 절연층(21)을 도포하는 단계(S171)는 인터포저 기판(10)의 제2 면(10b) 상에 에폭시 수지, 폴리벤조비스옥사졸(PBO), 벤조사이클로부텐(BCB), 폴리이미드, 및 폴리이미드 유도체 중 적어도 어느 하나를 도포하는 단계를 포함할 수 있다. 하부 절연층(21)이 전술한 소재를 포함할 수 있어서, 하부 절연층(21)에 제3 오프닝(21H)을 포함하는 하부 회로 패턴을 형성하는 단계에서 인터포저 기판(10)의 제1 면(10a) 상의 제1 정렬키(24)가 정렬 장치에 의해 관측될 수 있다. 정렬 장치는 후술할 제1 포토 마스크(PM1)의 정렬키(PMK1)를 인터포저 기판(10)의 제1 면(10a) 상의 제1 정렬키(24)와 정렬할 수 있다. 이에 따라, 인터포저 기판(10)의 제2 면(10b) 상에 하부 절연층(21)을 패터닝하여 상기 하부 회로 패턴을 형성하는 단계는 제2 면(10b) 상에 제1 포토 마스크(PM1)와의 정렬을 위한 별도의 정렬키를 형성하는 단계를 포함하지 않을 수 있다. 따라서, 인터포저(100) 제조 공정이 간소화될 수 있고, 제조 비용이 절감될 수 있다.
도 19는 인터포저 기판(10)의 제1 면(10a) 상의 제1 정렬키(24)와 제1 포토 마스크(PM1)를 정렬시키는 단계를 보여주는 도면이고, 도 20은 제1 포토 마스크(PM1)로 하부 절연층(21)을 패터닝하여 하부 회로 패턴 및 제2 정렬키(25)를 형성하는 단계를 보여주는 도면이다.
도 19를 참조할 때, 하부 절연층(21) 상에 제1 포토 레지스트 층(PR1)이 도포될 수 있다. 또한, 인터포저 기판(10)의 제2 면(10b)의 상측에 위치한 제1 포토 마스크(PM1)의 정렬키(PMK1)는 인터포저 기판(10)의 제1 면(10a) 상의 제1 정렬키(24)와 정렬될 수 있다. 보다 구체적으로, 하부 절연층(21)이 전술한 에폭시 수지, 폴리벤조비스옥사졸(PBO), 벤조사이클로부텐(BCB), 폴리이미드, 및 폴리이미드 유도체 중 적어도 어느 하나를 포함할 수 있고, 제1 포토 마스크(PM1)와 제1 정렬키(24) 사이에는 금속 물질을 포함하는 층이 형성되지 않을 수 있다. 이에 따라, 정렬 장치는 제2 면(10b)의 상측에서 제1 면(10a) 상의 제1 정렬키(24)를 관측할 수 있고, 제1 포토 마스크(PM1)의 정렬키(PMK1)와 제1 정렬키(24)를 정렬시킬 수 있다.
도 20을 참조할 때, 제1 포토 마스크(PM1)로 제1 포토 레지스트 층(PR1)을패터닝하여, 하부 절연층(21)에 하부 회로 패턴 및 제2 정렬키(25)를 형성할 수 있다. 상기 하부 회로 패턴은 제3 오프닝(21H)을 포함할 수 있다. 일 실시예에서, 제1 포토 마스크(PM1)로 하부 절연층(21)을 패터닝하여 하부 회로 패턴 및 제2 정렬키(25)를 형성하는 단계는 상기 하부 회로 패턴 및 제2 정렬키(25)를 동시에 형성하는 단계를 포함할 수 있다. 보다 구체적으로, 제1 포토 마스크(PM1)에 형성된 패턴을 통해 하부 절연층(21)을 패터닝하여, 하부 회로 패턴 및 제2 정렬키(25)를 동시에 형성할 수 있다. 이에 따라, 하부 절연층(21) 및 제2 정렬키(25)의 두께는 실질적으로 동일할 수 있다. 제2 정렬키(25)는 후술할 금속막(22) 상의 제2 포토 레지스트 층(PR2)을 패터닝하는 단계에서, 제2 포토 마스크(PM2)의 정렬키(PMK2)와 정렬될 수 있다.
일 실시예에서, 제2 정렬키(25)를 형성하는 단계는 제2 면(10b)의 스크라이브 레인(SL) 상에 제2 정렬키(25)를 형성하는 단계를 포함할 수 있다. 제2 정렬키(25)가 인터포저 기판(10)의 스크라이브 레인(SL)에 있어서, 개별화된 인터포저(100)의 측면에서 제2 정렬키(25)가 관측될 수 잇다.
일 실시예에서, 제2 정렬키(25)를 형성하는 단계는 제1 정렬키(24)와 대응되는 위치의 제2 면(10b) 상에 제2 정렬키(25)를 형성하는 단계를 포함할 수 있다. 도 20에 도시된 바와 같이, 제2 정렬키(25)는 제1 정렬키(24)와 대응되는 위치에서 형성될 수 있다. 다시 말해, 인터포저 기판(10)을 위에서 아래로 내려다 봤을 때, 제2 정렬키(25)는 제1 정렬키(24)와 공간적으로 중첩될 수 있다.
도 21 및 도 22은 제2 정렬키(25)의 형상을 보여주는 평면도들이다. 일 실시예에서, 제2 정렬키(25)를 형성하는 단계는 제2 면(10b) 상에 제2 정렬키(25)를 원기둥 형상의 정렬키(25a), 및 직육면체 형상의 정렬키(25b) 중 적어도 어느 하나의 형상으로 형성하는 단계를 포함할 수 있다. 다만. 제2 정렬키(25)의 형상은 상기 전술한 형상에 한정되지 않고 타원형 다각형 등의 다양한 형상을 포함할 수 있다.
도 23은 하부 절연층(21) 상에 하부 금속막(22)을 형성하는 단계(S173)를 보여주는 도면이다. 보다 구체적으로, 하부 금속막(22)은 하부 절연층(21)의 일 면, 및 내측면, 관통 전극(11)의 하면 상에 형성될 수 있다. 하부 금속막(22)은 관통 전극(11)의 하면을 덮어, 관통 전극(11)과 접촉할 수 있다.
일 실시예에서, 하부 금속막(22)을 형성하는 단계(S173)는 복수의 금속막들을 적층하여 하부 금속막(22)을 형성하는 단계를 포함할 수 있다. 상기 복수의 금속막들의 적층 수 및 재질은 다양하게 결정될 수 있다. 예를 들어, 하부 금속막(22)을 형성하는 단계는 티타늄(Ti) 금속막에 구리(Cu) 금속막을 적층하는 단계를 포함할 수 있다.
도 24는 제2 정렬키(25)와 제2 포토 마스크(PM2)를 정렬시키는 단계를 보여주는 도면이고, 도 25는 하부 금속막(22) 상의 제2 포토레지스트 층(PR2)을 패터닝하여 하부 회로 패턴을 노출시키는 단계(S174)를 보여주는 도면이다.
도 24를 참조할 때, 하부 금속막(22) 상에 제2 포토 레지스트 층(PR2)이 도포될 수 있다. 또한, 인터포저 기판(10)의 제2 면(10b)의 상측에 위치한 제2 포토 마스크(PM2)의 정렬키(PMK2)는 인터포저 기판(10)의 제2 면(10b) 상의 제2 정렬키(25)와 정렬될 수 있다. 보다 구체적으로, 제2 포토 마스크(PM2)와 제1 정렬키(24) 사이에 하부 금속막(22)이 개재할 수 있고, 정렬 장치는 하부 금속막(22)에 의해 제1 면(10a) 상의 제1 정렬키(24)를 관측할 수 없다. 하지만, 상기 정렬 장치는 제2 면(10b) 상의 제2 정렬키(25)를 관측할 수 있고, 제2 포토 마스크(PM2)의 정렬키(PMK2)와 제2 정렬키(25)를 정렬할 수 있다.
도 25를 참조할 때, 제2 포토 마스크(PM2)로 제2 포토레지스트 층(PR2)을 패터닝하여, 하부 회로 패턴을 노출시킬 수 있다. 보다 구체적으로, 제2 포토 마스크(PM2)로 제2 포토 레지스트 층(PR2)을 패터닝하여, 하부 절연층(21)에 형성된 제3 오프닝(21H)을 노출시킬 수 있다. 또한, 제2 포토레지스트 층(PR2) 상에 패터닝되어 형성된 공간은 연결 단자(23)의 적어도 일부분이 위치하는 공간을 제공할 수 있다.
도 26 및 도 27은 하부 회로 패턴에 연결 단자(23)를 형성하는 단계(S175)를 보여주는 도면이다.
도 26을 참조할 때, 연결 단자(23)를 형성하는 단계는 하부 절연층(21)에 형성된 제3 오프닝(21H) 및 제2 포토레지스트 층(PR2)에 형성된 공간을 금속(23M)으로 채우는 단계를 포함할 수 있다. 상기 금속은 주석, 은, 구리, 및 알루미늄 중 적어도 어느 하나를 포함할 수 있다.
도 27을 참조할 때, 연결 단자(23)를 형성하는 단계는 제2 포토레지스트 층(PR2)을 제거하는 단계 및 연결 단자(23)를 리플로우(re-flow) 하는 단계를 포함할 수 있다. 보다 구체적으로, 제2 포토 레지스트 층(PR2)은 애싱(ashing) 및 스트립(strip) 공정으로 제거될 수 있고, 제2 포토 레지스트 층(PR2)이 제거된 후, 연결 단자(23)는 리플로우 공정을 거쳐 볼, 원기둥, 다각기둥, 다면체 등의 다양한 형상으로 상기 하부 회로 패턴에 형성될 수 있다.
도 28은 인터포저 기판(10)을 절단하는 단계를 보여주는 도면이다. 인터포저(100) 제조 방법은 인터포저 기판(10)을 절단하는 단계를 더 포함할 수 있다. 일 실시예에서, 인터포저 기판(10)을 절단하는 단계는 보호 캐리어(140)를 인터포저 기판(10)으로부터 분리하는 단계를 포함할 수 있다.
일 실시예에서, 인터포저 기판(10)을 절단하는 단계는 제2 정렬키(25)가 형성된 스크라이브 레인(SL)에서 상기 인터포저 기판(10)을 절단하는 단계를 포함할 수 있다. 인터포저 기판(10)이 절단되어 본 개시의 인터포저(100)가 개별화될 때, 인터포저(100)의 측면에서 제2 정렬키(25)가 관측될 수 있다.
도 29 내지 도 33을 참조하여 본 개시의 인터포저(100)를 포함하는 반도체 패키지(도33, 3300)의 제조 방법(S2900)을 설명한다.
도 29는 인터포저(100)를 포함하는 반도체 패키지(3300)의 제조 방법(S2900)의 단계들의 흐름을 보여주는 플로우 차트이다. 상기 반도체 패키지(3300)의 제조 방법(S2900)은 인터포저(100)를 제조하는 단계(S291), 인터포저(100)를 회로 기판(301) 상에 탑재하는 단계(S292), 인터포저(100) 상에 반도체 칩(310)을 탑재하는 단계(S293), 인터포저(100) 및 반도체 칩(310)을 몰딩하는 봉지재를 형성하는 단계(S294)를 포함할 수 있다.
인터포저(100)를 제조하는 단계(S291)에 대한 기술적 사상은 도 2 내지 도 28을 참조하여 설명한 기술적 사상과 실질적으로 동일하므로 자세한 내용은 생략한다.
도 30 내지 도 33은 본 개시의 인터포저(100)를 포함하는 반도체 패키지(3300)의 제조 방법의 단계들을 보여주는 도면들이다.
도 30은 인터포저(100)를 회로 기판(301) 상에 탑재하는 단계(S292)를 보여주는 도면이다. 회로 기판(301)은 시스템 기판, 및 메인 보드 등을 포함할 수 있다. 도 30을 참조할 때, 회로 기판(301)은 외부 연결단자(302), 재배선 패턴(303), 및 절연 패턴(304)을 포함할 수 있다. 인터포저(100)는 회로 기판(301) 상에 탑재되어 회로 기판(301)과 전기적으로 연결될 수 있다. 보다 구체적으로, 인터포저(100)의 연결 단자(23)는 회로 기판(301)에 플립칩 본딩되어, 재배선 패턴(303)과 연결되어 외부 연결단자(302)와 전기적으로 연결될 수 있다.
일 실시예에서, 인터포저(100)를 회로 기판(301) 상에 탑재하는 단계(S292)는 인터포저(100)의 제1 정렬키(24) 및 제2 정렬키(25) 중 적어도 어느 하나를 이용하여, 인터포저(100)를 회로 기판(301)과 정렬하는 단계를 포함할 수 있다. 보다 구체적으로, 인터포저 기판(10)의 절단 후, 잔여 영역(D2)에 잔여하는 제1 정렬키(24) 및 제2 정렬키(25) 중 적어도 어느 하나를 이용하여, 인터포저(100)를 회로 기판(301)과 정렬하여, 인터포저(100)를 회로 기판(301) 상에 용이하게 탑재할 수 있다.
도 31은 인터포저(100) 상에 반도체 칩(310)을 탑재하는 단계(S293)를 보여주는 도면이다. 일 실시예로, 반도체 칩(310)은 DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 장치이거나, PRAM(Phase-change Random Access Memory), MRAM(Magneto-resistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 반도체 장치일 수 있다. 또한, 반도체 칩(310)은 CPU(Central Process Unit), GPU(Graphic Process Unit) 또는 AP(Application Processor)와 같은 로직 반도체 장치일 수 있다.
일 실시예에서, 반도체 칩(310)을 탑재하는 단계(S293)는 반도체 칩(310)의 칩 패드(311)의 하부에 형성된 단자(312)를 제2 도전성 패턴(19)과 전기적으로 연결하는 단계를 포함할 수 있다. 예를 들어, 단자(312)는 제2 도전성 패턴(19)과 플립칩 본딩으로 연결될 수 있다. 이에 따라, 반도체 칩(310) 상에 형성된 복수의 개별 소자들은 인터포저(100)를 통하여 회로 기판(301)과 전기적으로 연결될 수 있다.
도 32는 인터포저(100) 및 반도체 칩(310)을 몰딩하는 봉지재(320)를 형성하는 단계(S294)를 보여주는 도면이다.
도 32를 참조할 때, 봉지재(320)를 형성하는 단계는 인터포저(100) 및 반도체 칩(310)의 측면 및 상면을 봉지재(320)로 둘러싸는 단계를 포함할 수 있다. 봉지재(320)는 실리콘 계열 물질, 열경화성 물질, 열 가소성 물질 등으로 형성될 수 있고, 예를 들어 에폭시 몰딩 컴파운드로 형성될 수 있다.
도 33은 봉지재(320)를 절삭하고, 히트싱크(330)를 탑재하는 단계를 보여주는 도면이다. 보다 구체적으로, 반도체 패키지의 제조 방법은 봉지재(320)를 절삭하고, 히트싱크(330)를 탑재하는 단계를 더 포함할 수 있다. 일 실시예에서, 봉지재(320)를 절삭하는 단계는 봉지재(320)를 절삭하여 반도체 칩(310)의 상면을 노출시키는 단계를 포함할 수 있다. 또한, 히트싱크(330)를 탑재하는 단계는 반도체 칩(310)의 상면에 접착 필름(331)을 도포한 후, 히트싱크(330)를 접착 필름(331) 상에 탑재하는 단계를 포함할 수 있다.
이상에서 설명한 본 개시의 기술적 사상은 전술한 실시 예 및 첨부된 도면에 한정되지 않는다. 또한 본 개시의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은 본 개시가 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (10)

  1. 인터포저 기판의 제1 면에 대향하는 제2 면에 하부 절연층을 도포하는 단계;
    상기 제1 면 상의 제1 정렬키와 제1 포토마스크를 정렬시키고, 상기 하부 절연층을 패터닝하여 상기 제2 면 상에 하부 회로 패턴 및 제2 정렬키를 형성하는 단계;
    상기 하부 절연층 상에 하부 금속막을 형성하는 단계;
    상기 제2 정렬키와 제2 포토마스크를 정렬시키고, 상기 금속막 상의 포토레지스트 층을 패터닝하여 상기 하부 회로 패턴을 노출시키는 단계; 및
    상기 하부 회로 패턴에 연결 단자를 형성하는 단계;
    를 포함하는 인터포저 제조 방법.
  2. 제1 항에 있어서,
    상기 하부 회로 패턴 및 상기 제2 정렬키를 형성하는 단계는,
    상기 하부 절연층을 패터닝하여 상기 하부 회로 패턴 및 상기 제2 정렬키를 동시에 형성하는 단계;
    를 포함하는 것을 특징으로 하는 인터포저 제조 방법.
  3. 제1 항에 있어서,
    상기 제2 정렬키를 형성하는 단계는,
    상기 제2 면의 스크라이브 레인 상에 상기 제2 정렬키를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 인터포저 제조 방법.
  4. 제1 항에 있어서,
    상기 하부 절연층을 도포하는 단계는,
    상기 제2 면 상에 에폭시 수지, 폴리벤조비스옥사졸(polybenzobisoxazole; PBO), 벤조사이클로부텐(benzocyclobutene, BCB), 폴리이미드(polyimide), 및 폴리이미드 유도체(polyimide derivative) 중 적어도 하나를 도포하는 단계;
    를 포함하는 것을 특징으로 하는 인터포저 제조 방법.
  5. 인터포저 기판 내에 관통 전극을 형성하는 단계;
    상기 인터포저 기판의 제1 면 상에 상부 절연층을 도포하는 단계;
    상기 상부 절연층을 패터닝하여 상부 회로 패턴 및 제1 정렬키를 형성하는 단계;
    상기 상부 절연층 상에 상부 금속막을 도포하는 단계;
    상기 상부 금속막 상에 도전성 패턴을 형성하는 단계;
    상기 제1 면과 대향하는 제2 면으로부터 상기 제1 면을 향하는 방향으로 상기 인터포저 기판을 식각하고, 상기 관통 전극을 외부에 노출시키는 단계;
    상기 제2 면 상에 하부 절연층을 도포하는 단계;
    상기 제1 정렬키와 제1 포토마스크를 정렬시키고, 상기 하부 절연층을 패터닝하여 상기 제2 면 상에 하부 회로 패턴 및 제2 정렬키를 형성하는 단계;
    상기 하부 절연층 상에 하부 금속막을 형성하는 단계;
    상기 하부 절연층 상에 금속막을 도포하는 단계;
    상기 제2 정렬키와 제2 포토마스크를 정렬시키고, 상기 금속막 상의 포토레지스트 층을 패터닝하여 상기 하부 회로 패턴을 노출시키는 단계; 및
    상기 하부 회로 패턴에 연결 단자를 형성하는 단계;
    를 포함하는 인터포저 제조 방법.
  6. 제5 항에 있어서,
    상기 하부 회로 패턴 및 상기 제2 정렬키를 형성하는 단계는,
    상기 하부 절연층을 패터닝하여 상기 하부 회로 패턴 및 상기 제2 정렬키를 동시에 형성하는 단계;
    를 포함하고,
    상기 하부 절연층의 두께와 상기 제2 정렬키의 두께는 동일한 것을 특징으로 하는 인터포저 제조 방법.
  7. 제5 항에 있어서,
    상기 하부 절연층을 도포하는 단계는,
    상기 제2 면 상에 에폭시 수지, 폴리벤조비스옥사졸(PBO), 벤조사이클로부텐(BCB), 폴리이미드, 및 폴리이미드 유도체 중 적어도 하나를 도포하는 단계;
    를 포함하는 것을 특징으로 하는 인터포저 제조 방법.
  8. 인터포저를 포함하는 반도체 패키지 제조 방법에 있어서,
    상기 인터포저를 제조하는 단계;
    상기 인터포저를 회로 기판 상에 탑재하는 단계;
    상기 인터포저 상에 반도체 칩을 탑재하는 단계; 및
    상기 인터포저 및 상기 반도체 칩을 몰딩하는 봉지재를 형성하는 단계;
    를 포함하고,
    상기 인터포저를 제조하는 단계는,
    인터포저의 기판의 제1 면에 대향하는 제2 면에 하부 절연층을 도포하는 단계;
    상기 제1 면 상의 제1 정렬키와 제1 포토마스크를 정렬시키고, 상기 하부 절연층을 패터닝하여 상기 제2 면 상에 하부 회로 패턴 및 제2 정렬키를 형성하는 단계;
    상기 하부 절연층 상에 하부 금속막을 형성하는 단계;
    상기 제2 정렬키와 제2 포토마스크를 정렬시키고, 상기 금속막 상의 포토레지스트 층을 패터닝하여 상기 하부 회로 패턴을 노출시키는 단계; 및
    상기 하부 회로 패턴에 연결 단자를 형성하는 단계;
    를 포함하는 반도체 패키지 제조 방법.
  9. 제8 항에 있어서,
    상기 하부 회로 패턴 및 상기 제2 정렬키를 형성하는 단계는,
    상기 제1 포토마스크로 상기 하부 절연층을 패터닝하여 상기 하부 회로 패턴 및 상기 제2 정렬키를 동시에 형성하는 단계;
    를 포함하고,
    상기 하부 절연층의 두께와 상기 제2 정렬키의 두께는 동일한 것을 특징으로 하는 반도체 패키지 제조 방법.
  10. 제8 항에 있어서,
    상기 인터포저를 상기 회로 기판 상에 탑재하는 단계는,
    상기 제1 정렬키 및 상기 제2 정렬키 중 적어도 어느 하나를 이용하여, 상기 인터포저를 상기 회로 기판과 정렬하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
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