KR20210066626A - 반도체 패키지 - Google Patents

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KR20210066626A
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KR
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electrode pad
passivation layer
redistribution structure
layer
redistribution
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정현수
유태원
정명기
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삼성전자주식회사
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Abstract

본 발명의 기술적 사상에 따른 반도체 패키지는, 반도체 칩의 상면에 평행한 제1 방향을 따라 배치되는 전극 패드, 전극 패드의 가장자리를 둘러싸며 전극 패드의 상부에 제1 개구부를 구비하는 제1 보호층, 제1 보호층을 둘러싸며 전극 패드의 상부에 제2 개구부를 구비하는 제2 보호층, 및 전극 패드에 전기적으로 연결되며 제2 보호층의 상면의 일부를 덮는 재배선 구조물을 포함하고, 제1 개구부의 제1 방향을 따른 제1 폭이 재배선 구조물의 제1 방향을 따른 최대 폭과 같거나 더 크고, 제2 개구부의 제1 방향을 따른 제2 폭이 재배선 구조물의 제1 방향을 따른 최대 폭보다 더 작다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로, 더욱 상세하게는, 재배선을 포함하는 반도체 패키지에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라, 전자 장치는 더욱 소형화 및 다기능화되고 있다. 이에 따라, 전자 장치에 사용되는 반도체 칩의 소형화 및 다기능화의 필요성 또한 높아지고 있다. 이를 위해, 미세 피치의 연결 단자를 가지는 반도체 칩이 요구되며, 한정적인 반도체 패키지의 구조 내에 고용량의 반도체 칩을 실장하기 위해서는 미세 사이즈의 전극 패드가 필요하다. 이로 인해, 반도체 패키지에 포함되는 전극 패드의 간격 또한 지속적으로 감소하는 추세이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 전극 패드 상에서 제1 보호층을 둘러싸는 제2 보호층을 추가로 형성하여, 재배선 구조물 사이의 간격을 보다 크게 배치함으로써, 재배선 구조물을 용이하게 형성할 수 있는 반도체 패키지를 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상에 따른 반도체 패키지는, 반도체 칩의 상면에 평행한 제1 방향을 따라 배치되는 전극 패드; 상기 전극 패드의 가장자리를 둘러싸며, 상기 전극 패드의 상부에 제1 개구부를 구비하는 제1 보호층; 상기 제1 보호층을 둘러싸며, 상기 전극 패드의 상부에 제2 개구부를 구비하는 제2 보호층; 및 상기 전극 패드에 전기적으로 연결되며, 상기 제2 보호층의 상면의 일부를 덮는 재배선 구조물;을 포함하고, 상기 제1 개구부의 상기 제1 방향을 따른 제1 폭이 상기 재배선 구조물의 상기 제1 방향을 따른 최대 폭과 같거나 더 크고, 상기 제2 개구부의 상기 제1 방향을 따른 제2 폭이 상기 재배선 구조물의 상기 제1 방향을 따른 최대 폭보다 더 작다.
본 발명의 기술적 사상에 따른 반도체 패키지는, 반도체 칩에, 제1 방향으로 제1 피치로 서로 이격되어 배치되는 알루미늄 패드; 상기 알루미늄 패드의 가장자리를 둘러싸며, 상기 알루미늄 패드의 상부에 제1 개구부를 구비하는 제1 폴리머층; 상기 제1 폴리머층을 감싸며, 상기 알루미늄 패드의 상부에 제2 개구부를 구비하는 제2 폴리머층; 상기 알루미늄 패드의 상면, 상기 제2 폴리머층의 측면, 및 상기 제2 폴리머층의 상면의 일부를 컨포멀하게(conformally) 덮는 금속 시드층; 및 상기 제1 피치로 서로 이격되어 배치고, 상기 금속 시드층을 컨포멀하게 덮는 재배선 패드; 및 상기 재배선 패드의 일 측면으로부터 연장되며 라인 형태를 가지는 재배선 라인;을 포함하고, 상기 제1 개구부의 상기 제1 방향을 따른 제1 폭이 상기 재배선 패드의 상기 제1 방향을 따른 최대 폭보다 더 크고, 상기 제2 개구부의 상기 제1 방향을 따른 제2 폭이 상기 재배선 패드의 상기 제1 방향을 따른 최대 폭보다 더 작다.
본 발명의 기술적 사상에 따른 반도체 패키지는, 제1 방향을 따라 배치되는 전극 패드를 포함하는 반도체 칩; 상기 반도체 칩의 아래에 배치되는 재배선 영역; 상기 재배선 영역으로부터 연장되며, 상기 반도체 칩을 둘러싸는 몰딩 부재; 및 상기 재배선 영역 아래에 배치되는 외부 접속 부재;를 포함하고, 상기 재배선 영역은, 상기 전극 패드의 가장자리를 둘러싸며, 상기 전극 패드의 상부에 제1 개구부를 구비하는 제1 보호층; 상기 제1 보호층을 둘러싸며, 상기 전극 패드의 상부에 제2 개구부를 구비하는 제2 보호층; 및 상기 전극 패드에 전기적으로 연결되며, 상기 제2 보호층의 상면의 일부를 덮는 재배선 구조물;을 포함하고, 상기 제1 개구부의 상기 제1 방향을 따른 제1 폭이 상기 재배선 구조물의 상기 제1 방향을 따른 최대 폭과 같거나 더 크고, 상기 제2 개구부의 상기 제1 방향을 따른 제2 폭이 상기 재배선 구조물의 상기 제1 방향을 따른 최대 폭보다 더 작다.
본 발명의 기술적 사상에 따른 반도체 패키지는, 전극 패드 상에서 제1 보호층을 둘러싸는 제2 보호층을 추가로 형성하여, 재배선 구조물 사이의 간격을 보다 크게 배치함으로써 재배선 구조물을 용이하게 형성할 수 있으므로, 궁극적으로 신뢰성 및 생산성이 향상될 수 있다.
도 1은 본 발명의 기술적 사상의 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 2a는 도 1의 LV1에서 바라본 모습을 나타내는 평면도이고, 도 2b는 도 2a의 B-B' 선을 따라 절단한 단면도이다.
도 3a는 본 발명의 기술적 사상의 실시예에 따른 반도체 패키지를 나타내는 평면도이고, 도 3b는 도 3a의 B-B' 선을 따라 절단한 단면도이다.
도 4a는 본 발명의 기술적 사상의 실시예에 따른 반도체 패키지를 나타내는 평면도이고, 도 4b는 도 4a의 B-B' 선을 따라 절단한 단면도이다.
도 5는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 제조 방법을 나타내는 블록도이다.
도 6 내지 도 13은 본 발명의 기술적 사상의 실시예에 따른 반도체 패키지의 제조 방법을 공정 순서에 따라 나타내는 단면도들이다.
도 14는 본 발명의 기술적 사상의 실시예에 따른 반도체 패키지의 구성을 개략적으로 나타내는 구성도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 기술적 사상의 실시예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 기술적 사상의 실시예에 따른 반도체 패키지를 나타내는 단면도이고, 도 2a는 도 1의 LV1에서 바라본 모습을 나타내는 평면도이고, 도 2b는 도 2a의 B-B' 선을 따라 절단한 단면도이다.
도 1 내지 도 2b를 함께 참조하면, 반도체 칩(100)의 상면에 배치되는 전극 패드(210), 전극 패드(210)의 가장자리를 둘러싸는 제1 보호층(220), 제1 보호층(220)을 둘러는 제2 보호층(230), 및 전극 패드(210)에 전기적으로 연결되는 재배선 구조물(250)을 포함하는 반도체 패키지(10)를 나타낸다.
반도체 칩(100)은, 반도체 소자를 포함하는 개념으로 사용될 수 있다. 구체적으로, 상기 반도체 칩(100)은, 서로 대향하는 활성면(110F) 및 비활성면(110B)을 구비하는 반도체 기판(110)을 포함할 수 있다. 상기 반도체 기판(110)의 상기 활성면(110F)에는 반도체 제조 공정을 통하여 상기 반도체 칩(100)의 집적 회로 기능을 구현하기 위한 회로부가 형성될 수 있다. 즉, 상기 반도체 기판(110) 상에는, 전도성 비아(120), 전도성 배선(140), 상부 비아(160)와 같은 배선층 및 이들 사이에 배치되는 층간 절연막(130), 그리고 개별 단위 소자(150)가 형성될 수 있다. 또한, 상기 반도체 칩(100)은, 상기 반도체 기판(110) 상에 형성되며 상기 회로부의 기능을 외부로 확장할 수 있는 전극 패드(210)를 포함할 수 있다. 설명의 편의를 위하여, 상기 전극 패드(210)가 형성된 면을 상기 반도체 칩(100)의 상면으로 지칭하도록 한다.
상기 반도체 칩(100)은 로직 칩 또는 메모리 칩일 수 있다. 상기 로직 칩은 예를 들어, 마이크로프로세서, 아날로그 소자, 또는 디지털 시그널 프로세서(digital signal processor)일 수 있다. 또한, 상기 메모리 칩은 예를 들어, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static RAM)과 같은 휘발성 메모리 칩이거나, PRAM(Phase-change RAM), MRAM(Magnetoresistive RAM), RRAM(Resistive RAM), 또는 FeRAM(Ferroelectric RAM)과 같은 비휘발성 메모리 칩일 수 있다. 일부 실시예들에서, 상기 반도체 칩(100)은 고대역폭 메모리(High Bandwidth Memory)일 수 있다.
몰딩 부재(170)는 반도체 칩(100)을 오염 및 충격 등과 같은 외부 영향으로부터 보호하는 역할을 수행할 수 있다. 이러한 역할을 수행하기 위하여, 상기 몰딩 부재(170)는 에폭시 몰드 컴파운드(epoxy mold compound), 레진(resin) 등으로 이루어질 수 있다. 또한, 상기 몰딩 부재(170)는 컴프레션 몰딩(compression molding), 라미네이션(lamination), 스크린 프린팅(screen printing) 등의 공정에 의해 형성될 수 있다. 일부 실시예들에서, 상기 몰딩 부재(170)는 반도체 칩(100)의 하면을 외부로 노출시킬 수 있도록, 상기 반도체 칩(100)의 측면만을 감쌀 수도 있다. 상기 몰딩 부재(170)는 반도체 패키지(10)의 외형을 구성할 수 있으며, 상기 몰딩 부재(170)를 이용하여 재배선 구조물(250)이 배치될 수 있다.
전극 패드(210)는 상부 비아(160)를 통하여 개별 단위 소자(150)와 전기적으로 연결되어, 반도체 칩(100)의 회로부의 기능을 외부 접속 패드(310)에 부착된 외부 접속 부재(320)에 전기적으로 연결할 수 있다. 일부 실시예들에서, 상기 전극 패드(210)는 알루미늄(Al) 패드일 수 있다.
상기 전극 패드(210)는 반도체 기판(110)의 활성면(110F) 상에 형성된 제1 보호층(220) 및 제2 보호층(230)에 의하여 주변부가 덮이고, 중심부가 오픈될 수 있다. 도면에는 상기 전극 패드(210)가 사각형으로 도시되어 있지만, 예를 들어, 육각형, 팔각형 등의 다각형이거나, 원형 또는 타원형일 수 있다. 상기 전극 패드(210)는 전기적 또는 기계적 스트레스를 견딜 수 있도록 일정 크기 이상으로 형성될 수 있다.
또한, 상기 전극 패드(210)는, 제1 열 전극 패드(211) 및 상기 제1 열 전극 패드(211)와 제2 방향(Y 방향)으로 이격되는 제2 열 전극 패드(212)를 포함할 수 있다. 상기 전극 패드(210)는, 반도체 칩(100)의 상면에 평행한 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 각각 제1 피치(210P)를 가지도록, 서로 이격되어 배치될 수 있다. 상기 제1 피치(210P)는 약 50㎛ 내지 약 70㎛일 수 있고, 특히 약 60㎛일 수 있다.
제1 보호층(220)은 반도체 칩(100)의 상면에서, 반도체 칩(100)이 전극 패드(210) 이외의 영역에서 절연되도록 배치될 수 있다. 또한, 상기 제1 보호층(220)은 상기 전극 패드(210)의 가장자리를 둘러싸며, 상기 전극 패드(210)의 상부에 제1 폭(220W)을 가지는 제1 개구부(220H)를 구비할 수 있다. 즉, 상기 제1 보호층(220)은 서로 이웃하는 상기 전극 패드(210)를 이어주는 브릿지(bridge) 형태를 가질 수 있다. 따라서, 상기 제1 보호층(220)은 유연성 및 절연성이 좋은 절연 물질로 형성될 수 있다.
일부 실시예들에서, 상기 제1 보호층(220)은 폴리머, 벤조사이클로부텐(BenxoCycloButene), 또는 수지로 형성될 수 있으며, 특히 감광성 폴리이미드로 형성될 수 있다. 따라서, 상기 제1 보호층(220)은 제1 폴리머층으로 지칭될 수 있다. 다만, 상기 제1 보호층(220)을 구성하는 물질이 이에 한정되는 것은 아니다. 예를 들어, 상기 제1 보호층(220)은 실리콘 계열의 실리콘산화물 또는 실리콘질화물로 구성될 수 있다.
또한, 상기 제1 보호층(220)은 상기 반도체 칩(100)의 상면을 외부의 불순물, 화학적 손상, 물리적 충격 등으로부터 보호하는 역할을 수행할 수 있다. 이에 따라, 일반적으로 상기 반도체 칩(100)에 상기 제1 보호층(220)까지 형성한 후, 상기 반도체 칩(100)에 대한 테스트 공정이 수행된다. 이에 대한 자세한 내용은 후술하도록 한다.
제2 보호층(230)은 제1 보호층(220)을 둘러싸며, 전극 패드(210)의 상부에 제2 폭(230W)을 가지는 제2 개구부(230H)를 구비한다. 상기 제2 보호층(230)은 상기 제1 보호층(220)의 측면 및 상면을 전부 덮을 수 있다. 따라서, 상기 제2 보호층(230)의 최상면의 레벨은 상기 제1 보호층(220)의 최상면의 레벨보다 더 높을 수 있다.
상기 제2 보호층(230)도 상기 제1 보호층(220)과 마찬가지로 절연 물질로 형성될 수 있다. 상기 제2 보호층(230)은 폴리머, 벤조사이클로부텐, 또는 수지로 형성될 수 있으며, 특히 감광성 폴리이미드로 형성될 수 있다. 따라서, 상기 제2 보호층(230)은 제2 폴리머층으로 지칭될 수 있다. 일부 실시예들에서, 상기 제2 보호층(230)은 상기 제1 보호층(220)과 서로 다른 물질로 형성될 수 있다. 예를 들어, 상기 제2 보호층(230)과 상기 제1 보호층(220)이 모두 감광성 폴리이미드로 형성될 수 있으나, 서로 다른 물질을 함유한 감광성 폴리이미드로 형성될 수 있다.
금속 시드층(240)이 전극 패드(210) 및 제2 보호층(230) 상에 배치될 수 있다. 구체적으로, 상기 금속 시드층(240)이 상기 제2 보호층(230)으로부터 오픈된 상기 전극 패드(210)의 상면, 그리고 상기 제2 보호층(230)의 측면 및 상면의 일부에 걸쳐 컨포멀하게(conformally) 배치될 수 있다. 상기 금속 시드층(240)은 약 100Å 내지 약 0.5㎛의 두께를 가지도록, 화학적 기상 증착(Chemical Vapor Deposition) 또는 물리적 기상 증착(Physical Vapor Deposition) 공정에 의하여 형성할 수 있다. 상기 금속 시드층(240)은 예를 들어, 구리(Cu), 니켈(Ni), 티타늄(Ti), 텅스텐(W), 주석(Sn), 은(Ag) 등의 금속이나, 그 합금으로 형성될 수 있으며, 단층 또는 복층 구조를 가질 수 있다.
상기 금속 시드층(240)은 재배선 구조물(250)을 형성하기 위한 시드(seed)로 기능할 수 있다. 즉, 상기 금속 시드층(240)은, 상기 재배선 구조물(250)을 전기 도금(electro-plating) 공정으로 형성하는 경우 전류가 흐를 수 있는 경로를 제공하여, 상기 금속 시드층(240)의 상부에 상기 재배선 구조물(250)이 형성될 수 있도록 할 수 있다. 상기 금속 시드층(240)은 상기 재배선 구조물(250)과 연관성이 있으므로, 상기 금속 시드층(240)과 상기 재배선 구조물(250)의 물질과 구성 등에 따라 다양하게 응용될 수 있다.
도면에는 상기 금속 시드층(240)과 상기 재배선 구조물(250)이 각각 단층으로 형성된 경우가 도시되어 있다. 일부 실시예들에서, 상기 금속 시드층(240)과 상기 재배선 구조물(250)은 서로 동일한 물질로 구성될 수 있다. 예를 들어, 상기 금속 시드층(240)이 구리(Cu)로 형성되고, 상기 재배선 구조물(250)도 구리(Cu)로 형성될 수 있다. 이 경우, 상기 금속 시드층(240)과 상기 재배선 구조물(250)은 일체형 구조물로 나타날 수 있다.
재배선 구조물(250)은 단층 또는 복층의 금속층으로 형성될 수 있다. 예를 들어, 상기 재배선 구조물(250)은 구리(Cu), 니켈(Ni), 금(Au), 크롬(Cr), 티타늄(Ti), 또는 팔라듐(Pd)으로 형성되거나, 이들의 합금으로 형성될 수 있다. 상기 재배선 구조물(250)은 전기 도금 공정으로 형성될 수 있다.
상기 재배선 구조물(250)은, 사각 형태의 재배선 패드(250A) 및 상기 재배선 패드(250A)의 일 측면과 접하는 라인 형태의 재배선 라인(250B)을 포함할 수 있다. 상기 재배선 패드(250A)의 전부가 상기 전극 패드(210)와 오버랩되고, 상기 재배선 라인(250B)의 일부가 상기 전극 패드(210)와 오버랩되도록 배치될 수 있다.
상기 재배선 구조물(250)이 전극 패드(210) 및 제2 보호층(230) 상에서 금속 시드층(240)과 접촉하도록 배치될 수 있다. 구체적으로, 상기 재배선 구조물(250)은 상기 제2 보호층(230)으로부터 오픈된 상기 전극 패드(210)의 상면, 그리고 상기 제2 보호층(230)의 측면 및 상면의 일부에 걸쳐 컨포멀하게 배치될 수 있다. 따라서, 상기 재배선 구조물(250)은 상기 제2 보호층(230)의 측면과 맞닿고, 상기 제1 보호층(220)의 측면과 이격되도록 배치될 수 있다. 또한, 상기 재배선 구조물(250)의 두께는, 제1 보호층(220)의 두께 및 제2 보호층(230)의 두께를 합한 두께보다 더 두꺼울 수 있다.
여기서, 상기 재배선 구조물(250)의 구조적 특징에 대하여 좀 더 자세히 살펴보도록 한다. 상기 전극 패드(210)의 제1 방향(X 방향)을 따른 폭(210W)이, 상기 재배선 구조물(250)의 제1 방향(X 방향)을 따른 최대 폭(250W)보다 더 크도록 형성할 수 있다. 이는 제2 보호층(230)의 형성에 기인하는 특징일 수 있다. 즉, 상기 제1 개구부(220H)의 제1 방향(X 방향)을 따른 제1 폭(220W)이, 상기 재배선 구조물(250)의 제1 방향(X 방향)을 따른 최대 폭(250W)과 같거나 더 클 수 있다. 또한, 상기 제2 개구부(230H)의 제1 방향(X 방향)을 따른 제2 폭(230W)이, 상기 재배선 구조물(250)의 제1 방향(X 방향)을 따른 최대 폭(250W)보다 더 작을 수 있다. 이에 따라, 서로 이웃하는 상기 재배선 구조물(250) 사이의 간격(250D)은 약 10㎛ 이상을 확보할 수 있다.
외부 접속 부재(320)는 솔더 볼(solder ball) 또는 솔더 범프(solder bump)일 수 있다. 일부 실시예들에서, 상기 외부 접속 부재(320)를 구성하는 물질은 주석(Sn)을 포함하는 무연 솔더(lead free solder)가 사용될 수 있다. 상기 외부 접속 부재(320)를 통하여, 반도체 패키지(10)가 인쇄회로기판(PCB)과 같은 외부 장치에 연결될 수 있다. 상기 외부 접속 부재(320)는 외부 접속 패드(310)를 통하여 재배선 구조물(250)에 전기적으로 연결될 수 있다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라, 전자 장치는 더욱 소형화 및 다기능화되고 있다. 이에 따라, 전자 장치에 사용되는 반도체 칩의 소형화 및 다기능화의 필요성 또한 높아지고 있다. 이를 위해, 미세 피치의 연결 단자를 가지는 반도체 칩이 요구되며, 한정적인 반도체 패키지의 구조 내에 고용량의 반도체 칩을 실장하기 위해서는 미세 사이즈의 전극 패드가 필요하다. 이로 인해, 반도체 패키지에 포함되는 전극 패드의 간격 또한 지속적으로 감소하는 추세이다.
일반적인 반도체 패키지는, 반도체 칩들의 소형화 또는 입/출력을 위한 신호 단자의 개수가 증가할 경우, 모든 신호 단자를 반도체 칩의 주면 내에 수용하기 어렵다. 따라서, 일반적인 반도체 패키지는, 재배선 구조물을 상기 반도체 칩들의 주면 외부까지 연장하여 상기 신호 단자가 배치되는 영역을 확장할 수 있다. 즉, 일반적인 반도체 패키지에, 팬-아웃 웨이퍼 레벨 패키지(Fan-Out Wafer Level Package, FO-WLP) 또는 팬-아웃 패널 레벨 패키지(Fan-Out Panel Level Package, FO-PLP)(이하, FO-WLP로 통칭) 구조가 적용되고 있다.
따라서, 일반적인 FO-WLP 구조의 반도체 패키지는, 전극 패드 상에 재배선 구조물을 형성함으로써 외부 접속 단자를 반도체 패키지의 확장된 표면에 배치할 수 있고, 상기 전극 패드의 위치와 상기 외부 접속 단자가 형성되는 위치를 재배선 구조물을 통하여 달리할 수 있다는 특징을 가진다.
다만, 최근 초미세 공정으로 반도체 패키지를 제작하면서, 이웃하는 전극 패드 사이의 피치가 매우 작아지므로, 사진 공정 및 식각 공정으로 패터닝하여 재배선 구조물을 형성하기가 더욱 어려워지고 있는 실정이다. 이뿐만 아니라, 일반적인 반도체 패키지는 전극 패드의 평면적보다 상기 전극 패드를 덮는 재배선 구조물의 평면적이 더 크기 때문에, 이웃하는 재배선 구조물 사이의 간격이 매우 좁아, 신뢰성 있는 재배선 구조물을 형성하기가 더욱 어려울 수 있다.
이러한 문제점을 해결하기 위하여, 본 발명의 기술적 사상에 따른 반도체 패키지(10)는, 제1 보호층(220)을 둘러싸는 제2 보호층(230)을 전극 패드(210)의 상면에 형성하여, 이웃하는 재배선 구조물(250) 사이의 간격(250D)을 보다 크게 설계함으로써, 재배선 구조물(250)을 보다 용이하게 형성할 수 있다는 장점을 가질 수 있다. 이에 더해, 제1 보호층(220)까지 형성한 후 제2 보호층(230)을 형성하기 전 단계에서, 반도체 칩(100)에 대한 테스트 공정이 수행되도록 함으로써, 테스트 공정에서 필요로 하는 전극 패드(210)의 오픈 영역을 충분히 확보할 수 있다는 장점을 가질 수 있다.
추가적으로, 본 발명의 기술적 사상에 따른 반도체 패키지(10)는, 재배선 구조물(250)의 하부에 배치되는 버퍼층의 두께가 증가되어, FO-WLP 구조의 신뢰성 향상에도 기여할 수 있다. 다시 말해, 재배선 구조물(250)의 하부에 제1 보호층(220)뿐만 아니라 제2 보호층(230)이 배치됨으로 인하여, 외부 장치와 반도체 칩(100) 사이의 열팽창계수(coefficient of thermal expansion)와 같은 물리적 차이를 완화해 줄 수 있는 버퍼층의 두께가 증가하는 효과가 있다. 따라서, 반도체 패키지(10)는 구조적 신뢰성이 향상될 수 있다는 장점을 가질 수 있다.
궁극적으로, 본 발명의 기술적 사상에 따른 반도체 패키지(10)는, 신뢰성 및 생산성이 향상될 수 있다.
도 3a는 본 발명의 기술적 사상의 실시예에 따른 반도체 패키지를 나타내는 평면도이고, 도 3b는 도 3a의 B-B' 선을 따라 절단한 단면도이다.
이하에서 설명하는 반도체 패키지(20)를 구성하는 대부분의 구성 요소 및 상기 구성 요소를 이루는 물질은, 앞서 도 1 내지 도 2b에서 설명한 바와 실질적으로 동일하거나 유사하다. 따라서, 설명의 편의를 위하여, 앞서 설명한 반도체 패키지(10)와 차이점을 중심으로 설명하도록 한다.
도 3a 및 도 3b를 함께 참조하면, 반도체 칩(100)의 상면에 배치되는 전극 패드(210), 전극 패드(210)의 가장자리를 둘러싸는 제1 보호층(220), 제1 보호층(220)의 측면에 형성되는 제2 보호층(230_2), 및 전극 패드(210)에 전기적으로 연결되는 재배선 구조물(250_2)을 포함하는 반도체 패키지(20)를 나타낸다.
제2 보호층(230_2)은 제1 보호층(220)의 측면에 형성되며, 전극 패드(210)의 상부에 제2 폭(230W)을 가지는 제2 개구부(230H)를 구비한다. 상기 제2 보호층(230_2)은 상기 제1 보호층(220)의 측면만을 덮을 수 있다. 따라서, 상기 제2 보호층(230_2)의 최상면의 레벨은 상기 제1 보호층(220)의 최상면의 레벨과 실질적으로 동일할 수 있다.
금속 시드층(240_2)이 전극 패드(210) 및 제2 보호층(230_2) 상에 배치될 수 있다. 구체적으로, 상기 금속 시드층(240_2)은 상기 제2 보호층(230_2)으로부터 오픈된 상기 전극 패드(210)의 상면, 그리고 상기 제2 보호층(230_2)의 측면 및 상면의 일부에 걸쳐 컨포멀하게 배치될 수 있다.
재배선 구조물(250_2)이 전극 패드(210) 및 제2 보호층(230_2) 상에 금속 시드층(240_2)과 접촉하도록 배치될 수 있다. 구체적으로, 상기 재배선 구조물(250_2)은 상기 제2 보호층(230_2)으로부터 오픈된 상기 전극 패드(210)의 상면, 그리고 상기 제2 보호층(230_2)의 측면 및 상면의 일부에 걸쳐 컨포멀하게 배치될 수 있다. 따라서, 상기 재배선 구조물(250_2)은 상기 제2 보호층(230_2)의 측면과 맞닿고, 상기 제1 보호층(220)의 측면과 이격되도록 배치될 수 있다. 또한, 상기 재배선 구조물(250_2)의 두께는, 제1 보호층(220)의 두께 및 제2 보호층(230_2)의 두께 각각보다 더 두꺼울 수 있다.
여기서, 상기 재배선 구조물(250_2)의 구조적 특징에 대하여 좀 더 자세히 살펴보도록 한다. 상기 전극 패드(210)의 제1 방향(X 방향)을 따른 폭(210W)이, 상기 재배선 구조물(250_2)의 제1 방향(X 방향)을 따른 최대 폭(250W)보다 더 크도록 형성할 수 있다. 이는 제2 보호층(230_2)의 형성에 기인하는 특징일 수 있다. 즉, 상기 제1 개구부(220H)의 제1 방향(X 방향)을 따른 제1 폭(220W)이, 상기 재배선 구조물(250_2)의 제1 방향(X 방향)을 따른 최대 폭(250W)과 같거나 더 클 수 있다. 또한, 상기 제2 개구부(230H)의 제1 방향(X 방향)을 따른 제2 폭(230W)이, 상기 재배선 구조물(250_2)의 제1 방향(X 방향)을 따른 최대 폭(250W)보다 더 작을 수 있다. 즉, 제2 보호층(230_2)이 제1 보호층(220)의 상면에 형성되는 두께는, 본 발명의 기술적 사상에 따른 반도체 패키지(20)에서 고려되지 않을 수 있다.
도 4a는 본 발명의 기술적 사상의 실시예에 따른 반도체 패키지를 나타내는 평면도이고, 도 4b는 도 4a의 B-B' 선을 따라 절단한 단면도이다.
이하에서 설명하는 반도체 패키지(30)를 구성하는 대부분의 구성 요소 및 상기 구성 요소를 이루는 물질은, 앞서 도 1 내지 도 2b에서 설명한 바와 실질적으로 동일하거나 유사하다. 따라서, 설명의 편의를 위하여, 앞서 설명한 반도체 패키지(10)와 차이점을 중심으로 설명하도록 한다.
도 4a 및 도 4b를 함께 참조하면, 반도체 칩(100)의 상면에 배치되는 전극 패드(210), 전극 패드(210)의 가장자리를 둘러싸는 제1 보호층(220), 제1 보호층(220)을 둘러는 제2 보호층(230), 제1 재배선 구조물(250_3), 및 제2 재배선 구조물(260_3)을 포함하는 반도체 패키지(30)를 나타낸다.
전극 패드(210)는 제1 열 전극 패드(211) 및 제2 방향(Y 방향)으로 상기 제1 열 전극 패드(211)와 이격되는 제2 열 전극 패드(212)를 포함할 수 있다. 또한, 상기 전극 패드(210)는 반도체 칩(100)의 상면에 평행한 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 각각 제1 피치(210P)를 가지며, 서로 이격되어 배치될 수 있다.
제1 열 전극 패드(211)에 전기적으로 연결되는 제1 재배선 구조물(250_3) 및 제2 열 전극 패드(212)에 전기적으로 연결되는 제2 재배선 구조물(260_3)을 포함할 수 있다. 제2 재배선 구조물(260_3)의 재배선 라인은 서로 이웃하는 제1 재배선 구조물(250_3) 사이를 지나가도록 배치될 수 있다.
즉, 본 발명의 기술적 사상에 따른 반도체 패키지(30)는, 제1 보호층(220)을 둘러싸는 제2 보호층(230)을 전극 패드(210)의 상면에 형성하여, 이웃하는 제1 재배선 구조물(250_3) 사이의 간격(250D)을 보다 크게 설계함으로써, 제2 재배선 구조물(260_3)의 재배선 라인이 서로 이웃하는 제1 재배선 구조물(250_3) 사이를 지나갈 수 있는 공간을 보다 크게 확보할 수 있다. 따라서, 반도체 패키지(30)는, 제1 재배선 구조물(250_3) 및 제2 재배선 구조물(260_3)의 경로 배치를 더욱 자유롭게 디자인할 수 있다.
도 5는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 제조 방법을 나타내는 블록도이다.
도 5를 참조하면, 반도체 패키지의 제조 방법(S10)은 제1 내지 제9 단계(S110 내지 S190)의 공정 순서를 포함할 수 있다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
본 발명의 기술적 사상에 따른 반도체 패키지의 제조 방법(S10)은, 전극 패드가 형성된 반도체 칩을 준비하는 제1 단계(S110), 전극 패드 상에 제1 보호층을 형성하는 제2 단계(S120), 반도체 칩에 테스트 공정을 수행하는 제3 단계(S130), 전극 패드 및 제1 보호층 상에 제2 보호층을 형성하는 제4 단계(S140), 전극 패드 및 제2 보호층 상에 예비 시드층을 형성하는 제5 단계(S150), 예비 시드층의 일부를 노출시키는 마스크 패턴을 형성하는 제6 단계(S160), 재배선 구조물을 형성하는 제7 단계(S170), 예비 시드층의 일부를 제거하여 금속 시드층을 형성하는 제8 단계(S180), 및 외부 접속 패드 및 외부 접속 부재를 형성하는 제9 단계(S190)를 포함할 수 있다.
상기 제1 내지 제9 단계(S110 내지 S190) 각각에 대한 기술적 특징은 후술하는 도 6 내지 도 13을 통하여 상세히 설명하도록 한다.
도 6 내지 도 13은 본 발명의 기술적 사상의 실시예에 따른 반도체 패키지의 제조 방법을 공정 순서에 따라 나타내는 단면도들이다.
도 6을 참조하면, 반도체 기판(110) 상에 형성된 개별 단위 소자(150)의 집적 회로 기능을 외부로 확장할 수 있는 전극 패드(210)가 형성된 반도체 칩(100)을 준비한다.
반도체 기판(110)은 매트릭스 형태로 배치되는 복수의 반도체 칩(100)이 스크라이브 레인(scribe lane)에 의해 서로 구분되는 반도체 웨이퍼일 수 있다.
상기 반도체 기판(110)은 예를 들어, 실리콘(silicon)을 포함할 수 있다. 또는 반도체 기판(110)은 저머늄(germanium)과 같은 반도체 원소, 또는 SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), 및 InP(indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 또는, 반도체 기판(110)은 SOI(Silicon On Insulator) 구조를 가질 수 있다. 예를 들어, 반도체 기판(110)은 BOX 층(buried oxide layer)을 포함할 수 있다. 반도체 기판(110)은 도전 영역, 예를 들어, 불순물이 도핑된 웰(well) 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 반도체 기판(110)은 STI(Shallow Trench Isolation) 구조와 같은 다양한 소자 분리 구조를 가질 수 있다.
상기 반도체 기판(110)에는 반도체 제조 공정을 통하여 반도체 소자의 집적 회로 기능을 구현하기 위한 개별 단위 소자(150)가 포함되는 회로부가 형성될 수 있다. 즉, 상기 반도체 기판(110)에는 트랜지스터, 저항, 커패시터와 같은 개별 단위 소자(150), 그리고 전도성 비아(120), 전도성 배선(140), 상부 비아(160)와 같은 배선층, 그리고 이들 사이에 배치되는 층간 절연막(130)이 형성될 수 있다.
일부 실시예들에서, 상기 층간 절연막(130)은 실리콘산화물보다 유전율이 낮은 저유전(low-k) 물질층으로 이루어질 수 있다. 예를 들어, 상기 층간 절연막(130)을 구성하는 유전 물질은 PSG(phosphor silicate glass), BPSG(boro-phosphor silicate glass), USG(undoped silicate glass), TEOS(tetra ethyl ortho silicate), PE-TEOS(plasma enhanced-TEOS), HDP-CVD(high density plasma-chemical vapor deposition) 산화물, BEOL에서 이용되는 저유전 물질, 초저유전 물질 등과 같은 산화물일 수 있다.
일부 실시예들에서, 상기 층간 절연막(130)은 제1 층간 절연막, 제2 층간 절연막, 제3 층간 절연막, 및 제4 층간 절연막이 순차적으로 적층된 구조로 형성될 수 있다. 다만, 상기 층간 절연막(130)을 구성하는 복수의 층간 절연막의 개수가 이에 한정되는 것은 아니다.
상기 층간 절연막(130)은 도전성 물질로 구성되는 전도성 비아(120), 전도성 배선(140)과 같은 배선층의 주변을 채우도록 배치될 수 있다. 또한, 상기 층간 절연막(130)은 전극 패드(210) 및 상기 전극 패드(210)와 직접 접촉하여 전기적으로 연결되는 상부 비아(160)의 주변을 채우도록 배치될 수 있다.
전극 패드(210)는 상기 반도체 칩(100)의 회로부와 전기적으로 연결되어, 상기 반도체 칩(100)을 외부의 전기 장치와 전기적으로 연결하는 기능을 수행할 수 있다. 상기 전극 패드(210)는 상기 반도체 칩(100)의 상부 비아(160)를 통해 하부의 전도성 비아(120) 및 전도성 배선(140)과 전기적으로 연결될 수 있다.
상기 전극 패드(210)는 상기 반도체 칩(100)으로 전기적 신호가 입/출력되기 위한 부분으로, 반도체 칩(100) 상에 복수로 구비되며, 알루미늄(Al), 텅스텐(W), 구리(Cu), 니켈(Ni) 또는 이들의 조합을 포함할 수 있다. 상기 전극 패드(210)는 상기 반도체 칩(100) 상에 알루미늄(Al)과 같은 금속을 일정 두께로 형성한 후, 원하는 전극 패드(210)의 모양을 사진 공정 및 식각 공정으로 패터닝하여 제작할 수 있다.
도 7을 참조하면, 전극 패드(210) 상에 제1 개구부(220H)를 가지는 제1 보호층(220)을 반도체 칩(100) 상에 형성할 수 있다.
전극 패드(210) 및 반도체 칩(100) 상에 예비 보호층을 형성한 후, 상기 예비 보호층을 사진 공정 및 식각 공정으로 패터닝하여, 전극 패드(210)의 중심부를 노출하는 제1 개구부(220H)를 구비하는 제1 보호층(220)을 형성할 수 있다.
상기 전극 패드(210)는 상기 반도체 칩(100)의 회로부의 최종 보호층인 상기 제1 보호층(220)에 의하여 일부가 노출될 수 있다. 상기 전극 패드(210)는 상부 비아(160)를 통하여 상기 반도체 칩(100)의 회로부와 전기적으로 연결되고, 상기 제1 개구부(220H)에 의해 노출된 상기 전극 패드(210) 부분을 통하여 외부의 전기 장치와 전기적으로 연결될 수 있다. 상기 제1 보호층(220)의 제1 개구부(220H)의 제1 방향(X 방향)으로의 제1 폭(220W)은 일반적인 전극 패드(210)를 노출하는 정도와 실질적으로 동일할 수 있다.
상기 제1 보호층(220)은 상기 반도체 칩(100) 상부에 배치되어, 상기 반도체 칩(100)이 상기 전극 패드(210) 이외의 영역에서 절연되도록 할 수 있다. 또한, 상기 제1 보호층(220)은 상기 반도체 칩(100)의 상면을 외부의 불순물, 화학적 손상, 물리적 충격 등으로부터 보호하는 역할을 할 수 있다. 일부 실시예들에서, 상기 제1 보호층(220)은 복수의 물질층으로 형성될 수 있다.
도 8을 참조하면, 테스트 장치(TA)를 이용하여, 제1 보호층(220)이 형성된 반도체 칩(100)에 테스트 공정을 수행할 수 있다.
테스트 공정은 반도체 칩(100)의 기능 및 전기적 연결을 검증하기 위해 수행될 수 있다. 일부 실시예들에서, 상기 테스트 공정은 EDS(Electrical Die Sorting) 테스트일 수 있다. 상기 테스트 공정은 예를 들어, DC 테스트, AC 테스트, 및/또는 기능 테스트를 포함할 수 있다. 다만, 상기 테스트 공정이 이에 한정되는 것은 아니다.
테스트 장치(TA)는 바늘 모양의 테스트 핀(TP)을 포함할 수 있고, 상기 테스트 핀(TP)을 전극 패드(210)에 물리적으로 접촉하여 테스트 공정을 진행할 수 있다. 제1 보호층(220)만이 전극 패드(210)에 형성된 상태이므로, 상기 테스트 공정에서 테스트 핀(TP)의 접촉에 요구되는 전극 패드(210)의 오픈 영역을 충분히 확보할 수 있다.
이러한 접촉식의 테스트 공정은 비접촉식의 테스트 공정에 비하여 상대적으로 높은 테스트 성능을 가질 수 있다. 테스트 핀(TP)은 예를 들어, 상기 테스트 장치(TA)에 연결된 프로브 카드의 일부분일 수 있다. 또한, 상기 테스트 핀(TP)은 상기 프로브 카드에 복수로 배치될 수 있다.
결과적으로, 이와 같은 테스트 공정을 거쳐 양품으로 선별된 반도체 칩(100)에 후속 공정을 진행할 수 있다.
도 9를 참조하면, 전극 패드(210) 및 제1 보호층(220) 상에 제2 개구부(230H)를 가지는 제2 보호층(230)을 형성할 수 있다.
전극 패드(210) 및 제1 보호층(220) 상에 예비 보호층을 형성한 후, 상기 예비 보호층을 사진 공정 및 식각 공정으로 패터닝하여, 전극 패드(210)의 중심부를 노출하는 제2 개구부(230H)를 구비하는 제2 보호층(230)을 형성할 수 있다.
상기 제2 보호층(230)은 상기 제1 보호층(220)의 측면 및 상면을 전부 덮을 수 있다. 따라서, 상기 제2 보호층(230)의 최상면의 레벨은 상기 제1 보호층(220)의 최상면의 레벨보다 더 높을 수 있다. 상기 제2 보호층(230)으로 인하여, 상기 전극 패드(210)의 오픈 영역은, 상기 제1 보호층(220)만이 형성되어 있을 때와 비교하여 줄어들 수 있다.
상기 제2 보호층(230)도 상기 제1 보호층(220)과 마찬가지로 절연 물질로 형성될 수 있다. 일부 실시예들에서, 상기 제2 보호층(230)은 상기 제1 보호층(220)과 서로 다른 물질로 형성될 수 있다. 다른 실시예들에서, 상기 제2 보호층(230)은 상기 제1 보호층(220)과 서로 같은 물질로 형성될 수도 있다.
도 10을 참조하면, 전극 패드(210) 및 제2 보호층(230) 상에 예비 시드층(240P)을 형성한다.
예비 시드층(240P)은 노출된 전극 패드(210)의 상면 및 제2 보호층(230) 전면(whole surface)에 걸쳐 형성되며, 약 100Å 내지 약 0.5㎛ 범위의 두께를 가지도록, 화학 기상 증착 또는 물리 기상 증착 공정에 의하여 형성할 수 있다. 상기 예비 시드층(240P)은 예를 들어, 구리(Cu), 니켈(Ni), 티타늄(Ti), 텅스텐(W), 주석(Sn), 은(Ag) 등의 금속이나, 그 합금으로 형성될 수 있으며, 단층 또는 복층 구조를 가질 수 있다.
상기 예비 시드층(240P)은 후속 공정을 진행하기 위한 시드(seed)로 기능을 한다. 즉, 상기 예비 시드층(240P)은 전기 도금 공정에서, 전류가 흐를 수 있는 경로를 제공하여, 상기 예비 시드층(240P)의 상부에 재배선 구조물(250, 도 12 참조)이 형성될 수 있도록 한다. 상기 예비 시드층(240P)은, 상기 제2 보호층(230)의 제2 개구부(230H)를 컨포멀하게 덮도록 형성될 수 있다.
도 11을 참조하면, 예비 시드층(240P) 상에, 상기 예비 시드층(240P)의 일부를 노출시키는 패턴 홀(M1H)을 가지는 마스크 패턴(M1)을 형성할 수 있다.
노출되는 상기 예비 시드층(240P)의 일부는 전극 패드(210)와 접촉하는 부분을 포함할 수 있다. 상기 마스크 패턴(M1)의 패턴 홀(M1H)에 의하여 노출되는 부분은 후속 공정에서 재배선 구조물(250, 도 12 참조)이 형성될 부분에 해당하므로, 상기 전극 패드(210)가 복수로 형성되는 경우, 상기 마스크 패턴(M1)의 패턴 홀(M1H)에 의하여 노출되는 부분은 각각의 전극 패드(210)에 대응되도록 복수로 형성될 수 있다.
도 12를 참조하면, 마스크 패턴(M1)이 형성된 예비 시드층(240P) 상에 재배선 구조물(250)을 형성할 수 있다.
재배선 구조물(250)은 마스크 패턴(M1)의 패턴 홀(M1H)에 의하여 노출되는 예비 시드층(240P)의 상면에 직접 맞닿도록 형성될 수 있다. 상기 재배선 구조물(250)은 전기 도금 공정으로 형성할 수 있다.
일부 실시예들에서, 상기 재배선 구조물(250)을 형성하기 위하여, 상기 마스크 패턴(M1)이 형성된 상기 반도체 기판(110)을 배스(bath)에 넣고, 전기 도금을 수행할 수 있다. 상기 재배선 구조물(250)은 예를 들어, 구리(Cu), 니켈(Ni), 및 금(Au) 중 선택된 하나의 금속 또는 이들의 합금으로 이루어지거나, 구리(Cu), 니켈(Ni), 및 금(Au) 중 선택된 복수의 금속의 다층 구조일 수 있다.
상기 재배선 구조물(250)은 상기 마스크 패턴(M1)의 패턴 홀(M1H)에 의하여 노출되는 영역을 완전히 채우지 않고, 일부만을 채우도록 형성할 수 있다. 즉, 상기 재배선 구조물(250)의 제3 방향(Z 방향)으로의 두께는 상기 마스크 패턴(M1)의 제3 방향(Z 방향)으로의 두께보다 더 얇게 형성될 수 있다. 상기 마스크 패턴(M1)의 패턴 홀(M1H)의 제1 방향(X 방향)을 따른 폭(M1W)이 상기 재배선 구조물(250)의 제1 방향(X 방향)을 따른 최대 폭(250W)과 실질적으로 동일할 수 있다.
도 13을 참조하면, 마스크 패턴(M1, 도 12 참조)을 제거한 후, 예비 시드층(240P, 도 12 참조)의 일부를 제거하여 금속 시드층(240)을 형성할 수 있다.
마스크 패턴(M1, 도 12 참조)을 제거하기 위하여, 스트립 공정 및/또는 애싱 공정이 수행될 수 있다. 일부 실시예들에서, 상기 마스크 패턴(M1, 도 12 참조)을 제거한 후, 재배선 구조물(250)을 식각 마스크로 이용하여, 외부로 노출된 상기 예비 시드층(240P, 도 12 참조)을 습식 식각할 수 있다. 등방성 식각인 습식 식각을 이용하여 상기 예비 시드층(240P, 도 12 참조)을 식각하는 경우, 상기 재배선 구조물(250)의 하부에 언더컷이 형성될 수도 있다. 다른 실시예들에서, 재배선 구조물(250)을 식각 마스크로 이용하여, 외부로 노출된 상기 예비 시드층(240P, 도 12 참조)을 건식 식각할 수 있다.
상기 예비 시드층(240P, 도 12 참조)의 구성 물질이 구리(Cu)인 경우, 암모니아성(ammoniacal) 식각을 이용하여 제거될 수 있다. 예를 들어, Cu(NH3)4Cl2, Cu(NH3)2Cl, NH3, 및 NH4Cl을 포함하는 알칼리성 에천트들(alkaline etchants)이 이용될 수 있다. 이 후, 상기 식각 결과로 얻어진 CuO를 포함하는 화학 물질들(chemicals)이 NH3 및 H2O을 이용하여 세정될 수 있다.
이와 같은 공정을 통하여, 상기 전극 패드(210)의 제1 방향(X 방향)을 따른 폭(210W)이, 상기 재배선 구조물(250)의 제1 방향(X 방향)을 따른 최대 폭(250W)보다 더 크도록 형성할 수 있다. 이는 제2 보호층(230)의 형성에 기인하는 특징일 수 있다. 즉, 상기 제1 개구부(220H)의 제1 방향(X 방향)을 따른 제1 폭(220W)이, 상기 재배선 구조물(250)의 제1 방향(X 방향)을 따른 최대 폭(250W)과 같거나 더 클 수 있다. 또한, 상기 제2 개구부(230H)의 제1 방향(X 방향)을 따른 제2 폭(230W)이, 상기 재배선 구조물(250)의 제1 방향(X 방향)을 따른 최대 폭(250W)보다 더 작을 수 있다.
다시 도 1을 참조하면, 재배선 구조물(250)에 외부 접속 패드(310)를 형성하고, 상기 외부 접속 패드(310) 상에 외부 접속 부재(320)를 형성할 수 있다. 이로써, 본 발명의 기술적 사상에 따른 반도체 패키지(10)를 제조할 수 있다.
도 14는 본 발명의 기술적 사상의 실시예에 따른 반도체 패키지의 구성을 개략적으로 나타내는 구성도이다.
도 14를 참조하면, 반도체 패키지(1000)는 마이크로 처리 유닛(1010), 메모리(1020), 인터페이스(1030), 그래픽 처리 유닛(1040), 기능 블록들(1050), 및 이를 연결하는 버스(1060)를 포함할 수 있다. 반도체 패키지(1000)는 마이크로 처리 유닛(1010) 및 그래픽 처리 유닛(1040)을 모두 포함할 수도 있고, 둘 중 하나만을 포함할 수도 있다.
상기 마이크로 처리 유닛(1010)은 코어(core) 및 캐시(cache)를 포함할 수 있다. 예를 들어, 상기 마이크로 처리 유닛(1010)은 멀티 코어를 포함할 수 있다. 멀티 코어의 각 코어는 성능이 서로 동일하거나 상이할 수 있다. 또한, 멀티 코어의 각 코어는 동시에 활성화되거나, 서로 활성화되는 시점을 달리할 수 있다.
상기 메모리(1020)는 상기 마이크로 처리 유닛(1010)의 제어에 의해 상기 기능 블록들(1050)에서 처리한 결과 등을 저장할 수 있다. 상기 인터페이스(1030)는 외부의 장치들과 정보나 신호를 주고 받을 수 있다. 상기 그래픽 처리 유닛(1040)은 그래픽 기능들을 수행할 수 있다. 예를 들어, 상기 그래픽 처리 유닛(1040)은 비디오 코덱을 수행하거나, 3D 그래픽을 처리할 수 있다. 상기 기능 블록들(1050)은 다양한 기능들을 수행할 수 있다. 예를 들어, 상기 반도체 패키지(1000)가 모바일 장치에 사용되는 애플리케이션 프로세서인 경우, 상기 기능 블록들(1050) 중 일부는 통신 기능을 수행할 수 있다.
상기 반도체 패키지(1000)는 도 1 내지 도 4b에서 설명된 반도체 패키지들(10, 20, 30) 중 어느 하나를 포함할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 기술적 사상의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형상으로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10, 20, 30: 반도체 패키지
100: 반도체 칩 210: 전극 패드
220: 제1 보호층 230: 제2 보호층
240: 금속 시드층 250: 재배선 구조물
310: 외부 접속 패드 320: 외부 접속 부재

Claims (10)

  1. 반도체 칩의 상면에 평행한 제1 방향을 따라 배치되는 전극 패드;
    상기 전극 패드의 가장자리를 둘러싸며, 상기 전극 패드의 상부에 제1 개구부를 구비하는 제1 보호층;
    상기 제1 보호층을 둘러싸며, 상기 전극 패드의 상부에 제2 개구부를 구비하는 제2 보호층; 및
    상기 전극 패드에 전기적으로 연결되며, 상기 제2 보호층의 상면의 일부를 덮는 재배선 구조물;을 포함하고,
    상기 제1 개구부의 상기 제1 방향을 따른 제1 폭이 상기 재배선 구조물의 상기 제1 방향을 따른 최대 폭과 같거나 더 크고,
    상기 제2 개구부의 상기 제1 방향을 따른 제2 폭이 상기 재배선 구조물의 상기 제1 방향을 따른 최대 폭보다 더 작은,
    반도체 패키지.
  2. 제1항에 있어서,
    상기 제2 보호층은 상기 제1 보호층의 측면 및 상면을 전부 덮으며,
    상기 제2 보호층의 최상면의 레벨은 상기 제1 보호층의 최상면의 레벨보다 더 높은 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 제2 보호층은 상기 제1 보호층의 측면만을 덮으며,
    상기 제2 보호층의 최상면의 레벨은 상기 제1 보호층의 최상면의 레벨과 실질적으로 동일한 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 제1 보호층을 구성하는 물질 및 상기 제2 보호층을 구성하는 물질은 서로 다른 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 전극 패드의 상기 제1 방향을 따른 폭이 상기 재배선 구조물의 상기 제1 방향을 따른 최대 폭보다 더 큰 것을 특징으로 하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 재배선 구조물은, 사각 형태의 재배선 패드 및 라인 형태의 재배선 라인을 포함하고,
    평면에서 보았을 때,
    상기 재배선 패드의 전부가 상기 전극 패드와 오버랩되고,
    상기 재배선 라인의 일부가 상기 전극 패드와 오버랩되는 것을 특징으로 하는 반도체 패키지.
  7. 제6항에 있어서,
    상기 전극 패드는, 제1 열 전극 패드 및 상기 제1 방향과 수직하는 제2 방향으로 상기 제1 열 전극 패드와 이격되는 제2 열 전극 패드를 포함하고,
    상기 제2 열 전극 패드에 배치되는 상기 재배선 구조물의 상기 재배선 라인은, 서로 이웃하는 상기 제1 열 전극 패드의 사이로 지나가는 것을 특징으로 하는 반도체 패키지.
  8. 제1항에 있어서,
    상기 재배선 구조물의 두께는, 상기 제1 보호층의 두께 및 상기 제2 보호층의 두께를 합한 두께보다 더 두꺼운 것을 특징으로 하는 반도체 패키지.
  9. 제1항에 있어서,
    상기 제1 보호층은 서로 이웃하는 상기 전극 패드를 이어주는 브릿지 형태를 가지는 것을 특징으로 하는 반도체 패키지.
  10. 제1항에 있어서,
    상기 재배선 구조물은 상기 제2 보호층의 측면과 맞닿고, 상기 제1 보호층의 측면과 이격되는 것을 특징으로 하는 반도체 패키지.
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