CN110556299A - 一种半导体结构及其形成方法 - Google Patents
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Abstract
本申请公开了一种半导体结构及其形成方法，所述方法包括：提供半导体衬底，所述半导体衬底包括金属间介电层以及位于所述金属间介电层上的上层金属电极；形成钝化层，所述钝化层覆盖所述上层金属电极和所述金属间介电层；在钝化层表面上相邻的上层金属电极之间的位置刻蚀形成凹槽；形成露出上层金属电极的通孔；在所述通孔中形成金属柱。通过所述方法，在钝化层表面形成凹槽结构，所述凹槽结构延长了金属原子的扩散路径，从而避免封装过程中金属柱中的金属原子扩散导致短路的现象，保证了封装的可靠性，提高了产品的良率。
Description
技术领域
本申请涉及半导体器件领域，尤其涉及一种半导体结构及其形成方法。
背景技术
电子产品的便携、轻巧和薄型化对其性能、功能和成本的要求越来越高，为满足这些要求，除了产品设计与制造技术，半导体封装也在不断开发更新更先进的封装技术。随着集成电路制造技术的发展，电路密度越来越高，这使得晶圆上输入输出(I/O)引脚数量增加。在此背景下，铜柱凸块(Copper Pillar Bump)技术因其优异的互连能力成为集成电路封装的主流技术。铜柱凸块技术可以在更小的互连尺寸下能够拥有更好的电导性和热导性。铜柱凸块得益于铜材料的特性，拥有优越的导电性能、热性能和可靠性。同时，采用铜柱凸块技术在基板设计时可以减少基板层数的使用，实现整体封装成本的降低。此外，铜柱凸块具有高电迁移性能，适用于高电流承载能力的应用。
但是，为了达到缩小芯片尺寸的目的，I/O引脚密度很高，使得相邻铜柱间距很小。这导致封装过程中铜原子可能会扩散到相邻的金属柱，进而造成短路，降低了封装的可靠性，产品良率较低。
发明内容
有鉴于此，本发明提出了一种半导体封装结构及其形成方法，以提高封装的可靠性，提高产品的良率。
根据本发明实施例的第一方面，提供一种半导体结构的形成方法，包括：
提供半导体衬底，所述半导体衬底包括金属间介电层以及位于所述金属间介电层上的上层金属电极；
形成钝化层，所述钝化层覆盖所述上层金属电极和所述金属间介电层；
在钝化层表面上相邻的上层金属电极之间的位置刻蚀形成第一凹槽；
形成露出上层金属电极的通孔；
在所述通孔中形成金属柱。
进一步地，所述钝化层包括氧化物层和/或氮化物层。
进一步地，所述第一凹槽深度小于所述钝化层厚度。
进一步地，所述第一凹槽宽度小于或等于相邻所述金属柱间的距离。
进一步地，所述方法还包括在形成所述通孔前，在所述上层金属电极的上方的钝化层表面形成第二凹槽。
进一步地，所述第二凹槽的宽度大于所述通孔的宽度以使得和通孔共同形成露出所述上层金属电极的阶梯状结构。
进一步地，所述第一凹槽和所述第二凹槽通过同一道刻蚀工序形成。
进一步地，所述钝化层包括依次叠置的二氧化硅层和氮化硅层。
进一步地，使用各向异性的干法刻蚀刻蚀所述钝化层，形成所述第一凹槽和所述第二凹槽；
其中，所述第一凹槽和所述第二凹槽的深度小于所述氮化硅层的厚度。
根据本发明实施例的第二方面，提供一种通过上述方法形成的半导体结构，包括：
依次叠置的半导体衬底、金属间介电层、上层金属电极；
钝化层，覆盖所述金属间介电层并具有露出所述上层金属电极的通孔；以及
形成于所述钝化层上，通过所述通孔与所述上层金属电极相互连接的金属柱；
其中，所述钝化层表面上相邻的上层金属电极之间的位置形成有第一凹槽以使得相邻的金属柱之间的钝化层形成为阶梯状。
进一步地，所述半导体结构还包括在所述上层金属电极的上方的钝化层形成有第二凹槽；
其中，所述第二凹槽的宽度大于所述通孔的宽度以使所述金属柱具有阶梯状结构。
进一步地，所述钝化层包括依次叠置的二氧化硅层和氮化硅层。
进一步地，所述第一凹槽和所述第二凹槽的深度小于所述氮化硅层的厚度。
根据本发明实施例提出的半导体封装结构及其形成方法，在钝化层表面形成第一凹槽，延长了封装过程中金属原子扩散路径，避免在封装过程中金属柱中的金属原子扩散而造成短路的现象，提高了封装的可靠性，提高了产品的良率。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其它目的、特征和优点将更为清楚，在附图中：
图1是本发明实施例的半导体结构形成方法的流程图；
图2-图9是本发明实施例的半导体结构形成方法的各步骤形成的结构的示意性剖视图；
图10是本发明另一实施例的半导体结构形成方法流程图；
图11-图15是本发明另一实施例的半导体结构形成方法的各步骤形成的结构的示意性剖视图。
具体实施方式
以下基于实施例对本发明进行描述，但是本发明并不仅仅限于这些实施例。在下文对本发明的细节描述中，详尽描述了一些特定的细节部分。对本领域技术人员来说没有这些细节部分的描述也可以完全理解本发明。为了避免混淆本发明的实质，公知的方法、过程、流程、元件和电路并没有详细叙述。此外，本领域普通技术人员应当理解，在此提供的附图都是为了说明的目的，并且附图不一定是按比例绘制的。应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。
为便于描述这里可以使用诸如“在…之下”、“在...下面”、“下”、“在…之上”、“上”等空间关系术语以描述如附图所示的一个元件或特征与另一个(些)元件或特征之间的关系。应当理解，空间关系术语旨在概括除附图所示取向之外器件在使用或操作中的器件的不同取向。例如，如果附图中的器件翻转过来，被描述为“在”其他元件或特征“之下”或“下面”的元件将会在其他元件或特征的“上方”。因此，示范性术语“在...下面”就能够涵盖之上和之下两种取向。器件可以采取其他取向(旋转90度或在其他取向)，这里所用的空间关系描述符被相应地解释。除非上下文明确要求，否则整个说明书和权利要求书中的“包括”、“包含”等类似词语应当解释为包含的含义而不是排他或穷举的含义；也就是说，是“包括但不限于”的含义。
在本发明的描述中，需要理解的是，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性。此外，在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。
图1是本发明实施例的半导体结构形成方法流程图。如图1所示，本实施例的半导体结构形成方法包括如下步骤：
步骤S100、提供半导体衬底1，所述半导体衬底1包括基底10、金属间介电层11以及位于所述金属间介电层11上的上层金属电极12。其中，所述基底10上形成有预定的电路结构。
步骤S200、形成钝化层13，所述钝化层13覆盖所述上层金属电极12和所述金属间介电层11。
步骤S300、在钝化层13表面上相邻的上层金属电极12之间的位置刻蚀形成第一凹槽15。
步骤S400、形成露出上层金属电极12的通孔16。
步骤S500、在所述通孔16中形成金属柱17。
参考图2，在步骤S100，提供半导体衬底1。其中，所述半导体衬底1包括基底10、金属间介电层11和上层金属电极12。所述基底10可以是具有电路的硅衬底。应理解，为了使得本发明的实质更清楚地获得展示，图2中并未示出电路。
基底10可为硅单晶衬底、锗单晶衬底或硅锗单晶衬底。可替换地，基底10还可为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)、绝缘体上锗(GeOI)、硅上外延层结构的衬底或化合物半导体衬底。所述化合物半导体衬底包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟或镝化铟等材料形成的衬底。在所述半导体衬底表面还可以形成若干外延界面层或应变层等结构以提高半导体器件的电学性能。
金属间介电层11可以是利用热化学气相沉积(TCVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，金属间介电层11也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)等。金属间介电层11的形成方法可以采用本领域技术人员所知的任何现有技术，优选采用化学气相沉积法(CVD)，例如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)等。
上层金属电极12的构成材料可以是钨(W)、镍(Ni)钛(Ti)、铬(Cr)、铜(Cu)、金(Au)、银(Ag)、铂(Pt)或铝(Al)等导电金属材料中的一种或多种。上层金属电极12的厚度可以为5000埃-10000埃。所述上层金属电极12的形成方法可以采用本领域技术人员所知的任何现有技术。作为示例，上层金属电极12可以为铝金属电极，也可以包括依次叠置的钛和铜。所述上层金属电极12的厚度为8000埃。更具体的，在上层金属电极12采用钛和铜叠置实现时，钛和铜的厚度分别为5000埃和3000埃。
在一个可选实现方式中，所述半导体衬底1包括材料为硅单晶的基底10，材料为二氧化硅(SiO2)的金属间介电层11和由铝形成的上层金属电极12。其中，上层金属电极12的厚度为8000埃。
参考图3，在步骤S200，形成钝化层13以覆盖上层金属电极12和金属间介电层11。在图3中，所述钝化层13包括依次叠置的氧化物层131和氮化物层132。在其它的可选实现方式中，钝化层13也可以仅包括氧化物层和氮化物层之一。所述氧化物层131可以为二氧化硅(SiO2)层、氧化铝(Al2O3)层、二氧化钛(TiO2)层、氧化铁(Fe2O3)层等。所述氮化物层132可以为氮化硅(Si3N4)层、氮化硼(BN)层、氮化铝(AlN)层等。优选的，氧化物层131可以为二氧化硅(SiO2)层，氮化物层132可以为氮化硅(Si3N4)层。钝化层13的形成方法可以采用本领域技术人员所知的任何现有技术，优选采用化学气相沉积法(CVD)，例如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)等。钝化层13的厚度可以为10000埃-20000埃。在图3中，钝化层13包括依次叠置的二氧化硅(SiO2)层和氮化硅(Si3N4)层，更具体地，二氧化硅(SiO2)层覆盖所述上层金属电极12和所述金属间介电层11，从二氧化硅(SiO2)层表面到上层金属电极12的距离是7000埃，氮化硅(Si3N4)层的厚度为8000埃。
参考图4-6，在步骤S300，在钝化层13表面上相邻的上层金属电极12之间的位置刻蚀形成第一凹槽15。其中，第一凹槽15的深度小于钝化层13的厚度。优选地，第一凹槽15的深度小于钝化层13中上层氮化物层132的厚度。因为相比于二氧化硅(SiO2)层，氮化硅(Si3N4)层具有更高的化学稳定性、耐磨性、绝缘性与抗击穿性。此外氮化硅(Si3N4)层结构致密且具有疏水性能够很好的阻挡气体、水汽以及可动离子(如Na+)等。所以第一凹槽15深度以小于氮化硅(Si3N4)层的厚度为宜。可选的，第一凹槽的深度为2000埃-6000埃，优选为3000埃。在钝化层13表面形成凹槽结构可以延长封装过程中金属柱中金属原子的扩散路径，达到阻止金属柱17在封装过程中金属原子扩散短路的目的。其中，可以采用刻蚀工艺刻蚀部分钝化层13以形成第一凹槽15。所述刻蚀工艺可以选用本领域技术人员所熟知的刻蚀方法如干法刻蚀、湿法刻蚀等。优选的，采用干法刻蚀以刻蚀所述钝化层13，干法蚀刻可以根据所选材料的不同来选择蚀刻气体，可以选择Ar，N2，CHF3，SF6，CF4/O2和CF4/H2等作为刻蚀气体。在本发明中，优选采用CF4/O2作为刻蚀气体，所述刻蚀压力可以为5～300mTorr，优选8～10mTorr。在一个可选的实现方式中，如图4所示，在钝化层表面涂覆光刻胶层14a；利用掩膜版，通过光刻，显影等光刻工艺形成如图5所示的开口结构，使不需要刻蚀的部分被光刻胶覆盖，露出需要刻蚀的钝化层表面。如图6所示，刻蚀钝化层13，采用CHF3/O2作为刻蚀气体的各向异性的干法刻蚀，所述刻蚀压力为10mTorr，形成第一凹槽15，第一凹槽15的深度为3000埃左右。
参考图7以及图8，在步骤S400，形成露出上层金属电极12的通孔16。可以采用刻蚀工艺刻蚀部分钝化层13以形成露出上层金属电极12的通孔16a。优选地，可以刻蚀部分上层金属电极12，以确保上层金属电极12能够全部露出。刻蚀深度以露出上层金属电极12但不露出金属间介电层11为宜。所述刻蚀工艺可以选用本领域技术人员所熟知的刻蚀方法如干法刻蚀、湿法刻蚀等。优选地，可以采用干法刻蚀工艺刻蚀钝化层13以形成的通孔16a。干法蚀刻可以根据所选材料的不同来选择蚀刻气体，可以选择Ar，N2，CHF3，SF6，CF4/O2和CF4/H2等作为刻蚀气体。在本发明中，优选采用CF4/H2作为刻蚀气体，所述刻蚀压力可以为5～300mTorr，优选8～10mTorr。在一个可选的实现方式中，在钝化层13及第一凹槽15表面涂覆光刻胶层14b，利用掩膜版，通过光刻，显影等光刻工艺形成开口结构，使不需要刻蚀的部分被光刻胶层覆盖，露出需要刻蚀的钝化层表面。采用各向异性的干法刻蚀，刻蚀气体为CF4/H2，刻蚀压力为8mTorr，控制刻蚀所形成通孔16a的深度为16000埃。如图8所示，在形成通孔16a后重新涂覆光刻胶层14c，利用掩膜版使光刻胶层14c表面形成开口，所述开口位于通孔16a的上方与通孔16a组合形成露出上层金属电极12的通孔16。
参考图9，在步骤S500，在所述通孔16中形成金属柱17。所述金属柱17的形成方法可以采用本领域技术人员所知的任何现有技术，包括物理气相沉积、化学气相沉积、电镀以及化学镀等。所述形成金属柱17的材料可以为具有优异导电性的金属和/或合金，如银(Ag)、铜(Cu)、金(Au)和铝(Al)及其合金等，优选为铜。在一个可选的实施方式中，在通孔16中形成金属柱17，金属柱17的材料为铜。最后去掉光刻胶层14c，得到如图9所示的半导体结构。
在本实施例的方法形成的半导体结构中，第一凹槽15延长了金属原子扩散的路径，由此可以避免在金属柱的形成过程中由于金属原子扩散而导致的短路，保证了封装的可靠性。
为了更好的阻止金属原子扩散，在本发明另一实施例中，在上一实施例基础上增加步骤S300a。在所述上层金属电极12的上方的钝化层13表面形成第二凹槽15’。优选地，可以在同一工序形成第一凹槽15和第二凹槽15’，以提高生产效率。第二凹槽15’在后续形成金属柱的过程中能够阻止金属原子向钝化层13扩散。
图10是本发明另一实施例的半导体结构的形成方法的流程图。如图10所示，所述半导体结构的形成方法包括如下步骤：
步骤S100’、提供半导体衬底1，其中，所述半导体衬底1包括基底10、金属间介电层11以及位于所述金属间介电层11上的上层金属电极12。
步骤S200’、形成钝化层13，所述钝化层13覆盖所述上层金属电极12和所述金属间介电层11。
步骤S300’、在钝化层13表面上相邻的上层金属电极12之间的位置刻蚀形成第一凹槽15。
步骤S300a、在所述上层金属电极12的上方的钝化层13表面形成第二凹槽15’。
步骤S400’、形成露出上层金属电极12的通孔16’。
步骤S500’、在所述通孔16’中形成金属柱17’。
在步骤S100’，提供半导体衬底1。提供具有依次叠置的基底10，金属间介电层11和上层金属电极12的半导体衬底1，所述半导体衬底可以是具有电路的硅衬底或其他半导体材料的衬底等。基底10可为硅单晶衬底、锗单晶衬底或硅锗单晶衬底。可替换地，基底10还可为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)、绝缘体上锗(GeOI)、硅上外延层结构的衬底或化合物半导体衬底。所述化合物半导体衬底包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟或镝化铟等材料形成的衬底。在所述半导体衬底表面还可以形成若干外延界面层或应变层等结构以提高半导体器件的电学性能。
金属间介电层11可以是利用热化学气相沉积(TCVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，金属间介电层11也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)等。金属间介电层11的形成方法可以采用本领域技术人员所知的任何现有技术，优选采用化学气相沉积法(CVD)，例如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)等。
上层金属电极12的构成材料可以是钨(W)、镍(Ni)钛(Ti)、铬(Cr)、铜(Cu)、金(Au)、银(Ag)、铂(Pt)或铝(Al)等导电金属材料中的一种或多种。上层金属电极12的厚度可以为5000埃-10000埃。所述上层金属电极12的形成方法可以采用本领域技术人员所知的任何现有技术。
然后形成覆盖金属间介电层11和上层金属电极12的钝化层13。所述钝化层13覆盖所述上层金属电极12和所述金属间介电层11。所述钝化层13可以为氧化物层131和/或氮化物层132。所述氧化物层131可以为二氧化硅(SiO2)层、氧化铝(Al2O3)层、二氧化钛(TiO2)层、氧化铁(Fe2O3)层等。所述氮化物层132可以为氮化硅(Si3N4)层、氮化硼(BN)层、氮化铝(AlN)层等。优选的，钝化层13可以包括依次叠置的氧化物层131和氮化物层132，可选的，氧化物层131可以为二氧化硅(SiO2)层，氮化物层132可以氮化硅(Si3N4)层。优选的，钝化层13可以包括依次叠置的二氧化硅(SiO2)层和氮化硅(Si3N4)层。钝化层13的形成方法可以采用本领域技术人员所知的任何现有技术，优选采用化学气相沉积法(CVD)，例如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)等。钝化层的厚度可以为10000埃-20000埃，优选为15000埃。
参考图12，在步骤S300’，在钝化层13表面上相邻的上层金属电极12之间的位置刻蚀形成第一凹槽15。在步骤S300a，在所述上层金属电极12的上方的钝化层13形成第二凹槽15’。在钝化层13表面形成第一凹槽15可以延长封装过程中金属柱中金属原子的扩散路径，在钝化层表面形成第二凹槽15’可以一定程度上限制在后续形成金属柱17’的过程中金属原子向钝化层13扩散，达到阻止金属柱17’在封装过程中金属原子扩散短路的目的。第一凹槽15的宽度小于相邻金属柱17’之间的距离。第二凹槽15’的宽度大于之后工序中形成的通孔16a’的宽度。其中，所述第二凹槽15’利用掩膜版在光刻胶层14d表面形成图案，使不需要刻蚀的部分被光刻胶覆盖。刻蚀钝化层13，在钝化层13表面形成位于相邻上层金属之间的第一凹槽15和位于上层金属上方的第二凹槽15’。控制刻蚀条件使得第二凹槽15’以及第一凹槽15的深度小于钝化层的厚度，优选地，第一凹槽15和第二凹槽15’的深度小于钝化层13中上层氮化物层132的厚度。可选的，第一凹槽15和第二凹槽15’的深度为2000埃-6000埃。第一凹槽15的宽度小于相邻金属柱17间的距离。第二凹槽15’的宽度大于通孔16a’的宽度，其中，所述宽度为经过金属柱17’的轴线向金属柱17’排列延伸方向的剖面中所示的宽度，优选地，所述宽度为平行于金属柱17’轴线并经过金属柱17’的任意剖面中所示的宽度。可以采用刻蚀工艺刻蚀部分钝化层13以形成第一凹槽15和第二凹槽15’，优选的，第一凹槽15和第二凹槽15’可在同一工序刻蚀，以提高生产效率。所述刻蚀工艺可以选用本领域技术人员所熟知的刻蚀方法如干法刻蚀、湿法刻蚀等。优选的，采用干法刻蚀以刻蚀所述钝化层13。干法蚀刻可以根据所选材料的不同来选择蚀刻气体，可以选择Ar，N2，CHF3，SF6，CF4/O2和CF4/H2等作为刻蚀气体。在本发明中，优选采用CF4/O2作为刻蚀气体，所述刻蚀压力可以为5～300mTorr，优选8～10mTorr。
参考图13和图14，在步骤S400’，形成露出上层金属电极12的通孔16’。涂覆光刻胶层14e，刻蚀形成露出上层金属电极12的通孔16a’。涂覆光刻胶层14f，形成通孔16’。如图14所示，所述通孔16’具有露出上层金属电极12的阶梯状结构。具体地，在钝化层13表面涂覆光刻胶层14e，并在光刻胶层14e形成图案。可以采用刻蚀工艺刻蚀钝化层13以形成露出上层金属电极12的通孔16a’。为了确保金属电极12完全露出，可以刻蚀部分上层金属电极12，以露出上层金属电极12但不露出金属间介电层11为宜。所述刻蚀工艺可以选用本领域技术人员所熟知的刻蚀方法如干法刻蚀、湿法刻蚀等。优选地，可以采用干法刻蚀工艺刻蚀钝化层13以形成的通孔16a’。干法蚀刻可以根据所选材料的不同来选择蚀刻气体，可以选择Ar，N2，CHF3，SF6，CF4/O2和CF4/H2等作为刻蚀气体。在本发明中，优选采用CF4/H2作为刻蚀气体，所述刻蚀压力可以为5～300mTorr，优选8～10mTorr。刻蚀深度以露出上层金属电极12但不露出金属间介电层11为宜。
在步骤S500’，在通孔16’中形成金属柱17’。并去除光刻胶层14f，形成图15所示的半导体结构。所述金属柱17’的形成方法可以采用本领域技术人员所知的任何现有技术，包括物理气相沉积、化学气相沉积、电镀以及化学镀等，优选采用电镀以及化学镀。所述形成金属柱17的材料可以为具有优异导电性的金属和/或合金，如银(Ag)、铜(Cu)、金(Au)和铝(Al)等及其合金，优选为铜。
在一个可选的实现方式中，提供包含电路的单晶硅衬底1，其中，所述衬底1包括依次叠置的材料为单晶硅的基底10，材料为二氧化硅(SiO2)的金属间介电层11，材料为铝的上层金属电极12。上层金属电极12的厚度为8000埃。然后采用低温化学气相沉积(LTCVD)法形成覆盖上层金属电极12和金属间介电层的钝化层13，所述钝化层13包括依次叠置的二氧化硅(SiO2)层和氮化硅(Si3N4)层，其中，氮化硅层的厚度为8000埃，二氧化硅层上表面到上层金属电极12上表面的距离为7000埃。涂覆光刻胶层14d，在钝化层13表面形成光刻胶图案，采用干法刻蚀的方法同时在钝化层13表面形成位于相邻上层金属电极12之间的第一凹槽15和位于上层金属电极12上方的第二凹槽15’。其中，第一凹槽15的宽度小于相邻金属柱17’间的距离。第二凹槽15’的宽度大于通孔16a’的宽度，其中，所述宽度为所述凹槽在金属柱17’排列延伸方向上的尺寸。第一凹槽15和第二凹槽15’的深度为3000埃。再次在钝化层表面形成光刻胶层14e。采用干法刻蚀在上层金属电极12的上方形成通过钝化层13露出上层金属电极12的通孔16a’，通孔16a’的深度为16000埃。涂覆光刻胶层14f，光刻胶层14e的厚度为15000埃，形成通孔16’，所述通孔16’为阶梯状。采用等离子体增强化学气相沉积(PECVD)法在通孔16’中形成材料为铜的金属柱17’。最后去除表面光刻胶，得到本发明实施例所述的半导体结构。
本实施例通过在钝化层13表面形成第一凹槽15延长了金属原子扩散路径，在形成第一凹槽15的同时在钝化层13表面形成第二凹槽15’，第二凹槽15’使在通孔中形成金属柱的过程中一定程度上限制金属原子向钝化层扩散。能够阻止金属原子扩散导致短路的情况发生。确保封装的可靠性，提高产品的良率。
本发明实施例的形成方法形成的半导体结构如图15所示，本实施例的半导体结构包括：依次叠置的基底10、金属间介电层11、上层金属电极12和钝化层13。其中，所述钝化层13覆盖所述金属间介电层11并具有露出所述上层金属电极12的通孔16’。在钝化层13表面上相邻的上层金属电极12之间的位置设置有第一凹槽15。上层金属电极12上方设置有第二凹槽15’。其中，第一凹槽15的宽度小于相邻的上层金属电极12间的距离。第二凹槽15’的宽度大于通孔16a’的宽度；第二凹槽15’与通孔16a’共同构成具有阶梯状结构的通孔16’。在通孔16’形成有所述上层金属电极12相互连接的金属柱17’。
在一个可选的实现方式中，所述半导体结构包括：具有电路结构的半导体衬底1，所述半导体衬底1包括依次叠置的基底10、金属间介电层11和上层金属电极12，其中基底10的材料为单晶硅，金属间介电层11的材料为二氧化硅(SiO2)，上层金属电极12的厚度为8000埃。金属间介电层11和上层金属电极12上覆盖有钝化层13。钝化层13覆盖所述金属间介电层11并具有露出所述上层金属电极12的通孔16’，所述钝化层由依次叠置的二氧化硅(SiO2)层和氮化硅(Si3N4)层构成，其中，氮化硅(Si3N4)层厚度为8000埃，二氧化硅(SiO2)层上表面到上层金属电极12上表面的距离为7000埃；钝化层表面上，相邻的上层金属电极12之间的位置设置有第一凹槽15，上层金属电极12上方设置有第二凹槽15’，其中，第一凹槽的宽度小于相邻上层金属电极12间的距离，第二凹槽15’的宽度大于通孔16a’的宽度，第一凹槽15和第二凹槽15’的深度为3000埃；第二凹槽15’与通孔16a’共同构成阶梯状结构。通过所述阶梯状结构与所述上层金属电极12相互连接，并高于钝化层表面的金属柱17’。其中，金属柱17’的材质为铜。
相比于现有技术，本发明实施例通过在钝化层表面形成第一凹槽，延长了金属原子扩散的路径，在形成第一凹槽的同一工序形成第二凹槽，防止在形成金属柱的过程中金属原子向钝化层扩散，避免封装过程中由于金属原子扩散导致的短路，提高了封装的可靠性，产品的良率由61.4％提高到95.7％。
以上所述仅为本发明的优选实施例，并不用于限制本发明，对于本领域技术人员而言，本发明可以有各种改动和变化。凡在本发明的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (13)
1.一种半导体结构的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括金属间介电层以及位于所述金属间介电层上的上层金属电极；
形成钝化层，所述钝化层覆盖所述上层金属电极和所述金属间介电层；
在钝化层表面上相邻的上层金属电极之间的位置刻蚀形成第一凹槽；
形成露出上层金属电极的通孔；
在所述通孔中形成金属柱。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述钝化层包括氧化物层和/或氮化物层。
3.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第一凹槽深度小于所述钝化层厚度。
4.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第一凹槽宽度小于或等于相邻所述金属柱间的距离。
5.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述方法还包括在形成所述通孔前，在所述上层金属电极的上方的钝化层表面形成第二凹槽。
6.根据权利要求5所述的半导体结构的形成方法，其特征在于，所述第二凹槽的宽度大于所述通孔的宽度以使得和通孔共同形成露出所述上层金属电极的阶梯状结构。
7.根据权利要求5所述的半导体结构的形成方法，其特征在于，所述第一凹槽和所述第二凹槽通过同一道刻蚀工序形成。
8.根据权利要求5所述的半导体结构的形成方法，其特征在于，所述钝化层包括依次叠置的二氧化硅层和氮化硅层。
9.根据权利要求8所述的半导体结构的形成方法，其特征在于，使用各向异性的干法刻蚀刻蚀所述钝化层，形成所述第一凹槽和所述第二凹槽；
其中，所述第一凹槽和所述第二凹槽的深度小于所述氮化硅层的厚度。
10.一种半导体结构，其特征在于，包括：
依次叠置的半导体衬底、金属间介电层、上层金属电极；
钝化层，覆盖所述金属间介电层并具有露出所述上层金属电极的通孔；以及
形成于所述钝化层上，通过所述通孔与所述上层金属电极相互连接的金属柱；
其中，所述钝化层表面上相邻的上层金属电极之间的位置形成有第一凹槽以使得相邻的金属柱之间的钝化层形成为阶梯状。
11.根据权利要求10所述的半导体结构，其特征在于，所述半导体结构还包括在所述上层金属电极的上方的钝化层形成有第二凹槽；
其中，所述第二凹槽的宽度大于所述通孔的宽度以使所述金属柱具有阶梯状结构。
12.根据权利要求11所述的半导体结构，其特征在于，所述钝化层包括依次叠置的二氧化硅层和氮化硅层。
13.根据权利要求12所述的半导体结构，其特征在于，所述第一凹槽和所述第二凹槽的深度小于所述氮化硅层的厚度。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111739869A (zh) * | 2020-06-30 | 2020-10-02 | 京东方科技集团股份有限公司 | 一种背板及其制作方法、显示装置及其制作方法 |
| CN116884837A (zh) * | 2023-09-06 | 2023-10-13 | 合肥晶合集成电路股份有限公司 | 半导体器件及其制作方法 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102005417A (zh) * | 2009-09-01 | 2011-04-06 | 台湾积体电路制造股份有限公司 | 用于铜柱结构的自对准保护层 |
| CN103094232A (zh) * | 2011-11-02 | 2013-05-08 | 南茂科技股份有限公司 | 芯片封装结构 |
| US20130228919A1 (en) * | 2011-06-23 | 2013-09-05 | Stats Chippac, Ltd. | Semiconductor Device and Method of Forming Protective Coating Over Interconnect Structure to Inhibit Surface Oxidation |
| US20160351520A1 (en) * | 2015-05-26 | 2016-12-01 | Monolithic Power Systems, Inc. | Copper structures with intermetallic coating for integrated circuit chips |
| CN106449579A (zh) * | 2015-12-16 | 2017-02-22 | 成都芯源系统有限公司 | 半导体器件及制造方法 |
| JP2017152646A (ja) * | 2016-02-26 | 2017-08-31 | 富士通株式会社 | 電子部品、電子装置及び電子機器 |
| CN107546183A (zh) * | 2016-06-29 | 2018-01-05 | 台湾积体电路制造股份有限公司 | 半导体装置 |
-
2018
- 2018-06-04 CN CN201810565371.2A patent/CN110556299B/zh active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102005417A (zh) * | 2009-09-01 | 2011-04-06 | 台湾积体电路制造股份有限公司 | 用于铜柱结构的自对准保护层 |
| US20130228919A1 (en) * | 2011-06-23 | 2013-09-05 | Stats Chippac, Ltd. | Semiconductor Device and Method of Forming Protective Coating Over Interconnect Structure to Inhibit Surface Oxidation |
| CN103094232A (zh) * | 2011-11-02 | 2013-05-08 | 南茂科技股份有限公司 | 芯片封装结构 |
| US20160351520A1 (en) * | 2015-05-26 | 2016-12-01 | Monolithic Power Systems, Inc. | Copper structures with intermetallic coating for integrated circuit chips |
| CN106449579A (zh) * | 2015-12-16 | 2017-02-22 | 成都芯源系统有限公司 | 半导体器件及制造方法 |
| JP2017152646A (ja) * | 2016-02-26 | 2017-08-31 | 富士通株式会社 | 電子部品、電子装置及び電子機器 |
| CN107546183A (zh) * | 2016-06-29 | 2018-01-05 | 台湾积体电路制造股份有限公司 | 半导体装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111739869A (zh) * | 2020-06-30 | 2020-10-02 | 京东方科技集团股份有限公司 | 一种背板及其制作方法、显示装置及其制作方法 |
| CN111739869B (zh) * | 2020-06-30 | 2022-07-05 | 京东方科技集团股份有限公司 | 一种背板及其制作方法、显示装置及其制作方法 |
| CN116884837A (zh) * | 2023-09-06 | 2023-10-13 | 合肥晶合集成电路股份有限公司 | 半导体器件及其制作方法 |
| CN116884837B (zh) * | 2023-09-06 | 2023-11-17 | 合肥晶合集成电路股份有限公司 | 半导体器件及其制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN110556299B (zh) | 2021-11-16 |
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