CN116884837A - 半导体器件及其制作方法 - Google Patents

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Abstract

本发明提供一种半导体器件及其制作方法。半导体器件的制作方法中，先在半导体衬底中形成沟槽，沟槽位于半导体衬底中第一掺杂区的边沿，再在半导体衬底的顶面上形成外延层，外延层覆盖半导体衬底的顶面并填充沟槽，其中，在形成外延层的过程中，沟槽改变所述第一掺杂区的掺杂物质的扩散路径以减少第一掺杂区的掺杂物质扩散到第一掺杂区侧上方的外延层中的量，如此有助于改善半导体器件的漏电问题，提高半导体器件的电性能。本发明提供的半导体器件包括半导体衬底和外延层，半导体衬底中形成有第一掺杂区以及位于第一掺杂区边沿的沟槽，外延层位于半导体衬底的顶面。

Description

半导体器件及其制作方法
技术领域
本发明涉及半导体器件制作技术领域，特别涉及一种半导体器件及其制作方法。
背景技术
在半导体器件的制作过程中，常在半导体衬底上形成外延层（EPI），该外延层是半导体衬底的延续。半导体器件的有源区通常被制造在外延层中，半导体衬底作为支撑。
图1至图3示出了一种半导体器件的制作过程。该半导体器件的制作流程如下：如图1所示，在半导体衬底101的顶部形成N型掺杂区102，N型掺杂区102从半导体衬底101的表面向半导体衬底101的内部延伸；如图2所示，在半导体衬底101上形成外延层103；如图3所示，在外延层103中形成高压P阱104和高压N阱105，高压P阱104位于N型掺杂区102的侧上方，高压N阱105位于N型掺杂区102的正上方。
参考图1和图2所示，在外延层103的生长过程中，N型掺杂区102的掺杂物质会在半导体衬底101中横向扩散，且N型掺杂区102的掺杂物质还会扩散至N型掺杂区102侧上方的外延层103中（即图2虚线框所示的位置），参考图3中的箭头所示，这样N型掺杂区102的掺杂物质进入了高压P阱104的形成区域中，会冲淡高压P阱104边缘的离子浓度，导致高压P阱104与高压N阱105导通，使产品发生漏电，影响器件电性能。
发明内容
本发明提供一种半导体器件及其制作方法，能够改善半导体器件的漏电问题，提高半导体器件的电性能。
为了实现上述目的，本发明一方面提供一种半导体器件的制作方法。所述半导体器件的制作方法包括：提供半导体衬底，所述半导体衬底中形成有第一掺杂区，所述第一掺杂区为第一导电类型；在所述半导体衬底中形成沟槽，所述沟槽位于所述第一掺杂区的边沿；以及在所述半导体衬底的顶面上形成外延层，所述外延层覆盖所述半导体衬底的顶面并填充所述沟槽，其中，在形成所述外延层的过程中，所述沟槽改变所述第一掺杂区的掺杂物质的扩散路径。
可选的，在所述半导体衬底中形成沟槽的方法包括：在所述半导体衬底的顶面上形成图形化的掩模层；以及以所述图形化的掩模层为掩模，刻蚀所述半导体衬底，在所述半导体衬底中形成所述沟槽。
可选的，所述沟槽靠近所述第一掺杂区的侧壁与所述第一掺杂区靠近所述沟槽的边界相接。
可选的，所述沟槽环绕所述第一掺杂区。
可选的，在所述半导体衬底的深度方向上，所述沟槽的深度大于所述第一掺杂区的深度。
可选的，所述半导体器件的制作方法还包括：所述在所述半导体衬底的顶面上形成外延层之后，在所述外延层中形成第一高压阱和第二高压阱，所述第一高压阱为第一导电类型且位于所述第一掺杂区正上方，所述第二高压阱为第二导电类型且位于所述第一掺杂区侧上方，所述第一导电类型和所述第二导电类型相反；所述沟槽位于所述第二高压阱与所述第一掺杂区之间的半导体衬底中。
可选的，所述提供半导体衬底的步骤中，所述半导体衬底中还形成有第二掺杂区，所述第二掺杂区为第二导电类型，所述沟槽位于所述第二掺杂区与所述第一掺杂区之间的半导体衬底中，所述第二高压阱位于所述第二掺杂区正上方。
可选的，所述第一高压阱与所述第一掺杂区电连通，所述第二高压阱与所述第二掺杂区电连通。
可选的，所述外延层采用化学气相沉积工艺形成。
本发明的另一方面还提供一种半导体器件。所述半导体器件包括半导体衬底和外延层；所述半导体衬底中形成有第一掺杂区和沟槽，所述第一掺杂区为第一导电类型，所述沟槽位于所述第一掺杂区的边沿；所述外延层覆盖所述半导体衬底的顶面和填充所述沟槽，其中，所述沟槽用于在形成所述外延层的过程中改变所述第一掺杂区的掺杂物质的扩散路径。
本发明提供的半导体器件及其制作方法中，在第一掺杂区的边沿形成沟槽，在形成所述外延层的过程中，沟槽改变第一掺杂区的掺杂物质的扩散路径，如此带来的意向不到的效果是：以减少第一掺杂区的掺杂物质扩散到第一掺杂区侧上方的外延层中的量，例如可以避免第一掺杂区的掺杂物质进入外延层中位于第一掺杂区侧上方的第二高压阱的形成区域中，有助于改善半导体器件的漏电问题，提高半导体器件的电性能。
附图说明
为了更好地描述和说明这里公开的那些发明的实施例和/或示例， 可以参考一幅或多幅附图。 用于描述附图的附加细节或示例不应当被认为是对所公开的发明、目前描述的实施例和/或示例以及目前理解的这些发明的最佳模式中的任何一者的范围的限制。
图1为一种半导体衬底的剖面示意图。
图2为一种半导体衬底上形成外延层后的剖面示意图。
图3为一种半导体器件的剖面示意图。
图4为本发明一实施例提供的半导体器件的制作方法的流程图。
图5为本发明一实施例的半导体器件的制作方法中提供的半导体衬底的剖面示意图。
图6为本发明一实施例的半导体器件的制作方法中半导体衬底上形成图形化的掩模层后的剖面示意图。
图7为本发明一实施例的半导体器件的制作方法中半导体衬底中形成沟槽后的剖面示意图。
图8为本发明一实施例的半导体器件的制作方法中半导体衬底上的图形化的掩模层被去除后的剖面示意图。
图9为本发明一实施例的半导体器件的制作方法中半导体衬底上形成反应气体层后的剖面示意图。
图10为本发明一实施例的半导体器件的制作方法中半导体衬底上形成外延层后的剖面示意图。
图11为本发明一实施例提供的半导体器件的剖面示意图。
附图标记说明：
（图1至图3）101-半导体衬底，102-N型掺杂区，103-外延层，104-高压P阱，105-高压N阱；
（图5至图11）201-半导体衬底，202-第一掺杂区，203-图形化的掩模层，204-沟槽，205-反应气体层，206-外延层，207-第二掺杂区，208-第一高压阱，209-第二高压阱，210-N阱，211-第一P阱，212-第二P阱，213-源极区，214-漏极区，215-第一P阱引出区，216-第二P阱引出区，217-栅极结构，218-隔离结构。
具体实施方式
以下结合附图和具体实施例对本发明作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
如在本发明中所使用的，单数形式“一”、“一个”以及“该”包括复数对象，术语“或”通常是以包括“和/或”的含义而进行使用的，术语“若干”通常是以包括“至少一个”的含义而进行使用的，术语“至少两个”通常是以包括“两个或两个以上”的含义而进行使用的，此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括一个或者至少两个该特征，术语“一端”与“另一端”以及“近端”与“远端”通常是指相对应的两部分，其不仅包括端点。此外，如在本发明中所使用的，一元件设置于另一元件，通常仅表示两元件之间存在连接、耦合、配合或传动关系，且两元件之间可以是直接的或通过中间元件间接的连接、耦合、配合或传动，而不能理解为指示或暗示两元件之间的空间位置关系，即一元件可以在另一元件的内部、外部、上方、下方或一侧等任意方位，除非内容另外明确指出外。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
为了改善半导体器件的漏电问题，提高半导体器件的电性能，本实施例提供一种半导体器件的制作方法。图4为本发明一实施例提供的半导体器件的制作方法的流程图。如图4所示，本实施例提供的半导体器件的制作方法包括：
S1，提供半导体衬底，所述半导体衬底中形成有第一掺杂区，所述第一掺杂区为第一导电类型；
S2，在所述半导体衬底中形成沟槽，所述沟槽位于所述第一掺杂区的边沿；以及
S3，在所述半导体衬底的顶面上形成外延层，所述外延层覆盖所述半导体衬底的顶面并填充所述沟槽，其中，在形成所述外延层的过程中，所述沟槽改变所述第一掺杂区的掺杂物质的扩散路径。
图5至图11为本发明一实施例提供的半导体器件的制作方法的分步骤结构示意图。以下结合图4、图5至图11对本实施例的半导体器件的制作方法进行说明。
如图5所示，提供的半导体衬底201可以为晶圆。半导体衬底201可以为硅衬底，但不限于此。所述半导体衬底201还可以是锗衬底、硅锗衬底、绝缘体上硅 (Silicon OnInsulator，SOI)或绝缘体上锗(Germanium On Insulator，GOI )等，半导体衬底201中还可以根据设计需求注入一定的掺杂粒子以改变电学参数。
如图5所示，在半导体衬底201中形成第一掺杂区202，第一掺杂区202为第一导电类型。本实施例中，第一导电类型为N型，但不限于此。在其它实施例中，第一导电类型还可以是P型。第一掺杂区202可以利用离子注入工艺在半导体衬底201中注入掺杂离子形成。
如图5所示，本实施例中，第一掺杂区202可以从半导体衬底201的顶面延伸至半导体衬底201内，即半导体衬底201的部分顶面为第一掺杂区202的顶面。
如图8所示，在所述半导体衬底201中形成沟槽204，沟槽204位于第一掺杂区202的边沿。
具体的，在半导体衬底201中形成沟槽204的方法可以包括：如图6所示，在半导体衬底201的顶面上形成图形化的掩模层203，图形化的掩模层203定义出沟槽204的形成位置；如图7所示，以图形化的掩模层203为掩模，刻蚀半导体衬底201，在半导体衬底201中形成沟槽204；参考图7和图8所示，去除图形化的掩模层203。
图形化的掩模层203可以图形化的光刻胶层。形成图形化的光刻胶层的方法可以包括：在半导体衬底201上涂覆光刻胶层；对光刻胶层进行曝光和显影，形成图形化的光刻胶层。本实施例中，可以通过灰化等工艺去除图形化的光刻胶层。
接着，如图10所示，在半导体衬底201的顶面上形成外延层206，外延层206覆盖半导体衬底201的顶面并填充沟槽204，其中，在形成外延层206的过程中，沟槽204改变第一掺杂区202的掺杂物质的扩散路径。
本实施例中，外延层206可以采用化学气相沉积工艺形成，但不限于此。
需要说明的是，在形成外延层206的过程中，将形成有沟槽204的半导体衬底201放置在反应腔中后，参考图9所示，在形成外延层初期，反应气体会在半导体衬底201的表面铺开形成一层相对静态的反应气体层205，一定温度下，第一掺杂区202的掺杂物质会获得能量进入到反应气体层205中，发生纵向（即向上）扩散和横向扩散，参考图10所示，随着外延层206的生长，第一掺杂区202的掺杂物质也会在半导体衬底201的顶面上沉积，从而外延层206靠近第一掺杂区202的部分，即图10的外延层206中的点填充部分，掺杂有从第一掺杂区202中扩散出去的掺杂物质。
参考图9和图10所示，本实施例中，由于在形成外延层206之前，第一掺杂区202的边沿形成了沟槽204，在形成外延层206的过程中，在横向上，第一掺杂区202的掺杂物质不是直接横向扩散，而是沿着沟槽204的侧壁和底面扩散，即设置的沟槽204改变了第一掺杂区202的掺杂物质的横向扩散路径，减少了第一掺杂区202的掺杂物质扩散到第一掺杂区202侧上方的外延层206中的量，可以阻止第一掺杂区202的掺杂物质扩散到其侧上方的外延层206中，有助于改善半导体器件的漏电问题，提高半导体器件的电性能。
本实施例中，如图8和图10所示，沟槽204靠近第一掺杂区202的侧壁与第一掺杂区202靠近沟槽204的边界相接，或者说，沟槽204和第一掺杂区202相靠近的边界相接，或者说，沟槽204紧邻所述第一掺杂区202设置，如此沟槽204可以有效地改变第一掺杂区202的横向扩散路径，且便于第一掺杂区202侧边其它掺杂区域的布置。
本实施例中，沟槽204可以环绕第一掺杂区202，示例性的，沟槽204为环绕第一掺杂区202的环形沟槽，如此沟槽204可以包围第一掺杂区202，有助于提高沟槽204阻止第一掺杂区202的掺杂物质扩散到其侧上方的外延层206中的阻止效果。
本实施例中，如图10所示，在半导体衬底201的深度方向上，即在图10中与水平方向垂直的竖直方向上，沟槽204的深度可以大于第一掺杂区202的深度，如此沟槽204阻止第一掺杂区202的掺杂物质横向扩散的阻止效果较好。
参考图11所示，半导体衬底201中还可以形成有第二掺杂区207，第二掺杂区207为第二导电类型，第二导电类型与第一导电类型相反。本实施例中，第一导电类型为N型，第二导电类型为P型，但不限于此。该第二掺杂区207可以在提供半导体衬底201的步骤中形成，第二掺杂区207可以在形成第一掺杂区202之前形成，也可以在形成第一掺杂区202之后形成。
沟槽204位于第二掺杂区207与第一掺杂区202之间的半导体衬底201中。
继续参考图11所示，在半导体衬底201的顶面上形成外延层206之后，可以在外延层206中形成第一高压阱208和第二高压阱209，第一高压阱208为第一导电类型且位于第一掺杂区202正上方，第二高压阱209为第二导电类型，第二高压阱209位于第一掺杂区202侧上方且位于第二掺杂区207的正上方。沟槽204位于第二高压阱209与第一掺杂区202之间的半导体衬底201中，如此沟槽204可以阻止第一掺杂区202的掺杂物质进入第二高压阱209的形成区域中，避免第一高压阱208与第二高压阱209之间导通，改善半导体器件的漏电问题。
本实施例中，第二掺杂区207可以环绕第一掺杂区202。第二高压阱209可以环绕第一高压阱208，且第二高压阱209和第一高压阱208相靠近的边界可以相接。
根据半导体器件的性能需要，或者说为了提高半导体器件的性能，本实施例中，第一高压阱208与第一掺杂区202电连通，第二高压阱209与第二掺杂区207电连通。
示例性的，第二掺杂区207与半导体衬底201的顶面之间具有大于零的间距，第二高压阱209从外延层206延伸到第二掺杂区207上方的半导体衬底201中，且第二高压阱209的底面与第二掺杂区207的顶面相接，以实现第二高压阱209与第二掺杂区207的电连通。
示例性的，第一高压阱208的底面与第一掺杂区202的顶面相接，以实现第一高压阱208与第一掺杂区202的电连通。
继续参考图11所示，可以在第一高压阱208的半导体衬底顶部形成一第二导电类型注入阱（即第一P阱211），以及在第二高压阱209的半导体衬底顶部形成一第二导电类型注入阱（即第二P阱212）。
如图11所示，可以在第一高压阱208的半导体衬底顶部形成一第一导电类型注入阱（即N阱210）。N阱210可以为环形，且环绕第一P阱211。
需要说明的是，第一P阱211和第二P阱212可以同时形成，但不限于此。第一P阱211和第二P阱212也可以单独形成。N阱210可以在形成第一P阱211之前形成，也可以在形成第一P阱211之后形成。
N阱210与第一P阱211之间可以形成有隔离结构218。
参考图11所示，在第一高压阱208的半导体衬底上方形成栅极结构217，栅极结构217的一端位于隔离结构218上，栅极结构217的另一端位于第一P阱211上。栅极结构217可以为环形。
在N阱210的半导体衬底顶部形成漏极区214，在第一P阱211的半导体衬底顶部形成源极区213。本实施例中，漏极区214和源极区213为N型注入区。
在第一P阱211的半导体衬底顶部形成第一P阱引出区215，在第二P阱212的半导体衬底顶部形成第二P阱引出区216。第一P阱引出区215和第二P阱引出区216可以同时形成，但不限于此。本实施例中，第一P阱引出区215和第二P阱引出区216均为P型注入区，且第一P阱引出区215的掺杂浓度大于第一P阱211的掺杂浓度，第二P阱引出区216的掺杂浓度大于第二P阱212的掺杂浓度。参考图11所示，源极区213和漏极区214均可以为环形，且源极区213可以环绕第一P阱引出区215。
参考图11所示，根据半导体器件的电性能的需求，第一P阱211与第一掺杂区202之间的外延层中还可以形成有P型漂移区（PDrift）。
本实施例还提供一种半导体器件，该半导体器件可以利用上述的半导体器件的制作方法制成。
参考图11所示，该半导体器件包括半导体衬底201和外延层206。半导体衬底201中形成有第一掺杂区202和沟槽204，第一掺杂区202为第一导电类型，沟槽204位于第一掺杂区202的边沿；外延层206覆盖半导体衬底201的顶面和填充沟槽204，其中，沟槽204用于在形成外延层206的过程中改变第一掺杂区202的掺杂物质的扩散路径。
如图11所示，该半导体衬底201中还形成有第二掺杂区207，第二掺杂区207为与第一导电类型相反的第二导电类型。第二掺杂区207可以环绕第一掺杂区202。沟槽204位于第一掺杂区202和第二掺杂区207之间的半导体衬底中。
外延层206中可以形成第一高压阱208和第二高压阱209。第一高压阱208位于第一掺杂区202的正上方，第二高压阱209位于第二掺杂区207的正上方且位于第一掺杂区202的侧上方。沟槽204位于第二高压阱209与第一掺杂区202之间的半导体衬底中。
本申请的半导体器件以及制作方法中，在第一掺杂区202的边沿形成沟槽204，在后续形成外延层206的过程中，沟槽204改变第一掺杂区202的掺杂物质的扩散路径，如此带来的意向不到的效果是：可以减少第一掺杂区202的掺杂物质扩散到第一掺杂区202侧上方的外延层206中的量，有助于改善半导体器件的漏电问题，提高半导体器件的电性能。
需要说明的是，本说明书采用递进的方式描述，在后描述的半导体器件重点说明的都是与在前描述的半导体器件的制作方法的不同之处，各个部分之间相同和相似的地方互相参见即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (10)

1.一种半导体器件的制作方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底中形成有第一掺杂区，所述第一掺杂区为第一导电类型；
在所述半导体衬底中形成沟槽，所述沟槽位于所述第一掺杂区的边沿；以及
在所述半导体衬底的顶面上形成外延层，所述外延层覆盖所述半导体衬底的顶面并填充所述沟槽，其中，在形成所述外延层的过程中，所述沟槽改变所述第一掺杂区的掺杂物质的扩散路径。
2.如权利要求1所述的半导体器件的制作方法，其特征在于，在所述半导体衬底中形成沟槽的方法包括：
在所述半导体衬底的顶面上形成图形化的掩模层；以及
以所述图形化的掩模层为掩模，刻蚀所述半导体衬底，在所述半导体衬底中形成所述沟槽。
3.如权利要求1所述的半导体器件的制作方法，其特征在于，所述沟槽靠近所述第一掺杂区的侧壁与所述第一掺杂区靠近所述沟槽的边界相接。
4.如权利要求1所述的半导体器件的制作方法，其特征在于，所述沟槽环绕所述第一掺杂区。
5.如权利要求1所述的半导体器件的制作方法，其特征在于，在所述半导体衬底的深度方向上，所述沟槽的深度大于所述第一掺杂区的深度。
6.如权利要求1所述的半导体器件的制作方法，其特征在于，还包括：
所述在所述半导体衬底的顶面上形成外延层之后，在所述外延层中形成第一高压阱和第二高压阱，所述第一高压阱为第一导电类型且位于所述第一掺杂区正上方，所述第二高压阱为第二导电类型且位于所述第一掺杂区侧上方，所述第一导电类型和所述第二导电类型相反；所述沟槽位于所述第二高压阱与所述第一掺杂区之间的半导体衬底中。
7.如权利要求6所述的半导体器件的制作方法，其特征在于，所述提供半导体衬底的步骤中，所述半导体衬底中还形成有第二掺杂区，所述第二掺杂区为第二导电类型，所述沟槽位于所述第二掺杂区与所述第一掺杂区之间的半导体衬底中，所述第二高压阱位于所述第二掺杂区正上方。
8.如权利要求7所述的半导体器件的制作方法，其特征在于，所述第一高压阱与所述第一掺杂区电连通，所述第二高压阱与所述第二掺杂区电连通。
9.如权利要求1所述的半导体器件的制作方法，其特征在于，所述外延层采用化学气相沉积工艺形成。
10.一种半导体器件，其特征在于，包括半导体衬底和外延层；所述半导体衬底中形成有第一掺杂区和沟槽，所述第一掺杂区为第一导电类型，所述沟槽位于所述第一掺杂区的边沿；所述外延层覆盖所述半导体衬底的顶面和填充所述沟槽，其中，所述沟槽用于在形成所述外延层的过程中改变所述第一掺杂区的掺杂物质的扩散路径。
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