CN116884832B - 半导体器件及其制作方法 - Google Patents
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Abstract
本发明提供一种半导体器件及其制作方法。该半导体器件的制作方法中，提供的半导体衬底内形成有第一掺杂区，第一掺杂区具有第一导电类型，再在半导体衬底的顶面上形成外延层，其中，外延层包括层叠的第一外延层和第二外延层，第一外延层和第二外延层的材质相同，第一外延层的厚度小于第二外延层的厚度，第一外延层的沉积温度小于第二外延层的沉积温度，第一外延层的沉积速度大于第二外延层的沉积速度，如此第一掺杂区的掺杂物质扩散到第一掺杂区侧上方的外延层中的扩散范围可以缩小，有助于改善半导体器件的漏电问题。本发明的半导体器件利用上述的半导体器件的制作方法制成。
Description
技术领域
本发明涉及半导体器件制作技术领域，特别涉及一种半导体器件及其制作方法。
背景技术
在半导体器件的制作过程中，常在半导体衬底上形成外延层（EPI），该外延层是半导体衬底的延续。半导体器件的有源区通常被制造在外延层中，半导体衬底作为支撑。
图1至图3示出了一种半导体器件的制作过程。该半导体器件的制作流程如下：如图1所示，在半导体衬底101的顶部形成N型掺杂区102，N型掺杂区102从半导体衬底101的表面向半导体衬底101的内部延伸；如图2所示，在半导体衬底101上形成外延层103；如图3所示，在外延层103中形成高压P阱104和高压N阱105，高压P阱104位于N型掺杂区102的侧上方，高压N阱105位于N型掺杂区102的正上方。
参考图1和图2所示，在外延层103的生长过程中，N型掺杂区102的掺杂物质会在半导体衬底101中横向扩散，且N型掺杂区102的掺杂物质还会扩散至N型掺杂区102侧上方的外延层103中（即图2虚线框所示的位置），参考图3中的箭头所示，这样N型掺杂区102的掺杂物质进入了高压P阱104的形成区域中，会冲淡高压P阱104边缘的离子浓度，导致高压P阱104与高压N阱105导通，使产品发生漏电，影响器件电性能。
发明内容
本发明的目的之一是提供一种半导体器件及其制作方法，能够改善半导体器件的漏电问题，提高半导体器件的电性能。
为了实现上述目的，本发明一方面提供一种半导体器件的制作方法。所述半导体器件的制作方法包括：提供半导体衬底，所述半导体衬底中形成有第一掺杂区，所述第一掺杂区为第一导电类型；执行外延工艺，在所述半导体衬底的顶面上形成外延层，所述外延层覆盖所述半导体衬底的顶面；其中，所述外延层包括位于所述半导体衬底顶面上的第一外延层以及位于所述第一外延层上的第二外延层；所述第一外延层和所述第二外延层的材质相同，所述第一外延层的厚度小于所述第二外延层的厚度，所述第一外延层的沉积温度小于所述第二外延层的沉积温度，所述第一外延层的沉积速度大于所述第二外延层的沉积速度。
可选的，在执行外延工艺的步骤中，所述第一外延层和所述第二外延层的材质均为硅、锗、硅锗或碳化硅。
可选的，所述第一外延层的厚度为1µm~2µm，所述第二外延层的厚度为6µm~7µm。
可选的，所述第一外延层的沉积温度为1110℃~1150℃，所述第二外延层的沉积温度为1160℃~1200℃；所述第一外延层的沉积速度为2.4µm/min~2.9µm/min，所述第二外延层的沉积速度为1.5µm/min~2.0µm/min。
可选的，所述第一外延层和所述第二外延层在不同的分步骤中分别形成。
可选的，所述提供半导体衬底的步骤中，所述半导体衬底中还形成有位于所述第一掺杂区侧边的第二掺杂区，所述第二掺杂区为第二导电类型，所述第一导电类型与所述第二导电类型相反；
所述制作方法还包括：所述执行外延工艺之后，在所述外延层中形成为第一导电类型的第一高压阱和为第二导电类型的第二高压阱，所述第一高压阱位于所述第一掺杂区上方并与所述第一掺杂区电连通，所述第二高压阱位于所述第二掺杂区的上方并与所述第二掺杂区电连通。
可选的，所述第一掺杂区从所述半导体衬底的顶面延伸至所述半导体衬底内；所述第一高压阱的底面与所述第一掺杂区的顶面相接；
所述第二掺杂区与所述半导体衬底的顶面之间具有大于零的间距；所述第二高压阱从所述外延层延伸到所述第二掺杂区上方的半导体衬底中，且所述第二高压阱的底面与所述第二掺杂区的顶面相接。
可选的，所述第二掺杂区环绕所述第一掺杂区；所述第二高压阱环绕所述第一高压阱。
可选的，所述半导体器件为高压LDMOS器件。
本发明另一方面提供一种半导体器件，所述半导体器件利用上述的半导体器件的制作方法制成。所述半导体器件包括半导体衬底和外延层。半导体衬底中形成有第一掺杂区，所述第一掺杂区为第一导电类型；外延层位于所述半导体衬底的顶面上，所述外延层包括位于所述半导体衬底顶面上的第一外延层以及位于所述第一外延层上的第二外延层，所述第一外延层和所述第二外延层的材质相同，所述第一外延层的厚度小于所述第二外延层的厚度。
本发明提供的半导体器件及其制作方法中，外延层分两步形成，外延层包括位于所述半导体衬底顶面上的第一外延层以及位于所述第一外延层上的第二外延层，且所述第一外延层和所述第二外延层的材质相同，所述第一外延层的厚度小于所述第二外延层的厚度，所述第一外延层的沉积温度小于所述第二外延层的沉积温度，所述第一外延层的沉积速度大于所述第二外延层的沉积速度，也就是说，利用较低的沉积温度和较高的沉积速度在半导体衬底上首先形成较薄的第一外延层，可以降低半导体衬底中第一掺杂区的掺杂物质的扩散速度，尤其是降低掺杂物质的横向扩散速度，再用正常的速度形成第二外延层，如此在不同的分步骤中分别形成第一外延层和第二外延层，意想不到的技术效果是：可以将第一掺杂区的掺杂物质扩散控制在比较浅层的位置，如控制在第一外延层中，进而第一掺杂区的掺杂物质扩散到第一掺杂区侧上方的外延层中的扩散范围可以缩小，有助于改善半导体器件的漏电问题，提高半导体器件的电性能。
附图说明
为了更好地描述和说明这里公开的那些发明的实施例和/或示例， 可以参考一幅或多幅附图。 用于描述附图的附加细节或示例不应当被认为是对所公开的发明、目前描述的实施例和/或示例以及目前理解的这些发明的最佳模式中的任何一者的范围的限制。
图1为一种半导体衬底的剖面示意图。
图2为一种半导体衬底上形成外延层后的剖面示意图。
图3为一种半导体器件的剖面示意图。
图4为本发明一实施例提供的半导体器件的制作方法的流程图。
图5为本发明一实施例的半导体器件的制作方法中提供的半导体衬底的剖面示意图。
图6为本发明一实施例的半导体器件的制作方法中半导体衬底上形成第一外延层后的剖面示意图。
图7为本发明一实施例的半导体器件的制作方法中半导体衬底上形成第二外延层后的剖面示意图。
图8为本发明一实施例的半导体器件的制作方法中外延层中形成各个阱区后的剖面示意图。
附图标记说明：
（图1至图3）101-半导体衬底，102-N型掺杂区，103-外延层，104-高压P阱，105-高压N阱；
（图5至图8）201-半导体衬底，202-第一掺杂区，203-外延层，203a-第一外延层，203b-第二外延层，204-第二掺杂区，205-第一高压阱，206-第二高压阱，207-隔离结构，208-N阱，209-第二P阱，210-源极区，211-第一P阱引出区，212-漏极区，213-第二P阱引出区，214-栅极结构，215-第一P阱。
具体实施方式
以下结合附图和具体实施例对本发明作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
如在本发明中所使用的，单数形式“一”、“一个”以及“该”包括复数对象，术语“或”通常是以包括“和/或”的含义而进行使用的，术语“若干”通常是以包括“至少一个”的含义而进行使用的，术语“至少两个”通常是以包括“两个或两个以上”的含义而进行使用的，此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括一个或者至少两个该特征，术语“一端”与“另一端”以及“近端”与“远端”通常是指相对应的两部分，其不仅包括端点。此外，如在本发明中所使用的，一元件设置于另一元件，通常仅表示两元件之间存在连接、耦合、配合或传动关系，且两元件之间可以是直接的或通过中间元件间接的连接、耦合、配合或传动，而不能理解为指示或暗示两元件之间的空间位置关系，即一元件可以在另一元件的内部、外部、上方、下方或一侧等任意方位，除非内容另外明确指出外。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
为了改善半导体器件的漏电问题，提高半导体器件的电性能，本发明提供一种半导体器件的制作方法。参考图4所示，本实施例提供的半导体器件的制作方法包括：
S1，提供半导体衬底，所述半导体衬底中形成有第一掺杂区，所述第一掺杂区为第一导电类型；
S2，执行外延工艺，在所述半导体衬底的顶面上形成外延层，所述外延层覆盖所述半导体衬底的顶面；其中，所述外延层包括位于所述半导体衬底顶面上的第一外延层以及位于所述第一外延层上的第二外延层；所述第一外延层和所述第二外延层的材质相同，所述第一外延层的厚度小于所述第二外延层的厚度，所述第一外延层的沉积温度小于所述第二外延层的沉积温度，所述第一外延层的沉积速度大于所述第二外延层的沉积速度。
图5至图8为本发明一实施例提供的半导体器件的制作方法的分步骤结构示意图。以下结合图4、图5至图8对本实施例的半导体器件的制作方法进行说明。
如图5所示，提供的半导体衬底201可以为晶圆。半导体衬底201可以为硅衬底，但不限于此。所述半导体衬底201还可以是锗衬底、硅锗衬底、绝缘体上硅 (Silicon OnInsulator，SOI)或绝缘体上锗(Germanium On Insulator，GOI )等，半导体衬底201中还可以根据设计需求注入一定的掺杂粒子以改变电学参数。
如图5所示，在半导体衬底201中形成第一掺杂区202，第一掺杂区202为第一导电类型。本实施例中，第一导电类型为N型，但不限于此。在其它实施例中，第一导电类型还可以是P型。第一掺杂区202可以利用离子注入工艺在半导体衬底201中注入掺杂离子形成。
如图5所示，本实施例中，第一掺杂区202可以从半导体衬底201的顶面延伸至半导体衬底201内，即半导体衬底201的部分顶面为第一掺杂区202的顶面。由于第一掺杂区202位于半导体衬底201的表层区域，从而第一掺杂区202中的掺杂物质容易扩散到半导体衬底201顶面上的外延层中。
接着，如图7所示，执行外延工艺，在半导体衬底201的顶面上形成外延层203，外延层203覆盖半导体衬底201的顶面，包括位于半导体衬底201顶面上的第一外延层203a以及位于第一外延层203a上的第二外延层203b。
本实施例中，第一外延层203a和第二外延层203b在不同的分步骤中分别形成。
示例性的，外延层203分两步形成，第一外延层203a通过第一外延工艺形成，第二外延层203b通过第二外延工艺形成，其中，第一外延层203a的沉积温度小于第二外延层203b的沉积温度，第一外延层203a的沉积速度大于第二外延层203b的沉积速度，且第一外延层203a的厚度小于第二外延层203b的厚度。示例性的，第一外延层203a和第二外延层203b均可以采用化学气相沉积工艺形成，但不限于此。
具体的，如图6所示，执行第一外延工艺，在半导体衬底201的顶面上形成第一外延层203a，第一外延层203a覆盖半导体衬底201的顶面。示例性的，第一外延层203a的沉积温度为1110℃~1150℃；第一外延层203a的沉积速度为2.4µm/min~2.9µm/min；第一外延层203a的厚度为1µm~2µm，但不限于此。
如图7所示，执行第二外延工艺，在第一外延层203a上形成第二外延层203b，第二外延层203b覆盖第一外延层203a。示例性的，第二外延层203b的沉积温度为1160℃~1200℃；第二外延层203b的沉积速度为1.5µm/min~2.0µm/min；第二外延层203b的厚度为6µm~7µm，但不限于此。
需要说明的是，本实施例中，利用较低的沉积温度和较高的沉积速度在半导体衬底201上首先形成较薄的第一外延层203a，可以降低半导体衬底201中第一掺杂区202的掺杂物质的扩散速度，尤其是降低掺杂物质的横向扩散速度，再用正常的速度和温度形成第二外延层203b，从而可以将第一掺杂区202的掺杂物质扩散控制在比较浅层的位置，如控制在第一外延层203a中，具体为图6的第一外延层203a的点填充区域，且由于第一外延层203a的阻隔，第一掺杂区202的掺杂物质扩散到第二外延层203b中的量较小，较优时可以忽略，进而第一掺杂区202的掺杂物质扩散到第一掺杂区202侧上方的外延层203中的扩散范围可以缩小。
一些实施例中，在提供半导体衬底201的步骤中，半导体衬底201中可以具有光刻对准标记（图中未示出），本实施例利用较低的沉积温度和较高的沉积速度在半导体衬底201上首先形成较薄的第一外延层203a，再用正常的速度和温度形成第二外延层203b，可以减小光刻对准标记的变形量，有助于提高后续的光刻对准精度，提高半导体器件的性能。
本实施例中，第一外延层203a和第二外延层203b的材质可以均为硅，从而第一外延层203a和第二外延层203b可以在同一机台内形成，如此可以简化工艺步骤，降低制造成本，且有利于半导体器件电性能的调控。在其它实施例中，第一外延层203a和第二外延层203b的材质可以均锗、硅锗或碳化硅等。
参考图8所示，在提供半导体衬底201的步骤中，半导体衬底201中还可以形成有位于第一掺杂区202侧边的第二掺杂区204，第二掺杂区204为第二导电类型，第一导电类型与第二导电类型相反。示例性的，第二导电类型为P型。需要说明的是，图8中未示出第一外延层203a和第二外延层203b的分界线。
示例性的，第二掺杂区204与半导体衬底201的顶面之间可以具有大于零的间距，即第二掺杂区204的顶面可以低于半导体衬底201的顶面。第二掺杂区204可以为环状，且环绕第一掺杂区202。
示例性的，所述半导体器件为高压LDMOS器件，但不限于此。以下以半导体器件为高压LDMOS器件为例继续对半导体器件的制作方法进行说明。
在执行外延工艺形成外延层203之后，参考图8所示，可以在外延层203中形成为第一导电类型的第一高压阱205（即HVNW）和为第二导电类型的第二高压阱206（即HVPW），第一高压阱205位于第一掺杂区202上方并与第一掺杂区202电连通，第二高压阱206位于第二掺杂区204的上方并与第二掺杂区204电连通。
具体的，第一高压阱205的底面可以与所述第一掺杂区202的顶面相接，以实现第一高压阱205与第一掺杂区202的电连通；第二高压阱206从外延层203延伸到第二掺杂区204上方的半导体衬底201中，且第二高压阱206的底面可以与第二掺杂区204的顶面相接，以实现第二高压阱206与第二掺杂区204的电连通。
需要说明的是，若在半导体衬底201上形成阻断第一掺杂区202掺杂物质向上扩散的势垒层，例如势垒层的材料为碳化硅SixC1-x，则第一掺杂区202掺杂物质向上扩散到外延层中的扩散将被完全阻断，这将不利于第一高压阱205与第一掺杂区202的电连通以及第二高压阱206与第二掺杂区204的电连通，影响了半导体器件的性能。本实施例中，在形成外延层的步骤中，第一外延层203a和第二外延层203b的材质可以均为纯硅，如此形成外延层203过程中第一掺杂区202的掺杂物质向上的扩散不会被阻断，从而便于实现第一高压阱205与第一掺杂区202的电连通以及第二高压阱206与第二掺杂区204的电连通，进而不会对半导体器件的电性能造成不利影响。
参考图8所示，第二高压阱206可以为环形，且可以环绕第一高压阱205。第一高压阱205和第二高压阱206可以通过离子注入工艺形成。
继续参考图8所示，可以在第一高压阱205的半导体衬底顶部形成一第二导电类型注入阱（即第一P阱215），以及在第二高压阱206的半导体衬底顶部形成一第二导电类型注入阱（即第二P阱209）。
如图8所示，可以在第一高压阱205的半导体衬底顶部形成一第一导电类型注入阱（即N阱208）。N阱208可以为环形，且环绕第一P阱215。
需要说明的是，第一P阱215和第二P阱209可以同时形成，但不限于此。第一P阱215和第二P阱209也可以单独形成。N阱208可以在形成第一P阱215之前形成，也可以在形成第一P阱215之后形成。
N阱208与第一P阱215之间可以形成有隔离结构207。
参考图8所示，在第一高压阱205的半导体衬底上方形成栅极结构214，栅极结构214的一端位于隔离结构207上，栅极结构214的另一端位于第一P阱215上。栅极结构214可以为环形。
在N阱208的半导体衬底顶部形成漏极区212，在第一P阱215的半导体衬底顶部形成源极区210。本实施例中，漏极区212和源极区210为N型注入区。
在第一P阱215的半导体衬底顶部形成第一P阱引出区211，在第二P阱209的半导体衬底顶部形成第二P阱引出区213。第一P阱引出区211和第二P阱引出区213可以同时形成，但不限于此。本实施例中，第一P阱引出区211和第二P阱引出区213均为P型注入区，且第一P阱引出区211的掺杂浓度大于第一P阱215的掺杂浓度，第二P阱引出区213的掺杂浓度大于第二P阱209的掺杂浓度。参考图8所示，源极区210和漏极区212均可以为环形，且源极区210可以环绕第一P阱引出区211。
参考图8所示，根据半导体器件的电性能的需求，第一P阱215与第一掺杂区202之间的外延层中还可以形成有P型漂移区（PDrift）。
本发明还提供一种半导体器件。该半导体器件利用上述的半导体器件的制作方法制成。具体的，参考图7和图8所示，该半导体器件包括半导体衬底201和外延层203。
半导体衬底201中形成有第一掺杂区202，第一掺杂区202为第一导电类型。参考图8所示，半导体衬底201中还形成有位于第一掺杂区202侧边的第二掺杂区204，第二掺杂区204为第二导电类型，第一导电类型与第二导电类型相反。
参考图7所示，外延层203包括位于半导体衬底201顶面上的第一外延层203a以及位于第一外延层203a上的第二外延层203b，第一外延层203a的厚度小于第二外延层203b的厚度。第一外延层203a和第二外延层203b的材质相同，例如均为硅、锗、硅锗或碳化硅等。
参考图8所示，外延层203中形成有为第一导电类型的第一高压阱205和为第二导电类型的第二高压阱206，第一高压阱205位于第一掺杂区202上方并与第一掺杂区202电连通，第二高压阱206位于第二掺杂区204的上方并与第二掺杂区204电连通。
本发明提供的半导体器件的制作方法中，外延层203包括位于所述半导体衬底201顶面上的第一外延层203a以及位于所述第一外延层203a上的第二外延层203b，且所述第一外延层203a和所述第二外延层203b的材质相同，所述第一外延层203a的厚度小于所述第二外延层203b的厚度，所述第一外延层203a的沉积温度小于所述第二外延层203b的沉积温度，所述第一外延层203a的沉积速度大于所述第二外延层203b的沉积速度，也就是说，利用较低的沉积温度和较高的沉积速度在半导体衬底201上首先形成较薄的第一外延层203a，可以降低半导体衬底201中第一掺杂区202的掺杂物质的扩散速度，尤其是降低掺杂物质的横向扩散速度，再用正常的速度形成第二外延层，如此在不同的分步骤中分别形成第一外延层和第二外延层，意想不到的技术效果是：可以将第一掺杂区202的掺杂物质扩散控制在比较浅层的位置，如控制在第一外延层203a中，进而第一掺杂区202的掺杂物质扩散到第一掺杂区202侧上方的外延层中的扩散范围可以缩小，有助于改善半导体器件的漏电问题，提高半导体器件的电性能。
需要说明的是，本说明书采用递进的方式描述，在后描述的半导体器件重点说明的都是与在前描述的半导体器件的制作方法的不同之处，各个部分之间相同和相似的地方互相参见即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (8)
1.一种半导体器件的制作方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底中形成有第一掺杂区，所述第一掺杂区为第一导电类型，所述半导体衬底中还形成有位于所述第一掺杂区侧边的第二掺杂区，所述第二掺杂区为第二导电类型，所述第一导电类型与所述第二导电类型相反；以及
执行外延工艺，在所述半导体衬底的顶面上形成外延层，所述外延层覆盖所述半导体衬底的顶面；
在所述外延层中形成为第一导电类型的第一高压阱和为第二导电类型的第二高压阱，所述第一高压阱位于所述第一掺杂区上方并与所述第一掺杂区电连通，所述第二高压阱位于所述第二掺杂区的上方并与所述第二掺杂区电连通；
其中，所述外延层包括位于所述半导体衬底顶面上的第一外延层以及位于所述第一外延层上的第二外延层；所述第一外延层和所述第二外延层的材质相同，所述第一外延层的厚度小于所述第二外延层的厚度，所述第一外延层的沉积温度小于所述第二外延层的沉积温度，所述第一外延层的沉积速度大于所述第二外延层的沉积速度；所述半导体器件为高压LDMOS器件，所述第一外延层用于改善所述第一高压阱与所述第二高压阱之间的漏电问题。
2.如权利要求1所述的半导体器件的制作方法，其特征在于，在执行外延工艺的步骤中，所述第一外延层和所述第二外延层的材质均为硅、锗、硅锗或碳化硅。
3.如权利要求1所述的半导体器件的制作方法，其特征在于，所述第一外延层的厚度为1µm~2µm，所述第二外延层的厚度为6µm~7µm。
4.如权利要求1所述的半导体器件的制作方法，其特征在于，所述第一外延层的沉积温度为1110℃~1150℃，所述第二外延层的沉积温度为1160℃~1200℃；所述第一外延层的沉积速度为2.4µm/min~2.9µm/min，所述第二外延层的沉积速度为1.5µm/min~2.0µm/min。
5.如权利要求1所述的半导体器件的制作方法，其特征在于，所述第一外延层和所述第二外延层在不同的分步骤中分别形成。
6.如权利要求1所述的半导体器件的制作方法，其特征在于，所述第一掺杂区从所述半导体衬底的顶面延伸至所述半导体衬底内；所述第一高压阱的底面与所述第一掺杂区的顶面相接；
所述第二掺杂区与所述半导体衬底的顶面之间具有大于零的间距；所述第二高压阱从所述外延层延伸到所述第二掺杂区上方的半导体衬底中，且所述第二高压阱的底面与所述第二掺杂区的顶面相接。
7.如权利要求1所述的半导体器件的制作方法，其特征在于，所述第二掺杂区环绕所述第一掺杂区；所述第二高压阱环绕所述第一高压阱。
8.一种半导体器件，其特征在于，利用如权利要求1至7任一项所述的半导体器件的制作方法制成；所述半导体器件包括：
半导体衬底，所述半导体衬底中形成有第一掺杂区，所述第一掺杂区为第一导电类型；以及
外延层，位于所述半导体衬底的顶面上，所述外延层包括位于所述半导体衬底顶面上的第一外延层以及位于所述第一外延层上的第二外延层，所述第一外延层和所述第二外延层的材质相同，所述第一外延层的厚度小于所述第二外延层的厚度。
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