KR20150136490A - 절연 게이트 바이폴라 트랜지스터를 제조하기 위한 방법 - Google Patents
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Abstract
게이트 전극 (7) 및 에미터 전극 (80) 이 배열되는 에미터 측 (65) 과, 컬렉터 전극 (9) 이 배열되는 상기 에미터 측 (65) 반대측의 컬렉터 측 (45) 사이에 제 1 전도성 타입의 드리프트층 (3) 을 포함하는, 절연 게이트 바이폴라 트랜지스터 (10) 를 제조하기 위한 방법이 제공된다. 제조 방법은 다음의 순서로 제조 단계들을 포함한다: - 상기 제 1 전도성 타입에 반대이고, 제 1 측 (12) 및 제 1 측 반대측의 제 2 측 (14) 을 갖는 제 2 전도성 타입의 기판 (1) 을 제공하는 단계, - 제 1 전도성 타입의 도펀트를 제공하는 것에 의해 제 1 측 (12) 상에 제 1 전도성 타입의 제 1 층 (25) 을 형성하는 단계, - 제 1 층 (25) 상에 저도핑 농도를 갖는 제 1 전도성 타입의 드리프트층 (3) 을 형성하는 단계, - 버퍼층 두께 (22) 를 갖는 버퍼층 (2) 이 형성되도록 도펀트를 확산시키는 단계로서, 버퍼층 (2) 은 드리프트층 (3) 보다 높은 도핑 농도를 갖는, 상기 도펀트를 확산시키는 단계, - 드리프트층 (3) 상에 제 2 전도성 타입의 베이스층 (5) 을 형성하는 단계, - 베이스층 (5) 상에 제 1 전도성 타입의 에미터층 (6) 을 형성하는 단계, 기판의 나머지 부분이 컬렉터층 (4) 을 형성하도록 제 2 측 (14) 상에서 기판 (1) 을 박화하는 단계.
Description
본 발명은 전력 전자 장치의 분야에 관한 것이고, 특히 절연 게이트 바이폴라 트랜지스터를 제조하기 위한 방법에 관한 것이다.
발명을 수행하기 위한 모드들
US 2012/0025261 A1 에 절연 게이트 바이폴라 트랜지스터 (IGBT) 의 제조를 위한 방법이 기재된다. 방법은, n 타입 또는 p 타입일 수도 있는 저도핑되거나 도핑되지 않은 기판으로 시작한다. 1*1015 cm-3 미만의 값을 갖는 이러한 층의 도핑 농도는, 이 층이 p 컬렉터층에 많은 전하를 기여하지 않도록 최대, 대략 드리프트층의 도핑 농도이다. 이러한 기판 상에, n 도핑된 버퍼층이 5 내지 10 ㎛ 의 두께로 에피택셜 성장된 다음 (n-) 도핑된 드리프트층의 형성 (creation) 을 위한 또 다른 에피택셜 성장이 이어진다. 그 후 (n+) 도핑된 에미터층과 함께 p 도핑된 베이스층이 드리프트층 상에 형성된다. 동일 측 상에, 그 후 게이트 전극이 제작된다. 이제 기판은 저도핑되거나 도핑되지 않은 박층이 유지되도록 제 1 에피택셜층의 반대 측 상에서 박화된다. 이러한 층 상에, 컬렉터층을 형성하기 위해서 p 이온들이 주입되고 확산된다.
이러한 방법은, 각각의 층에 대해 적어도 하나의 제조 단계가 필요하도록 최종 디바이스에서 임의의 기능을 이행하지 않는 기판을 사용한다. 디바이스는 기판의 나머지의 저도핑되거나 도핑되지 않은 부분 때문에 전기적으로 필요한 것보다 더 두껍다. 컬렉터층은 제조의 후기 스테이지에서 박화된 기판으로 제작되며, 이는 에미터 측의 층이 컬렉터층의 확산을 위해 사용된 고온에 노출되고 박화된 기판이 취급하는데 파손되기 쉽다는 것을 의미한다.
발명의 목적은 종래 방법들의 문제를 회피하는 절연 게이트 바이폴라 트랜지스터를 제조하기 위한 방법을 제공하는 것이다.
이러한 목적은, 게이트 전극 및 에미터 전극이 배열되는 에미터 측과, 컬렉터 전극이 배열되는 에미터 측 반대측의 컬렉터 측 사이에 제 1 전도성 타입의 드리프트층을 포함하는, 절연 게이트 바이폴라 트랜지스터의 제조 방법을 제공하는 것에 의해 달성된다. 제조 방법은 다음의 순서로 제조 단계들을 포함한다:
- 제 1 전도성 타입에 반대이고, 제 1 측 및 제 1 측 반대측의 제 2 측을 갖는 제 2 전도성 타입의 기판을 제공하는 단계,
- 제 1 전도성 타입의 도펀트를 제공 (apply) 하는 것에 의해 제 1 측 상에 제 1 전도성 타입의 제 1 층을 형성하는 단계,
- 제 1 층 상에 저도핑 농도를 갖는 제 1 전도성 타입의 드리프트층을 형성하는 단계,
- 버퍼층이 형성되도록 도펀트를 확산시키는 단계로서, 버퍼층은 드리프트층 보다 높은 도핑 농도를 갖는, 상기 도펀트를 확산시키는 단계,
- 드리프트층 상에 제 2 전도성 타입의 베이스층을 형성하는 단계,
- 베이스층 상에 제 1 전도성 타입의 에미터층을 형성하는 단계,
- 기판의 나머지 부분이 컬렉터층을 형성하도록 제 2 측 상에서 기판을 박화하는 단계.
버퍼층의 형성을 위해 사용된 확산 프로세스에 기인하여, 버퍼층의 형성을 위해 에피택셜 성장만을 사용하는 방법 보다 확산에 의해 도핑된 이온들의 스프레딩 (spreading) 에 기인하는 도핑 농도 및 층 두께가 보다 양호하게 제어된다.
이러한 방법에 있어서 버퍼층의 프로파일 도핑 영역에서는 박화가 존재하지 않기 때문에, 버퍼층의 도핑 농도 및 두께가 잘 제어될 수 있다.
에피택셜 성장에 의해 제작되는 드리프트층으로 인하여, 또는 에피택셜층으로의 (즉, 드리프트층으로의) 도펀트의 확산에 의한 버퍼층에 대하여, 층들은 높은 품질을 갖는다. 컬렉터층에 대하여, 보다 덜 엄중한 사양들 및 이에 따른 낮은 비용 영향으로 기판이 사용될 수 있다.
발명의 방법은 대형 웨이퍼 직경 프로세싱에 쉽게 적용될 수 있는데, 이는 에미터 측 상의 층들, 게이트 및 금속화를 위한 전체 제조 프로세스가 두꺼운 기판에 의해 수행될 수 있고, 단지 컬렉터 전극에 대한 (그리고 옵션으로 에미터 전극에 대한) 금속화 프로세스만이 박화된 기판 상에서 수행되기 때문이다. 도핑된 층들 (에미터 및 컬렉터 측의 층들) 의 모든 층 형성이 얇은 기판 취급으로 인한 리스크 없이 두꺼운 기판 상에서 수행될 수 있도록 컬렉터층도 박화된 기판 상에 형성되지 않아도 된다.
컬렉터층이 시작부터 기판의 부분이기 때문에, 에미터 측의 층들 및 게이트 전극을 도입한 후에 확산 또는 레이저 어닐링과 같은 고온 단계들이 컬렉터층의 형성을 위해 필요하지 않다. 이에 따라, 이 방법은 이후 제조 스테이지에서 고온 단계들을 필요로 하지 않으면서 두꺼운 기판 취급의 장점을 결합한다.
발명의 제조 방법에 의해, 소프트 펀치 쓰루 디바이스가 형성될 수 있고, 여기서 버퍼층은 종래 기술 디바이스들에 비해 상당히 낮은 도핑 농도 및 상당히 높은 두께를 가지며, 이 디바이스는 얇은 웨이퍼 핸들링에 의해 단계들을 정교하게 하지 않으면서 용이하게 제어가능한 프로세스에 의해 제조될 수 있다. 깊은 확산층은, 순수 에피택셜층 또는 성막층에 의해 형성된 버퍼와 비교할 때 버퍼의 일정한 도핑 섹션이 없는 경사 프로파일을 제공한다. 이러한 경사 버퍼는 전계가 도달하지 않는 뉴트럴 고도핑 영역을 보장하면서 전계가 낮은 도핑 영역을 통해 버퍼층으로 확장하는 것을 허용한다. 애노드에 밀접하는 고도핑 영역은 개선된 누설 전류 및 단락 능력 트레이드 오프에 대해 바이폴라 이득을 제어하기 위해 중요하다.
컬렉터의 컬렉터 인젝션 효율은 제조의 종료에 있어서 고온 단계들 (예를 들어, 레이저 어닐링) 의 리스크에 관계없이 적절한 도핑 농도를 갖는 기판 및 컬렉터층 두께를 선택하는 것에 의해 제어될 수 있다. 이것은 디바이스에서 더 낮은 전도 손실의 이점을 부여할 수 있다.
발명의 청구물은 첨부된 도면들을 참조하여 다음의 본문에서 보다 상세하게 설명될 것이다.
도 1 내지 도 9, 도 11 은 IGBT 의 제조를 위한 발명에 따른 상이한 제조 단계들을 나타낸다.
도 10 은 발명의 제조 방법에 따라 제조된 IGBT 를 나타낸다.
도 12 내지 도 18 은 제조 방법의 다양한 단계들 동안의 도핑 프로파일들을 나타낸다.
도면들에서 사용된 참조 부호들 및 그 의미는 참조 부호들의 리스트에서 요약된다. 일반적으로, 유사하거나 유사한 기능 부분들은 동일한 참조 부호들로 주어진다. 기재된 실시형태들은 예들로서 의미되고 발명을 한정하지 않을 것이다.
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발명을 수행하기 위한 모드들
절연 게이트 바이폴라 트랜지스터 (IGBT)(10) 를 제조하기 위하여, 제조 단계들은 다음의 순서로 수행된다:
- 제 1 측 (12) 및 제 1 측 반대측의 제 2 측 (14) 을 갖는 p 도핑된 기판 (1) 을 제공하는 단계 (도 1),
- n 도펀트를 제공하는 것에 의해 제 1 측 상에 n 타입 제 1 층 (25) 을 형성하는 단계 (도 2),
- 제 1 층 (25) 상에, 예시적으로 에피택셜 성장에 의해, 저도핑 농도를 갖는 (n-) 도핑된 드리프트층 (3) 을 형성하는 단계 (도 3),
- 버퍼층 두께 (22) 를 갖는 버퍼층 (2) 이 형성되도록 층 (25) 에 도입된 도펀트를 확산시키는 단계 (도 4) 로서, 버퍼층 (2) 은 드리프트층 (3) 보다 높은 도핑 농도를 갖는, 상기 도펀트를 확산시키는 단계,
- 드리프트층 (3) 상에 p 도핑된 베이스층 (5) 을 형성하는 단계 (도 6),
- 베이스층 (5) 상에 (n+) 도핑된 에미터층 (6) 을 형성하는 단계 (도 7),
- 기판의 나머지 부분이 컬렉터층 (4) 을 형성하도록 제 2 측 (14) 상에서 기판 (1) 을 박화 (48) 하는 단계 (도 8 은 박화를 나타내고, 도 9 는 결과의 컬렉터층 (45) 을 나타낸다).
임의의 적절한 제조 단계에서, 베이스층 (5) 및 에미터층 (6) 에 부착되는 게이트 전극 (7), 및 에미터 컨택 영역에서 베이스층 (5) 및 에미터층 (6) 과 컨택하는 에미터 전극 (8) 이 형성된다.
예시적으로, 게이트 전극 (7) 은 버퍼층 (2) 의 형성 후에 그리고 에미터층 (6), 베이스층 (5) 의 형성 및 기판의 박화 (48) 전에 형성된다 (도 5). 게이트 전극 (7) 은 제 2 측 반대측에서 (즉, 에미터 측 (65) 상에) 형성된다. 제 2 측 (14) 상에서, 컬렉터 전극 (9) 이 형성된다. 컬렉터층 (4) 과 컨택하는 컬렉터 전극 (9) 은 기판 (1) 의 박화 후에 형성된다. 에미터 전극 (8) 은 게이트 전극 (7) 후에 형성되고, 기판 (1) 의 박화 (48) 전에 (도 11) 또는 기판 (1) 의 박화 (48) 후에, 형성될 수도 있으며, 예시적으로 컬렉터 전극 (9) 과 함께 형성될 수도 있다 (도 10).
도 12 내지 도 18 은 제조 프로세스 동안 층들의 도핑 농도를 나타낸다. 이들 도면들에 있어서, 제조는 예시적으로 P 기판 (1) 에 대해 나타낸다.
예시적으로, 기판은 (5*1015 내지 1*1017)cm-3 의 도핑 농도를 갖는다 (도 12). 박화 후 기판의 나머지 부분으로서 발생하는 컬렉터층 (4) 제어된 인젝션을 제공할 수 있도록 도핑 농도가 높다.
기판 두께는 크랙의 리스크 없이 다음의 제조 단계들에서 기판이 취급될 수 있도록 두껍게 되도록 선택된다. 예시적으로, 기판 두께는 적어도 300 ㎛ 이다.
제 1 층 (25) 은 제 1 측에 이온들을 제공하는 것에 의해, 예를 들어 도펀트의 주입에 의해 형성될 수도 있다 (도 13). 예시적으로, 주입 도즈는 (1*1012 내지 5*1013) cm-2 일 수도 있다.
대안으로, 제 1 층 (25) 은 제 1 층 (25) 을 에피택셜 성장시키거나 성막하는 것에 의해 형성될 수도 있으며, 0.5...2㎛, 예시적으로 0.5...1㎛ 의 제 1 층 두께 (27) 및/또는 1*1016... 5*1017 cm-3 의 도핑 농도를 갖는다. 에피택셜 제 1 층 (25) 은 n 도펀트를 포함하며, 이 도펀트는 원래의 에피택셜 제 1 층 (25) 으로부터의 도핑 농도의 일정한 부분을 유지하지 않으면서 도핑 농도가 꾸준히 감소하도록 이후 확산 단계에서 확산된다. 에피택셜층의 도펀트는, 버퍼층 (2) 의 도핑 농도가 드리프트층 (3) 의 일정한 도핑 농도로 꾸준히 떨어지는 최대 값으로 기판 (1) 을 향하는 그 측 상에서 증가하도록 드리프트층 (3) 뿐만 아니라 기판 (1) 으로 확산한다. 이로써, 에피택셜 제 1 층 (25) 은 매우 얇으며 도펀트는 최종 확산된 버퍼층 (2) 이 제 2 측 (14) 에 수직인 방향 (깊이 방향) 에서 일정한 고도핑 농도의 (즉, 원래 제 1 층의 도핑 농도로부터) 어느 부분도 포함하지 않도록 확산된다. 이는 버퍼층의 도핑 농도가 상이한 깊이들에서 동일한 값을 유지하지 않고 꾸준히 변화하는 것을 의미한다.
에피택셜 또는 성막된 층에 대하여, 에피택셜층의 도펀트는 에피택셜 제 1 층 두께의 적어도 5 배, 예시적으로 적어도 10 배로 깊게 확산될 수도 있다. 층들의 두께는 깊이 방향에서 (즉, 층의 확장으로서 제 1 측 (12) 에 수직인 방향에서) 측정된다.
제 2 층 (25) 의 형성 후, 드리프트층 (3) 이 에피택셜 성장에 의해 형성된다 (도 14). 그 후 버퍼층 (2) 은, 확산된 이온들이 (5 내지 30)㎛ 의 영역에서 (깊이 방향에서, 즉 컬렉터 측 (45) 에 대응하는 제 2 측 (14) 에 수직인 방향에서) 스프레딩하도록 도펀트를 확산하는 것에 의해 형성된다. 도펀트는 드리프트층 (3) 으로 확산한다 (도 15). 버퍼층 두께 (22) 는 이로써 5...30㎛, 예시적으로 10...30㎛ 이다. 최종 IGBT 에서의 드리프트층 (3) 은, 확산 단계에 의해 변경되지 않는 도핑 농도, 즉 드리프트층 (3) 을 위한 에피택셜 성장에 의해 달성된 도핑 농도의 층일 것이다. 예시적으로, 드리프트층 (3) 은 일정하게 저도핑 농도를 갖는다. 여기서, 드리프트층 (3) 의 실질적으로 일정한 도핑 농도는, 도핑 농도가 드리프트층 (3) 전체에 걸쳐 실질적으로 균질하지만, 대략 1 내지 5 의 인자인 드리프트층 내의 도핑 농도에서의 변동들이 예를 들어, 에피택셜 성장 프로세스에서의 변동들로 인해 가능한 존재할 수도 있다는 것을 배제하지 않는 것을 의미한다. 최종 드리프트층 두께 (32) 및 도핑 농도는 적용 필요성들에 기인하여 선택된다. 드리프트층 (5) 의 예시적인 도핑 농도는 5 * 1012 cm-3 과 5 * 1014 cm-3 사이이다. 버퍼층 (2) 은, 도펀트가 드리프트층 (3) 으로 확산하는 영역에 대응한다. 기판 (컬렉터층 (4)) 을 향하는 측 상에서, 버퍼층 (2) 은 n 도핑된 도펀트로부터의 전하가 p 기판으로부터의 전하를 오버밸런싱하는 그러한 영역으로 연장한다.
버퍼층 (2) 은 컬렉터층 (4) 과 동일하거나 컬렉터층 (4) 보다 높은 최대 도핑 농도를 가질 수도 있으며, 즉 버퍼층의 최대 도핑 농도는 적어도 컬렉터층 (4)(즉, p 기판 (1)) 만큼 높을 수도 있다. 다른 대안으로, 버퍼층 (2) 의 최대 도핑 농도는 컬렉터층 (4)(p 기판 (1)) 의 도핑 농도보다 낮다. 기판 (1)/p 컬렉터층 (4) 이 균일하게 도핑되기 때문에, p 컬렉터층 (4)/p 기판 (1) 의 최대 도핑 농도는 (국부적) 도핑 농도에 대응하는데 반해, 버퍼층 (2) 에 있어서 도핑 농도는 최대 도핑 농도를 초과하여 더 큰 깊이로, 즉 IGBT 에서, 에미터 측 (65) 을 향해 떨어진다.
버퍼층 (2) 의 최대 도핑 농도는 1 * 1015 내지 5 * 1016 cm-3 사이일 수도 있다.
깊이에 걸친 도핑 농도 (불순물 이온들) 의 적분에 대응하는 시트 캐리어 농도는 주입된 층에 대하여 1 *1012 ... 5*1013 cm-2 이고, 0.5...2 ㎛ 범위의 두께를 갖는 에피택셜 또는 성막된 층에 대하여 2*1012 ... 1 * 1014 cm-2 이거나 0.5...1㎛ 범위의 두께를 갖는 에피택셜 또는 성막된 층에 대하여 2*1012 ... 5*1013 cm-2 이다.
예시적으로 컬렉터층 두께 (42) 는 (3 내지 30)㎛ 이고 도핑 농도는 (5*1015 내지 1 *1017) cm-3 범위의 값을 가질 수도 있다.
도 16 은, p 도핑된 베이스층 (5) 으로서 예시적으로 나타낸, 에미터 측 프로세스들이 행해진 미완성된 (half-finished) 디바이스를 나타낸다. 도 17 은 기판 (1) 의 컬렉터 측의 박화, 이에 따라 컬렉터층 (4) 을 생성한 후의 미완성된 디바이스를 나타낸다. 도 18 은 최종 디바이스에 대하여 버퍼층 (2) 내에서 정지되는 전계를 나타낸다.
게이트 전극 (7) 은 평면 또는 트렌치 게이트 전극으로서 형성된다. 게이트 전극 (7) 은 당업자에게 잘 알려진 방법에 의해 제작된다. 최종 IGBT 는 평면 게이트 전극 (도 10 에 나타낸 바와 같음) 을 가질 수도 있으며, 이는 에미터 측 (65) 의 상단 상에 전기적 절연층 (74) 을 포함한다. 전기 전도성 게이트층 (72) 은 절연층 (74) 상에 배열되고, 이로써 IGBT 에서 n 또는 p 도핑된 층의 어느 것으로부터 절연된다. 따라서, 절연층 (74) 은 게이트층 (72) 아래의 영역에서 에미터 측 (65) 으로 연장하는 IGBT 에서 n 또는 p 도핑된 층 중 어느 것으로부터 게이트층 (72) 을 절연시킨다. 또한, 게이트층 (72) 은 절연층 (74) 에 의해 커버되며, 절연층 (74) 에 의해 게이트층 (72) 이 또한 에미터 전극 (8) 으로부터 절연된다. 따라서, 예시적으로, 게이트층 (72) 은 절연층 (74) 에 완전히 임베딩된다. 게이트층 (72) 은 예시적으로 과도핑된 폴리실리콘 또는 알루미늄과 같은 금속으로 제작된다. 게이트층 (72) 은 에미터 컨택 영역에 대해 횡방향으로 에미터 측 (65) 상에 배열된다. 그것은 드리프트층 (3) 뿐만 아니라 에미터층 (6), 베이스층 (5) 위의 영역으로 연장한다. 적어도 하나의 에미터층 (6), 게이트층 (72), 및 전기적 절연층 (74) 은, 에미터 컨택 영역인 개구가 베이스층 (5) 위에 형성되는 그러한 방식으로 형성된다. 에미터 컨택 영역은 에미터층 (6), 게이트층 (72) 및 전기적 절연층 (74) 에 의해 둘러싸인다.
에미터 전극 (8) 은 에미터 측 (65) 상에 배열되고 에미터 컨택 영역에서 에미터층 (6) 및 베이스층 (5) 과 컨택한다. 에미터 전극 (8) 은 예시적으로 전기적 절연층 (74) 을 또한 커버하지만 분리되고 이로써 절연층 (74) 에 의해 게이트층 (72) 으로부터 전기적으로 절연된다. 평면 게이트 전극을 갖는 발명의 IGBT 에 대한 대안으로, 발명의 IGBT 는 트렌치 게이트 전극으로서 형성된 게이트 전극을 포함할 수도 있다. 트렌치 게이트 전극은 반도체 재료에서의 리세스에서 베이스층 (5) 과 동일한 평면에 배열되고 에미터층 (6) 에 인접하며, 드리프트층 (3) 으로부터 게이트층 (72) 을 또한 분리시키는 절연층 (74) 에 의해 서로 분리된다. 절연층 (74) 은 또한 게이트층 (72) 의 상단 상에 배열되며, 이로써 에미터 전극 (8) 으로부터 트렌치 게이트층 (72) 을 절연시킨다.
발명의 방법으로부터 제조된 IGBT 는 또한 고 p+ 도핑된 컨택층을 포함할 수도 있으며, 이 컨택층은 에미터 전극 (8) 에 대한 컨택에서 고 도핑된 중간층을 갖기 위해서 p 도핑된 베이스층 (5) 과 에미터 컨택 영역 사이에 배열된다. p 컨택층은, p 도핑된 층이 에미터 전극 (8) 와 콘택하는 영역에서, 즉 에미터 컨택 영역에 제한될 수도 있다. 컨택층은 5x1018/cm3 과 5x1019/cm3 사이의 최대 도핑 농도를 가질 수도 있다. 컨택층은 또한 확산된 층으로서 형성될 수도 있으며, 즉 도핑된 층들이 서로 위에 놓이고, 각각의 층의 도핑 농도가 감소하지만, 컨택층이 제 1 깊이까지 배열되며, 이 깊이는 베이스층 깊이/두께 (에미터 측 (65) 으로부터 측정됨) 보다 작다. 컨택층 및 베이스층 (5) 은 교차점에서 도핑 농도의 불연속적인 감소가 존재하도록 오버랩한다. 컨택층은 p 도핑된 이온들을 제공하는 것에 의해 (주입 또는 성막에 의해) 형성되고 그 이온들을 에미터 측 (65) 으로부터 베이스층의 깊이보다 작은 깊이까지 디바이스로 확산시킨다. 그것은 대략 에미터층 (6) 의 두께이다.
또 다른 실시형태에 있어서, 전도성 타입들은 전환되며, 즉 제 1 전도성 타입의 모든 층들은 p 타입 (예를 들어, 드리프트층 (3)) 이고, 제 2 전도성 타입의 모든 층들은 n 타입 (예를 들어, 컬렉터층 (4)) 이다.
용어 "포함하는" 은 다른 엘리먼트들 또는 단계들을 배제하지 않으며 부정 관사 "a" 또는 "an" 은 복수를 배제하지 않는다는 것을 주시해야 한다. 또한, 상이한 실시형태들과 연관하여 설명된 엘리먼트들은 결합될 수도 있다. 또한, 청구항들에서의 참조 표시들은 청구항의 범위를 제한하는 것으로 해석되지 않는 것을 주시해야 한다.
당업자는 본 발명이 그 사상 또는 본질적인 특징들로부터 벗어나지 않으면서 다른 특정 형태들로 구현될 수 있다는 것을 알 것이다. 따라서, 개시된 본 실시형태들은 모든 양태들에서 예시적이며 한정되지 않는 것으로 고려된다. 발명의 범위는 상기 설명 보다는 첨부된 청구항들에 의해 표시되며 그 의미 및 범위 내에 있는 모든 변화들 및 그 등가물이 거기에 포함되도록 의도된다.
1
기판
10 IGBT
2 버퍼층
22 버퍼층 두께
25 제 1 층
3 드리프트층
32 드리프트층 두께
4 컬렉터층
42 컬렉터층 두께
45 컬렉터 측
5 베이스층
6 에미터층
65 에미터 측
7 게이트 전극
72 게이트층
74 절연층
8 에미터 전극
9 컬렉터 전극
10 IGBT
2 버퍼층
22 버퍼층 두께
25 제 1 층
3 드리프트층
32 드리프트층 두께
4 컬렉터층
42 컬렉터층 두께
45 컬렉터 측
5 베이스층
6 에미터층
65 에미터 측
7 게이트 전극
72 게이트층
74 절연층
8 에미터 전극
9 컬렉터 전극
Claims (12)
- 게이트 전극 (7) 및 에미터 전극 (8) 이 배열되는 에미터 측 (65) 과, 컬렉터 전극 (9) 이 배열되는 상기 에미터 측 (65) 반대측의 컬렉터 측 (45) 사이에 제 1 전도성 타입의 드리프트층 (3) 을 포함하는, 절연 게이트 바이폴라 트랜지스터 (10) 를 제조하기 위한 방법으로서,
다음의 순서로 제조 단계들을 포함하는, 절연 게이트 바이폴라 트랜지스터를 제조하기 위한 방법.
- 상기 제 1 전도성 타입에 반대이고, 제 1 측 (12) 및 상기 제 1 측의 반대측의 제 2 측 (14) 을 갖는 제 2 전도성 타입의 기판 (1) 을 제공하는 단계,
- 상기 제 1 전도성 타입의 도펀트를 제공 (apply) 하는 것에 의해 상기 제 1 측 (12) 상에 상기 제 1 전도성 타입의 제 1 층 (25) 을 형성하는 단계,
- 상기 제 1 층 (25) 상에 저도핑 농도를 갖는 상기 제 1 전도성 타입의 드리프트층 (3) 을 형성하는 단계,
- 버퍼층 두께 (22) 를 갖는 버퍼층 (2) 이 형성되도록 상기 도펀트를 확산시키는 단계로서, 상기 버퍼층 (2) 은 상기 드리프트층 (3) 보다 높은 도핑 농도를 갖는, 상기 도펀트를 확산시키는 단계,
- 상기 드리프트층 (3) 상에 상기 제 2 전도성 타입의 베이스층 (5) 을 형성하는 단계,
- 상기 베이스층 (5) 상에 상기 제 1 전도성 타입의 에미터층 (6) 을 형성하는 단계,
상기 기판의 나머지 부분이 컬렉터층 (4) 을 형성하도록 상기 제 2 측 (14) 상에서 상기 기판 (1) 을 박화 (48) 하는 단계. - 제 1 항에 있어서,
상기 기판 (1) 은 (5*1015 내지 1 *1017) cm-3 의 도핑 농도 및 적어도 300 ㎛ 의 기판 두께 중 적어도 하나를 갖는 것을 특징으로 하는, 절연 게이트 바이폴라 트랜지스터를 제조하기 위한 방법. - 제 1 항 또는 제 2 항에 있어서,
상기 도펀트는 주입에 의해, 특히 (1*1012 내지 5*1013) cm-2 의 도즈로 제공되는 것을 특징으로 하는, 절연 게이트 바이폴라 트랜지스터를 제조하기 위한 방법. - 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 도펀트는 에피택셜 성장 또는 성막 (deposition) 에 의해 제공되고, 특히 0.5...2 ㎛, 특히 0.5...1 ㎛ 사이의 제 1 층 두께 (27), 또는 (1*1016 내지 5*1017) cm-3 의 도핑 농도 중 적어도 하나를 갖는 제 1 층 (25) 을 야기하는 것을 특징으로 하는, 절연 게이트 바이폴라 트랜지스터를 제조하기 위한 방법. - 제 4 항에 있어서,
상기 도펀트는, 상기 제 2 측 (14) 에 수직인 방향에서 상기 버퍼층이 일정한 도핑 농도의 영역을 포함하지 않도록 확산되는 것을 특징으로 하는, 절연 게이트 바이폴라 트랜지스터를 제조하기 위한 방법. - 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 버퍼층 두께 (22) 는 5...30㎛ 인 것을 특징으로 하는, 절연 게이트 바이폴라 트랜지스터를 제조하기 위한 방법. - 제 6 항에 있어서,
상기 버퍼층 두께 (22) 는 10 ... 30 ㎛ 인 것을 특징으로 하는, 절연 게이트 바이폴라 트랜지스터를 제조하기 위한 방법. - 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
상기 버퍼층 (2) 은 상기 컬렉터층 (4) 과 동일하거나 상기 컬렉터층 (4) 보다 높은 최대 도핑 농도를 갖는 것을 특징으로 하는, 절연 게이트 바이폴라 트랜지스터를 제조하기 위한 방법. - 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
상기 버퍼층 (2) 은 상기 컬렉터층 (4) 보다 낮은 최대 도핑 농도를 갖는 것을 특징으로 하는, 절연 게이트 바이폴라 트랜지스터를 제조하기 위한 방법. - 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
상기 버퍼층 (2) 은 1*1015 내지 5*1016 cm-3 사이의 최대 도핑 농도를 갖는 것을 특징으로 하는, 절연 게이트 바이폴라 트랜지스터를 제조하기 위한 방법. - 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
상기 컬렉터층 (4) 은 (3 내지 30) ㎛ 의 컬렉터층 두께 (42) 및 (5*1015 내지 1*1017)cm-3 의 도핑 농도 중 적어도 하나를 갖는 것을 특징으로 하는, 절연 게이트 바이폴라 트랜지스터를 제조하기 위한 방법. - 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
상기 드리프트층 (3) 을 형성하는 단계는 에피택셜 성장에 의해 행해지는 것을 특징으로 하는, 절연 게이트 바이폴라 트랜지스터를 제조하기 위한 방법.
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