CN112397591B - 包含ldmos晶体管的半导体器件及制作方法 - Google Patents
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Abstract
本发明涉及一种包含LDMOS晶体管的半导体器件及制作方法。所述半导体器件中，LDMOS晶体管具有气隙场板结构，包括位于漂移区上方的气隙、位于气隙上的场板以及封闭所述气隙的侧墙，相较于同样厚度的场板氧化膜，所述气隙的介电常数较低，等效厚度较大，在阻断状态下承担的电压增加，可以避免下方漂移区内的耗尽电场局部集中而导致击穿，因而有助于提高击穿电压。而且，所述气隙场板结构位于半导体衬底上方，不会影响所述LDMOS晶体管的导通路径截面，有助于获得较小的导通电阻。所述制作方法用来形成包含上述LDMOS晶体管的半导体器件，相对于LOCOS工艺，更易于与CMOS先进工艺兼容。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种包含LDMOS晶体管的半导体器件及制作方法。
背景技术
LDMOS(Laterally Diffused Metal Oxide Semiconductor，横向扩散金属氧化物半导体)晶体管是一种双扩散结构的功率器件，LDMOS晶体管相较于普通的MOS晶体管，增加了低掺杂的漂移区，漂移区对漏区和栅极之间的电场具有缓冲作用，减小了漏、源两极之间的寄生电容，并削弱了短沟道效应，电压的一部分会降落在漂移区上，提高了击穿电压，LDMOS晶体管以其优异特性，在中高压以及高压领域应用广泛。
对于包含LDMOS晶体管的半导体器件，漂移区的设计是关键。通过在漂移区上设置场氧化层以及场板，可以弱化阻断状态下漂移区的耗尽电场，有利于提高击穿电压。目前常用来设置在场板下方的漂移区场氧为利用浅沟槽隔离(STI)工艺、硅局部氧化隔离(LOCOS)工艺或者低压化学气相沉积(LPCVD)工艺形成的氧化硅。但是，采用STI作为漂移区场氧后，LDMOS晶体管导通路径长，导通截面小，导致导通电阻偏大。LOCOS工艺需要长时间的热处理，且湿法刻蚀难度很大，和先进CMOS工艺的兼容性也较差，已不适合采用。LPCVD工艺沉积温度高、速度慢，所制作的高温氧化物(HTO)膜层的图形化工艺复杂，厚度通常较薄，对衬底表面耗尽电场集中的改善作用不大，对击穿电压的提高作用不明显。
发明内容
为了改进场板设计，使LDMOS晶体管在保持较小导通电阻的同时，具有较大的击穿电压，本发明提供一种包含LDMOS晶体管的半导体器件，另外还提供一种包含LDMOS晶体管的半导体器件的制作方法。
一方面，本发明提供一种包含LDMOS晶体管的半导体器件，所述LDMOS晶体管包括：
半导体衬底，所述半导体衬底中设置有具有第一导电类型的漂移区，所述漂移区从半导体衬底内延伸至所述半导体衬底的上表面；
气隙场板结构，包括位于所述漂移区上方的气隙、位于所述气隙上的场板以及封闭所述气隙的侧墙；以及，
在所述半导体衬底的上表面依次叠加设置的栅氧化层以及栅电极，所述场板由所述栅电极从所述栅氧化层上方朝所述漏区延伸而成。
可选的，所述LDMOS晶体管还包括：
具有第一导电类型的漏区，设置于所述半导体衬底顶部且被所述漂移区包围，所述漏区的掺杂浓度大于所述漂移区，所述漏区与所述气隙间隔一设定距离。
可选的，所述气隙暴露出所述栅氧化层朝向所述气隙的侧面，或者，所述栅氧化层朝向所述气隙的侧面覆盖有一介质层。
可选的，所述气隙靠近所述栅氧化层的一端的高度小于远离所述栅氧化层的一端的高度。
可选的，悬空设置于所述气隙上的所述栅电极部分的底面呈台阶状，以使得所述气隙从靠近所述栅氧化层的一端至远离所述栅氧化层的一端，具有呈台阶状逐步增加的高度分布。
可选的，所述LDMOS晶体管还包括：
具有第二导电类型的阱区，从所述半导体衬底内延伸至所述半导体衬底的上表面，所述第二导电类型与所述第一导电类型相反；以及，
具有第一导电类型的源区，所述源区位于所述半导体衬底的顶部且被所述阱区包围，所述源区和所述漏区分设于所述栅电极的两侧。
可选的，所述气隙的高度高于所述栅氧化层的厚度。
可选的，所述气隙的高度范围为
一方面，本发明提供一种包含LDMOS晶体管的半导体器件的制作方法，包括以下步骤：
提供半导体衬底，所述半导体衬底中包括漂移区，所述漂移区具有第一导电类型，所述漂移区从所述半导体衬底内延伸至所述半导体衬底的上表面；
在所述半导体衬底上表面形成牺牲层，所述牺牲层位于所述漂移区对应的半导体衬底表面上；
依次在所述半导体衬底上形成栅氧化层以及栅电极，所述栅电极从所述栅氧化层上方朝所述漂移区延伸而覆盖在所述牺牲层的上表面上，所述牺牲层的部分表面被露出；
去除所述牺牲层，在所述半导体衬底与所述栅电极之间形成气隙；以及，
在所述半导体衬底上形成侧墙，所述侧墙封闭所述气隙。
可选的，在形成所述牺牲层之前，所述制作方法还包括：
在所述半导体衬底中形成具有第二导电类型的阱区，所述阱区从半导体衬底内延伸至所述半导体衬底的上表面。
可选的，在形成所述侧墙后，所述制作方法还包括：
在所述半导体衬底中形成分设于所述栅电极两侧的源区和漏区，所述源区位于半导体衬底顶部并被所述阱区包围，所述漏区位于所述半导体衬底顶部并被所述漂移区包围，所述漏区与所述气隙间隔一设定距离。
可选的，所述牺牲层为氮化硅层。
本发明提供的包含LDMOS晶体管的半导体器件中，LDMOS晶体管具有气隙场板结构，所述气隙场板结构包括位于漂移区上方的气隙、位于气隙上的场板以及封闭所述气隙的侧墙，在阻断状态下，气隙区域形成场板电场，相较于同样厚度的场板氧化膜，由于所述气隙的介电常数较低，等效厚度较大，气隙承担的电压增加，可以避免下方漂移区内的耗尽电场局部集中而导致击穿，因而有助于提高击穿电压。而且，所述气隙场板结构位于半导体衬底上方，不会降低所述LDMOS晶体管导通路径上的截面大小，所述半导体器件在导通时的导通电阻较利用浅沟槽隔离作为场板氧化层时更小。
本发明提供的包含LDMOS晶体管的半导体器件的制作方法，在所述半导体衬底上形成了气隙场板结构，所述气隙场板结构可以避免下方漂移区内的局部耗尽区域电场过强而导致击穿，有助于提高击穿电压以及获得较小的导通电阻。相对于LOCOS工艺，更易于与CMOS先进工艺兼容。
附图说明
图1是本发明实施例中包含LDMOS晶体管的半导体器件的平面示意图。
图2至图4是本发明实施例中包含LDMOS晶体管的半导体器件的截面示意图。
图5至图7是本发明实施例的LDMOS晶体管的特性说明图。
图8至图13是本发明实施例的包含LDMOS晶体管的半导体器件的制作方法各步骤的截面示意图。
附图标记说明：
10-半导体衬底；110-栅电极；120-源区；130-漏区；140-阱引出区；150-漂移区；160-气隙场板结构；160a-气隙；161-场板；162-侧墙；163-介质层；170-阱区；101-栅氧化层；102-牺牲层；103-第一介质层；104-第二介质层。
具体实施方式
以下结合附图和具体实施例对本发明的包含LDMOS晶体管的半导体器件及制作方法作进一步详细说明。根据下面的说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
在说明书中的术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。
本发明实施例涉及一种包含LDMOS晶体管的半导体器件。所述半导体器件可包含一个或多个LDMOS晶体管。所述LDMOS晶体管具有包括源区、栅电极和漏区的晶体管基本结构，其中源区和漏区可以对称或者非对称地布置在栅电极周围。以下实施例中主要对单个LDMOS晶体管的结构以及制作方法进行介绍。但可以理解，一些实施例中，所述半导体器件包含两个以上的LDMOS晶体管，该两个以上的LDMOS晶体管可以同时制作，并且，该两个以上的LDMOS晶体管可以沿半导体器件上的一中心线对称地设置，并且可以具有共用的组件(例如漏区及漂移区)。
下文对含有LDMOS晶体管的半导体器件的描述中，主要以n沟道LDMOS晶体管的情形进行说明。在该情形中，下文中的第一导电类型为n型，与第一导电类型相反的第二导电类型为p型。n型的掺杂物有磷、砷等，p型的掺杂物有硼、铟等。然而，半导体器件所含的LDMOS晶体管并不限于n沟道，也可以为p沟道。在后一情形中，只需将导电类型反转(即第一导电类型为p型，与第一导电类型相反的第二导电类型为n型)并结合栅极偏置状态的适当修改即可。
图1是本发明实施例中包含LDMOS晶体管的半导体器件的平面示意图。图2至图4是本发明实施例中包含LDMOS晶体管的半导体器件的截面示意图。图2至图4可以看作不同实施例中在图1中XY方向上的截面。参见图1，作为示例，本发明实施例的包含LDMOS晶体管的半导体器件中，在半导体衬底的有源(AA)区范围内，设置有LDMOS晶体管的栅电极110、源区120、漏区130及阱引出区140，并且，在源区120与漏区130之间，半导体衬底中还设置有漂移区150，本实施例中，漂移区150位于较源区120和漏区130更深的位置，并且包围漏区130。
结合图2至图4，本发明实施例的半导体器件中，所述LDMOS晶体管包括半导体衬底10以及气隙场板结构160，所述半导体衬底10中设置有具有第一导电类型(例如n-)的漂移区150，所述漂移区150从半导体衬底10内延伸至所述半导体衬底10的上表面，所述气隙场板结构160包括位于所述漂移区150上方的气隙160a、位于所述气隙160a上的场板161以及封闭所述气隙160a的侧墙162。图2、图3、图4的区别主要在于气隙场板结构160的具体结构有所不同。
半导体衬底10用来形成包含LDMOS晶体管的半导体器件。半导体衬底10的材料可以是硅、锗、硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟或锑化铟等，也可以是绝缘体上覆硅(SOI)或者绝缘体上覆锗(GOI)，或者还可以为其它的材料，例如GaAs、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP或GaInAsP等，或者还可以是上述材料的组合。半导体衬底10可以包括掺杂的外延层、梯度半导体层和位于不同类型的其它半导体层上面的半导体层(例如锗硅层上的硅层)。此处半导体衬底10例如为硅衬底。半导体衬底10可以是掺杂过的衬底，例如具有第二导电类型(例如p-)掺杂。
LDMOS晶体管的漂移区150设置于半导体衬底10中，漂移区150用于在LDMOS晶体管工作时通过形成耗尽电场而使载流子发生漂移，漂移区150具有第一导电类型(例如n-)掺杂，与半导体衬底10的掺杂类型相反。漂移区150的第一导电类型掺杂浓度例如为5×1016/cm3以上至5×1018/cm3以下。
进一步的，参见图1至图4，所述LDMOS晶体管还包括在半导体衬底10的顶部(衬底表面附近)设置的源区120和漏区130，以及在半导体衬底10上表面依次叠加设置的栅氧化层101和栅电极110。作为示例，LDMOS晶体管的源区120和漏区130非对称地设置于栅电极110两侧，漏区130与栅电极110间隔一定距离设置，且漂移区150设置于栅电极110的朝向漏区一端，该结构的LDMOS晶体管在阻断时漏区130被施加高电压。但另外的实施例中，所述源区120和漏区130也可以对称地设置在栅电极110两侧，则在阻断时源区120也可以被施加高电压。
具体的，LDMOS晶体管的源区120和漏区130具有第一导电类型，并且所述源区120和漏区130的第一导电类型掺杂浓度大于所述漂移区150(源区和漏区的掺杂例如表示为n+)，所述漏区130设置于所述半导体衬底10顶部且被所述漂移区150包围。在半导体衬底10中还设置有具有第二导电类型的阱区170(阱区掺杂例如表示为p)，所述阱区170在区别于所述漂移区150的位置(即与所述漂移区150没有重合)从所述半导体衬底10内延伸至所述半导体衬底10的上表面，所述源区120位于所述半导体衬底10的顶部且被所述阱区170包围。相对于所述源区120和漏区130，漂移区150和阱区170位于所述半导体衬底10中更深的位置。
LDMOS晶体管的栅氧化层101以及栅电极110依次叠加设置在半导体衬底10的上表面。所述源区120和所述漏区130分设于所述栅电极110的两侧。本实施例中，所述漂移区150与所述栅氧化层101在所述半导体衬底10上表面的正投影为部分重叠，即部分所述栅氧化层101覆盖在所述漂移区150的半导体衬底10表面上。并且，在区别于所述漂移区150的位置，所述阱区170与所述栅氧化层101在所述半导体衬底10上表面的正投影为部分重叠，即部分所述栅氧化层101覆盖在所述阱区170的半导体衬底10表面上。LDMOS晶体管的漂移区150可看作在较漏区130更深的半导体衬底10范围内从栅电极110向漏区130的方向延伸，并包裹漏区130。当LDMOS晶体管的栅电极110被合适地偏置时，导电沟道(例如n型)形成在源区120和漏区130之间，具体从源区120向漂移区150延伸。
为了缓和在阻断状态(例如漏区加高电压，栅电极、源区电压为0V)下在漂移区150内(特别是靠近栅电极110的半导体衬底10上表面区域)形成的耗尽电场集中，本发明实施例的半导体器件中，LDMOS晶体管还在漂移区150的半导体衬底10上方设置有场板161，并且，在所述场板161和半导体衬底10上表面之间形成了气隙160a，从而构造出一气隙场板结构160。
图5至图7是本发明实施例的LDMOS晶体管的特性说明图。具体的，图5示出了LDMOS晶体管在阻断状态下在源区120、漏区130、栅电极110之间所形成的电容分布情况。图6示出了在场板与衬底之间设置了一场板氧化膜的情况下在LDMOS晶体管的漂移区产生的耗尽电场电力线分布情况。图7示出了采用本实施例的气隙场板结构160在LDMOS晶体管的漂移区150产生的耗尽电场电力线分布情况。参见图5至图7，在LDMOS晶体管结构中，漏区120和源区130之间具有PN结电容C1，漂移区150内部位于场板下方且终止于栅电极130的耗尽电场(或栅电极的漏极侧电场)对应的电容记为C2，场板161与半导体衬底10上表面之间的电容记为C3，在阻断状态下，漏区130被施加一高压Vmax，源区120、阱引出区140和栅电极130上电压为0V，在电容C3中形成适合的场板电场，可以有效缓解电容C2对应的耗尽电场的局部集中问题，使耗尽电场较为均匀，从而有助于提高击穿电压。为了便于理解，可将电容C3与电容C2看作一组串联连接的电容，在包含电容C3与电容C2的串联电路中，通过控制电容C3的分压，使电容C2上的压降不至于过高，则可以起到有效缓解耗尽电场局部集中的作用。
为了了解上述电容C3的介电层厚度对击穿电压和导通电阻的影响，本申请发明人对本发明实施例的LDMOS晶体管基本结构在不同厚度的场板氧化膜下的击穿电压和导通电阻进行了仿真计算。表一示出了计算结果。
表一
从表一可以看出，当场板氧化膜的厚度从
增加到
时，击穿电压增大到原来的三倍左右，而导通电阻仅提高不到一倍。
参见图6，如果采用常规制作工艺(如LPCVD工艺)在场板和半导体衬底之间形成一薄氧化硅膜(图6中位于栅氧化层右侧且介于栅电极和半导体衬底之间的层)作为电容C3的介电质时，由于氧化硅的介电常数大，厚度薄(由于沉积速度慢，刻蚀难度大，通常厚度小于
)，导致电容C3电容量大，在阻断状态下上述串联电路中电容C3分担的电压小，对应的，电容C2处的耗尽电场分担的电压大而容易出现电场集中，限制了击穿电压的提高。参见图7，当采用本发明实施例所述的气隙场板结构160时，电容C3的介电质主要为空气，介电常数相对于氧化硅膜大大降低(约降为1/4)，电容C3的介电质等效厚度相对于图6所示的氧化硅介电质得到了显著增大，电容C3的电容量降低，在阻断状态下，漏区电压Vmax不变，具有气隙的电容C3分担的电压增大，相应的，电容C2分担的电压下降，从而对应于电容C2的耗尽电场变弱，相同测试条件下位于气隙场板结构160下方的耗尽电场更为均匀，耗尽电场局部集中情况得到改善，漏区电压Vmax可以继续增大，从而可以获得较大的击穿电压。需要说明的是，本发明实施例的气隙场板结构160对应的电容C3可以通过改变气隙160a的横截面面积以及高度进行调节，以获得尽可能大的击穿电压，优选方案中，将电容C3设置在一定范围内，避免过大及过小，以在缓解阻断状态下的耗尽电场集中的同时，对LDMOS晶体管在导通状态下的特性影响也小。
参见图2至图4，本实施例中，所述气隙场板结构160包括对应于所述漂移区150的半导体衬底10上表面的气隙160a、位于所述气隙160a上的场板161以及封闭所述气隙160a的侧墙162。所述气隙场板结构160设置于所述栅电极110和所述漏区130之间的半导体衬底10上方区域，所述漏区130与所述气隙160a间隔一设定距离。所述设定距离可以根据所述LDMOS晶体管的结构以及特性具体调整。
由于在阻断时漂移区150在靠近栅电极110的半导体衬底10上表面区域容易引起电场集中，本实施例中，所述气隙场板结构160靠近所述栅电极110，所述场板161可以由所述栅电极110从所述栅氧化层101上方朝所述漏区130延伸而成，即所述栅电极110包括悬空设置于气隙160a之上的部分，从而可以作为场板161使用。
所述气隙160a位于栅电极110的悬空部分下方，其介质可以是空气或真空。所述气隙160a的高度高于所述栅氧化层101的厚度，以保证所述气隙的等效厚度较大，例如，一实施例中，所述气隙160a在最窄处的高度(即高度最小值)高于所述栅氧化层101的厚度。所述气隙160a的高度范围约为
所述气隙160a的高度可以是均一的(如图2和图3)，也可以呈现出变化趋势，参见图4，一实施例中，所述气隙160a靠近所述栅氧化层101的一端的高度小于远离所述栅氧化层101的一端(或靠近所述漏区130的一端)的高度，进一步的，悬空设置于所述气隙160a上的所述栅电极部分的底面呈台阶状，以使得所述气隙160a从靠近所述栅氧化层101的一端至远离所述栅氧化层101的一端，具有呈台阶状逐步增加的高度分布。但不限于此，在另外的实施例中，所述气隙160a的上表面也可以是一斜面，即所述气隙160a的高度自靠近栅氧化层101一端朝所述漏区130的方向连续增加。将气隙160a的高度设置为靠近栅氧化层101一端的高度较小，而将靠近漏区130一侧的高度设置得较大，原因在于，研究发现，在阻断状态下，位于场板161下方的漂移区150在靠近导电沟道的边界区域的电场集中情况相对较弱，而自该边界区域朝着所述漏区130的方向，电场逐渐增强，因而通过适应地调整所述气隙160a的高度，使得气隙场板结构160产生的电场对下方漂移区150的电场集中情况产生的影响随位置变化，整体上可以更灵活地缓解漂移区150内的耗尽电场集中情况，有助于提高击穿电压。
所述侧墙162封闭所述气隙160a，可以避免所述气隙160a受所述LDMOS晶体管的其它组件的影响，也可以避免在形成气隙场板结构160之后的工艺对气隙160a的影响。此外，根据气隙场板结构160缓和下方漂移区内耗尽电场集中的需要，所述气隙的大小可以调整。参见图2，一实施例中，气隙160a紧邻所述栅氧化层101设置，所述气隙160a暴露出所述栅氧化层101朝向所述气隙160a的侧面。参见图3，一实施例中，所述气隙场板结构160还具有一介质层163，介质层163邻接所述栅氧化层101和栅电极110而设置在所述气隙160a的里侧，所述栅氧化层101朝向所述气隙160a的侧面被介质层163覆盖。所述侧墙162可以围设在气隙160a侧面以将气隙160a封闭，并且，如图3所示，所述侧墙162还可覆盖栅电极110的靠近漏极一侧的端部。所述侧墙162的材料例如是氧化硅。本发明不限于此，所述气隙160a的形状可以根据对漂移区150内耗尽电场集中的缓解需要进行调整。此外，一些实施例中，所述气隙场板结构160的场板161可以单独设置于所述半导体衬底10上，而不与栅电极110连接。
因此，本发明实施例的包含LDMOS晶体管的半导体器件中，LDMOS晶体管具有气隙场板结构160，所述气隙场板结构160包括位于半导体衬底10的漂移区150上方的场板161以及位于所述场板161与所述半导体衬底10上表面之间的气隙160a，相较于同样厚度的场板氧化膜，在阻断状态下，气隙区域形成场板电场，由于所述气隙160a的介电常数较低，等效厚度较大，分担的电压增加，可以避免下方漂移区150内的耗尽区域电场局部集中而导致击穿，有助于提高击穿电压。而且，所述气隙场板结构160位于半导体衬底10上方，不会降低所述LDMOS晶体管导通路径上的截面大小，有助于获得较小的导通电阻。
本发明实施例还涉及一种包含LDMOS晶体管的半导体器件的制作方法。图8至图13是本发明实施例的包含LDMOS晶体管的半导体器件的制作方法各步骤的截面示意图。以下结合图8至图13对该制作方法进行说明。
参见图8，实现执行第一步骤，提供一半导体衬底10，所述半导体衬底10中包括利用注入工艺形成的漂移区150，所述漂移区150具有第一导电类型，所述漂移区150从半导体衬底10内延伸至所述半导体衬底10的上表面。
在利用注入工艺制作所述漂移区150时，可以先在半导体衬底10表面上形成图形化的掩模(例如为光刻胶层)，利用掩模开口限定出注入区域。所述第一导电类型例如为n型，用于形成漂移区150的注入工艺中，向半导体衬底10的注入区域注入n型掺杂物(如磷或砷)。所述注入工艺可以采用注入能量低的浅层区域注入和注入能量高的深层区域注入相结合的方法。n型掺杂物的注入密度、注入深度可根据LDMOS晶体管的大小、特性等适应设置。完成n型掺杂物注入后，去除掩模。
本发明实施例中，在完成用于形成漂移区150的第一导电类型注入后，继续利用注入工艺，在所述半导体衬底10中形成具有第二导电类型的阱区170，所述阱区170从半导体衬底10内延伸至所述半导体衬底10的上表面。所述阱区170与所述漂移区150相比，注入区域不同，注入的掺杂物也不同，所述第二导电类型例如为p型，即通过注入硼或二氟化硼(BF2)来形成p型阱区。p型掺杂物的注入密度、注入深度可根据LDMOS晶体管的大小、特性等适应设置。完成p型掺杂物注入后，去除掩模。
在完成目的在于形成漂移区150和阱区170的注入工艺后，接着可利用热退火工艺进行离子扩散处理，使注入的掺杂物扩散并稳定下来，从而形成漂移区150和阱区170。具体热处理的时间和温度可根据LDMOS晶体管的大小、特性等适应设置。
在形成所述漂移区150和阱区170之后，所述第一步骤进一步还可包括在半导体衬底10中形成隔离结构的步骤。所述隔离结构例如为采用公开工艺制作的浅沟槽隔离(STI)。所述隔离结构用于隔离半导体衬底上要制作的元件使之相互绝缘。
参见图9，接着执行第二步骤，在所述半导体衬底10上表面形成牺牲层102，所述牺牲层102位于所述漂移区150对应的半导体衬底10表面上。
所述牺牲层102的位置用于形成气隙场板结构，所述牺牲层102的尺寸可以根据要制作的气隙场板结构中气隙的大小设计。例如，通过多次沉积并刻蚀，可以使所述牺牲层102的厚度呈现为逐渐变化的趋势，所述牺牲层102可以具有台阶状的上表面，从而在后续被去除之后，可以形成如图4所示的上表面为台阶状的气隙。在半导体衬底10为硅衬底的实施例中，所述牺牲层102的材料例如为氮化硅，其厚度约
所述牺牲层102可以通过沉积氮化硅膜并进行蚀刻形成。
参见图10，接着执行第三步骤，依次在所述半导体衬底10上形成栅氧化层101以及栅电极110。本实施例中，所述栅电极110从所述栅氧化层101上方沿所述漂移区150向预设的漏区延伸，并覆盖在所述牺牲层102的上表面，所述牺牲层102的部分表面被露出。
所述栅氧化层101的材料例如为氧化硅或氮氧化硅等，作为示例，图10中，所述栅氧化层101位于所述牺牲层102的靠近阱区170的一侧，并与所述牺牲层102邻接。但不限于此，在一些实施例中，在刻蚀形成所述栅氧化层101的图案时，也可以保留一部分覆盖在所述牺牲层102侧表面上的氧化硅材料，这样，后续在去除所述牺牲层102时，覆盖在所述牺牲层102侧表面上的氧化硅材料被保留，可以作为如图3所示的介质层163。如图10所示，本实施例中，所述漂移区150与所述栅氧化层101在所述半导体衬底10上表面的正投影为部分重叠，所述栅氧化层101的一部分设置于阱区170上，后续所述漂移区150与LDMOS晶体管的导电沟道连接。所述栅氧化层101的厚度例如为
所述栅电极110的材料例如为掺杂多晶硅，厚度约100nm～200nm。本实施例中，利用所述栅电极110构造LDMOS晶体管的场板，即，可以在对所述栅电极110进行图形化处理时，至少保留覆盖在所述牺牲层102上表面的部分长度(例如约0.5μm～1μm)的栅电极材料，后续作为气隙场板结构160中的场板161(参照图2～图4)。
参见图11，接着执行第四步骤，去除所述牺牲层102，在所述半导体衬底10与所述栅电极110之间形成气隙160a。
在经过第三步骤后，所述栅电极110下方的牺牲层102被露出，从而，可以利用湿法浸泡或喷洗的方法，刻蚀去除牺牲层102，对于氮化硅材质的牺牲层102，蚀刻液例如为磷酸溶液。当牺牲层102被去除之后，在牺牲层102的位置形成了气隙160a。
参见图12和图13，接着执行第五步骤，在所述半导体衬底10上形成侧墙162，所述侧墙162位于所述栅电极110(作为场板)与所述半导体衬底10之间并封闭所述气隙160a。通过形成所述侧墙162，一方面可以避免后续工艺对气隙160a的影响，另外也可以降低半导体器件在工作时其它组件对场板161下方电场的影响。
具体的，参见图12，第五步骤中，首先在半导体衬底10上利用速度较快的成膜工艺(如化学气相沉积)沉积一能够封闭所述气隙160a的第一介质层103，所述第一介质层103覆盖在所述半导体衬底10表面以及所述栅电极110上。然后，顺着所述第一介质层103的表面，利用速度较慢的成膜工艺(如炉管工艺)沉积第二介质层104。所述第二介质层104的厚度可以小于第一介质层103的厚度，二者均例如为氧化硅。接着，参见图13，采用侧墙(spacer)工艺，刻蚀所述第一介质层103和第二介质层104，在气隙160a侧面以及栅电极110侧面形成侧墙162，其中，所述侧墙162位于所述气隙160a侧面将气隙160a封闭。本实施例的制作方法中，可以在形成气隙场板结构的侧墙162的过程中形成栅电极110的侧墙。
经过上述步骤，即形成了如图2所示的气隙场板结构160，所述气隙场板结构160包括所述气隙160a、由所述气隙160a上方的栅电极110部分充当的场板161以及将气隙160a封闭的侧墙162。
在形成气隙场板结构后，本发明实施例的制作方法还可以包括进一步形成LDMOS晶体管的其它组件的步骤。例如，在图13所示的结构基础上，可以利用注入工艺，在栅极110两侧相应位置的半导体衬底10中注入n型掺杂物，分别形成如图2所示的源区120和漏区130。所述源区120位于半导体衬底10顶部并被所述阱区170包围，所述漏区130位于所述半导体衬底10顶部并被所述漂移区150包围，所述漏区150与所述气隙160a间隔一段距离。此外，可以通过另一注入工艺，在源区120外侧的半导体衬底10中注入p型掺杂物，形成阱引出区140。所述阱引出区140与所述源区120之间通过隔离结构隔离。
本发明提供的包含LDMOS晶体管的半导体器件的制作方法，在半导体衬底上形成了气隙场板结构，所述气隙场板结构可以避免下方漂移区内的耗尽电场局部集中而导致击穿，有助于提高击穿电压，并且不影响在导通模式下漏区和源区之间的导通界面，有助于获得较小的导通电阻，而且所述制作方法相对于LOCOS工艺，更易于与CMOS先进工艺兼容。
需要说明的是，本说明书中的实施例采用递进的方式描述，每个部分重点说明的都是与前述部分的不同之处，各个部分之间相同和相似的地方互相参见即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (12)
1.一种包含LDMOS晶体管的半导体器件，其特征在于，所述LDMOS晶体管包括：
半导体衬底，所述半导体衬底中设置有具有第一导电类型的漂移区，所述漂移区从半导体衬底内延伸至所述半导体衬底的上表面；
气隙场板结构，包括位于所述漂移区上方的气隙、位于所述气隙上的场板以及封闭所述气隙的侧墙，所述气隙形成在所述半导体衬底的上表面；以及，
在所述半导体衬底的上表面依次叠加设置的栅氧化层以及栅电极，所述场板由所述栅电极从所述栅氧化层上方朝漏区延伸而成。
2.如权利要求1所述的半导体器件，其特征在于，所述LDMOS晶体管还包括：
具有第一导电类型的漏区，设置于所述半导体衬底顶部且被所述漂移区包围，所述漏区的掺杂浓度大于所述漂移区，所述漏区与所述气隙间隔一设定距离。
3.如权利要求1所述的半导体器件，其特征在于，所述气隙暴露出所述栅氧化层朝向所述气隙的侧面，或者，所述栅氧化层朝向所述气隙的侧面覆盖有一介质层。
4.如权利要求1所述的半导体器件，其特征在于，所述气隙靠近所述栅氧化层的一端的高度小于远离所述栅氧化层的一端的高度。
5.如权利要求4所述的半导体器件，其特征在于，悬空设置于所述气隙上的所述栅电极部分的底面呈台阶状，以使得所述气隙从靠近所述栅氧化层的一端至远离所述栅氧化层的一端，具有呈台阶状逐步增加的高度分布。
6.如权利要求1所述的半导体器件，其特征在于，所述LDMOS晶体管还包括：
具有第二导电类型的阱区，从所述半导体衬底内延伸至所述半导体衬底的上表面，所述第二导电类型与所述第一导电类型相反；以及，
具有第一导电类型的源区，所述源区位于所述半导体衬底的顶部且被所述阱区包围，所述源区和所述漏区分设于所述栅电极的两侧。
7.如权利要求1至6任一项所述的半导体器件，其特征在于，所述气隙的高度高于所述栅氧化层的厚度。
8.如权利要求7所述的半导体器件，其特征在于，所述气隙的高度范围为
9.一种包含LDMOS晶体管的半导体器件的制作方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底中包括漂移区，所述漂移区具有第一导电类型，所述漂移区从所述半导体衬底内延伸至所述半导体衬底的上表面；
在所述半导体衬底上表面形成牺牲层，所述牺牲层位于所述漂移区对应的半导体衬底表面上；
依次在所述半导体衬底上形成栅氧化层以及栅电极，所述栅电极从所述栅氧化层上方朝所述漂移区延伸而覆盖在所述牺牲层的上表面上，所述牺牲层的部分表面被露出；
去除所述牺牲层，在所述半导体衬底的上表面与所述栅电极之间形成气隙；以及，
在所述半导体衬底上形成侧墙，所述侧墙封闭所述气隙。
10.如权利要求9所述的制作方法，其特征在于，在形成所述牺牲层之前，所述制作方法还包括：
在所述半导体衬底中形成具有第二导电类型的阱区，所述阱区从半导体衬底内延伸至所述半导体衬底的上表面。
11.如权利要求10所述的制作方法，其特征在于，在形成所述侧墙后，所述制作方法还包括：
在所述半导体衬底中形成分设于所述栅电极两侧的源区和漏区，所述源区位于半导体衬底顶部并被所述阱区包围，所述漏区位于所述半导体衬底顶部并被所述漂移区包围，所述漏区与所述气隙间隔一设定距离。
12.如权利要求9至11任一项所述的制作方法，其特征在于，所述牺牲层为氮化硅层。
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| CN1988175A (zh) * | 2005-12-19 | 2007-06-27 | 联华电子股份有限公司 | 超高压金属氧化物半导体晶体管元件及其制造方法 |
| CN103871855A (zh) * | 2012-12-17 | 2014-06-18 | 北大方正集团有限公司 | 一种集成电路双栅氧的制备方法 |
| US20170373187A1 (en) * | 2016-06-24 | 2017-12-28 | Infineon Technologies Ag | Semiconductor Device Including a LDMOS Transistor and Method |
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2020
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| CN107546204A (zh) * | 2016-06-24 | 2018-01-05 | 英飞凌科技股份有限公司 | 包括ldmos 晶体管的半导体器件及其制造方法和ldmos 晶体管 |
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