CN114256072A - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN114256072A
CN114256072A CN202011023282.9A CN202011023282A CN114256072A CN 114256072 A CN114256072 A CN 114256072A CN 202011023282 A CN202011023282 A CN 202011023282A CN 114256072 A CN114256072 A CN 114256072A
Authority
CN
China
Prior art keywords
region
isolation structure
forming
source
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202011023282.9A
Other languages
English (en)
Inventor
张全良
刘丽丽
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Tianjin Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Tianjin Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Tianjin Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN202011023282.9A priority Critical patent/CN114256072A/zh
Publication of CN114256072A publication Critical patent/CN114256072A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本申请提供一种半导体结构及其形成方法。所述形成方法包括：提供衬底，衬底包括漂移区以及位于漂移区中的第一隔离结构和第二隔离结构；在第一隔离结构和第二隔离结构之间的部分漂移区表面形成栅极结构；在栅极结构与第一隔离结构之间的漂移区中形成第一体区，在栅极结构与第二隔离结构之间的漂移区中形成第二体区，第一体区和第二体区均延伸至栅极结构下部；分别在栅极结构两侧的第一体区、第二体区中形成第一源区、第二源区；以及，在漂移区中形成第一漏极和第二漏极，其中，第一隔离结构分隔第一漏极和第一源极，第二隔离结构分隔第二漏极和第二源极。本申请技术方案的半导体结构及其形成方法能够优化器件性能。

Description

半导体结构及其形成方法
技术领域
本申请涉及半导体技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
横向双扩散场效应管(LDMOS，Lateral Double-Diffused MOSFET)为功率场效应管中的一种，具有诸多优点，例如，具有更好的热稳定性和频率稳定性、更高的增益和耐久性、更低的反馈电容和热阻，以及恒定的输入阻抗和更简单的偏流电路。
目前，LDMOS器件及其制作工艺还存在很多问题，导致器件达不到要求。例如，源端的栅极边缘容易产生电场峰值，导致此处容易击穿或引发TDDB问题；在形成体区时，引入额外的栅极刻蚀工艺，增加产能压力和成本；由于光阻要同时作为栅极刻蚀和离子注入工艺的掩膜，因此厚度较大，其轮廓稳定性较差，而离子注入工艺对于光阻的轮廓具有较强的依赖性，容易造成MOS管的均匀性差。
发明内容
本申请解决的技术问题是提供一种半导体结构及其形成方法，能够优化器件性能。
为解决上述技术问题，本申请提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括漂移区以及位于所述漂移区中的第一隔离结构和第二隔离结构；在所述第一隔离结构和所述第二隔离结构之间的部分漂移区表面形成栅极结构；在所述栅极结构与所述第一隔离结构之间的漂移区中形成第一体区在所述栅极结构与所述第二隔离结构之间的漂移区中形成第二体区，所述第一体区和所述第二体区均延伸至所述栅极结构下部；分别在所述栅极结构两侧的第一体区、第二体区中形成第一源区、第二源区；以及，在所述漂移区中形成第一漏极和第二漏极，其中，所述第一隔离结构分隔所述第一漏极和所述第一源极，所述第二隔离结构分隔所述第二漏极和所述第二源极。
在本申请实施例中，在所述第一隔离结构和所述第二隔离结构之间的部分漂移区表面形成栅极结构的工艺包括：在所述第一隔离结构、所述第二隔离结构和漂移区表面依次沉积栅介质层和栅电极层；刻蚀所述第一隔离结构和所述第二隔离结构表面及所述第一隔离结构和所述第二隔离结构之间的部分漂移区表面的栅介质层和栅电极层，形成栅极结构。
在本申请实施例中，形成第一体区和所述第二体区的工艺包括：采用离子注入工艺在所述第一隔离结构和所述栅极结构之间的漂移区中形成第一体区，在所述第二隔离结构和所述栅极结构之间的漂移区中形成第二体区；热处理，使所述第一体区和所述第二体区延伸至所述栅极结构下部。
在本申请实施例中，采用离子注入工艺形成第一体区和第二体区的工艺包括：在所述衬底以及栅极结构表面形成图案化的光刻胶层，所述图案化的光刻胶层暴露所述栅极结构与所述第一隔离结构、所述第二隔离结构之间的部分漂移区表面且完全覆盖所述栅极结构的侧壁；以所述图案化的光刻胶层为掩膜，进行第一离子注入，形成第一离子注入区；修整所述图案化的光刻胶层，使所述图案化的光刻胶层仅覆盖所述栅极结构的部分表面；以所述图案化的光刻胶层为掩膜，进行第二离子注入，形成第二离子注入区，所述第二离子注入区的深度小于所述第一离子注入区。
在本申请实施例中，在形成所述第一源区和第二源区之前，还包括：在所述栅极结构的侧壁形成侧墙。
在本申请实施例中，采用源漏离子注入工艺形成所述第一源区、所述第二源区、所述第一漏区及所述第二漏区。
在本申请实施例中，形成所述第一漏区和所述第二漏区之后，还包括：在所述第一源区与所述第一隔离结构之间形成第一重掺杂区，在所述第二源区与所述第二隔离结构之间形成第二重掺杂区，其中所述第一重掺杂区、所述第二重掺杂区与所述第一源区、所述第二源区的掺杂类型不同。
在本申请实施例中，采用离子注入工艺形成所述第一重掺杂区和所述第二重掺杂区。
在本申请实施例中，所述衬底还包括第一深阱区，所述第一深阱区位于所述漂移区下方，且所述第一深阱区与所述漂移区的掺杂类型不同。
在本申请实施例中，所述衬底还包括第二深阱区，所述第二深阱区与所述第一深阱区的掺杂类型不同。
为解决上述技术问题，本申请技术方案还提供一种半导体结构，包括：衬底，所述衬底包括漂移区以及位于所述漂移区中的第一隔离结构和第二隔离结构；栅极结构，位于所述第一隔离结构和所述第二隔离结构之间的部分漂移区表面；第一体区，位于所述栅极结构与所述第一隔离结构之间的漂移区中，且延伸至所述栅极结构下部；第二体区，位于所述栅极结构与所述第二隔离结构之间的漂移区中，且延伸至所述栅极结构下部；第一源区、第二源区，分别位于所述栅极结构两侧的第一体区、第二体区中；第一漏区、第二漏区，均位于所述漂移区中，其中，所述第一隔离结构分隔所述第一漏极和所述第一源极，所述第二隔离结构分隔所述第二漏极和所述第二源极。
在本申请实施例中，所述衬底还包括第一深阱区，所述第一深阱区位于所述漂移区下方，且所述第一深阱区与所述漂移区的掺杂类型不同。
在本申请实施例中，所述衬底还包括第二深阱区，所述第二深阱区与所述第一深阱区的掺杂类型不同。
在本申请实施例中，所述栅极结构的两侧壁还包括侧墙。
在本申请实施例中，所述的半导体结构还包括：第一重掺杂区，位于所述第一源区与所述第一隔离结构之间；第二重掺杂区，位于所述第二源区与所述第二隔离结构之间；其中，所述第一重掺杂区、所述第二重掺杂区与所述第一源区、所述第二源区的掺杂类型不同。
与现有技术相比，本申请技术方案的半导体结构及其形成方法具有如下有益效果：
仅通过一次刻蚀便可形成栅极结构并定义体区的位置，节省了成本并缓解了产能压力；形成的图案化的光刻胶层厚度较薄，轮廓容易控制，提高了器件的均匀性；在漂移区中形成体区，且漂移区被折叠在体区下方，在相同的击穿电压下，可以大大降低漂移区的面积，实现缩小器件尺寸的目的；避免了现有技术中漏区附近栅极结构边缘电场峰值的问题，进一步提高了击穿电压，同时避免了TDDB的问题；所述体区与第一深阱区、漂移区构成Double-RESURF结构，使器件更容易获得较大的击穿电压和较小的导通电阻。
附图说明
以下附图详细描述了本申请中披露的示例性实施例。其中相同的附图标记在附图的若干视图中表示类似的结构。本领域的一般技术人员将理解这些实施例是非限制性的、示例性的实施例，附图仅用于说明和描述的目的，并不旨在限制本申请的范围，其他方式的实施例也可能同样的完成本申请中的发明意图。应当理解，附图未按比例绘制。其中：
图1至图7为一种LDMOS器件的形成方法各步骤对应的结构示意图；
图8为本申请实施例的半导体结构的形成方法的流程示意图；
图9至图15为本申请实施例的半导体结构的形成方法各步骤对应的结构示意图。
具体实施方式
以下描述提供了本申请的特定应用场景和要求，目的是使本领域技术人员能够制造和使用本申请中的内容。对于本领域技术人员来说，对所公开的实施例的各种局部修改是显而易见的，并且在不脱离本申请的精神和范围的情况下，可以将这里定义的一般原理应用于其他实施例和应用。因此，本申请不限于所示的实施例，而是与权利要求一致的最宽范围。
参考图1，一种形成LDMOS器件的常规工艺包括：提供衬底10，所述衬底10包括深阱区11和漂移区12。所述漂移区12中形成有若干间隔分布的隔离结构13。在所述漂移区12表面依次沉积有栅介质层14和栅极层15。
参考图2和图3，对所述栅极层15进行第一次刻蚀，暴露出部分栅介质层14的表面，为后续工艺进行离子注入形成源极提供空间。在暴露的所述栅介质层14表面和所述栅极层15的部分表面覆盖图案化的光刻胶层20。所述图案化的光刻胶层20定义栅极结构的形状和大小。由于所述图案化的光刻胶层20不仅作为刻蚀栅极层15的掩膜，在同时作为后续离子注入时的掩膜，因此所述图案化的光刻胶层20的厚度比较大，使得所述图案化的光刻胶层20的轮廓不好控制，因此所述图案化的光刻胶层20的轮廓稳定性较差，进而影响后续工艺的进行。
参考图4，以所述图案化的光刻胶层20为掩膜，进行所述栅极层15的第二次刻蚀形成第一栅极结构31和第二栅极结构32，为体区的离子注入提供空间。在此次刻蚀过程中，为防止刻蚀损伤衬底10，通常需要残留一定厚度的栅介质层14。若残留的栅介质层14过薄，容易引发MOS的阈值电压发生变化，且容易损伤衬底10；若残留的栅介质层14过厚，栅极层15有可能刻蚀不完全，造成栅极与源极短路。而且，刻蚀所述栅介质层14时，残余的厚度不均匀，进行表面的体区离子注入时由于能量较小，导致离子注入不均匀，因此，对于第二次刻蚀工艺的精准度要求较高，工艺不好实现。另外，该过程需要两次刻蚀工艺才能定义出体区的离子注入空间，增加了成本和产能压力。
参考图5和图6，以图案化的光刻胶层20为掩膜，进行离子注入工艺，形成体区40。然后，进行热处理，使所述体区40延伸至与所述漂移区12同样深度。由于前述工艺形成的图案化的光刻胶层20较厚，其轮廓稳定性较差，而形成体区40的离子注入工艺又非常依赖于所述图案化的光刻胶层20的轮廓，因此，使得MOS管的均匀性较差。
参考图7，在所述第一栅极结构31和所述第二栅极结构32的侧壁形成侧墙50。采用离子注入形成所述第一栅极结构31的源区71和漏区61，以及所述第二栅极结构32的源区72和漏区62，并在所述源区61和源区62之间形成掺杂区80，其载流子路径如图中虚线所示。
还有一些其他的LDMOS器件，其结构与图7不同的是，省略了栅极结构31与漏极61之间、栅极结构32与漏极62之间的隔离结构，这种器件结构存在很严重的缺陷，其漏端的栅极结构边缘容易产生电场峰值，导致此处容易击穿或引发TDDB问题。
基于此，本申请技术方案通过改进LDMOS器件的结构，将漂移区折叠至体区下方，在相同载流子运动路径下，能够使器件尺寸大大减小，其中体区、漂移区和深阱区可以形成Double-RESURF的结构，相比传统结构具有更大的击穿电压和较小的导通电阻，而且不会出现栅极结构边缘击穿及TDDB的问题，并且可以简化工艺步骤，提高工艺精度。
下面结合实施例和附图对本发明技术方案进行详细说明。
参考图8，本申请实施例提供一种半导体结构的形成方法，可以形成LDMOS器件，包括：
步骤S1：提供衬底，所述衬底包括漂移区以及位于所述漂移区中的第一隔离结构和第二隔离结构；
步骤S2：在所述第一隔离结构和所述第二隔离结构之间的部分漂移区表面形成栅极结构；
步骤S3：在所述栅极结构与所述第一隔离结构之间的漂移区中形成第一体区，在所述栅极结构与所述第二隔离结构之间的漂移区中形成第二体区，所述第一体区和所述第二体区均延伸至所述栅极结构下部；
步骤S4：分别在所述栅极结构两侧的第一体区、第二体区中形成第一源区、第二源区，在所述漂移区中形成第一漏极和第二漏极，其中，所述第一隔离结构分隔所述第一漏极和所述第一源极，所述第二隔离结构分隔所述第二漏极和所述第二源极。
参考图8和图9，提供衬底100，所述衬底100包括漂移区130以及位于所述漂移区131中的第一隔离结构141和第二隔离结构142。
所述衬底100可以是硅衬底、锗衬底、锗化硅衬底、绝缘体上硅或绝缘体上锗等，还可以为包括其他元素半导体或化合物半导体的衬底，例如碳化硅、砷化镓、锑化铟、磷化镓、锑化镓、砷铟化铝、铟砷化镓、磷化锑镓或磷化铟等。在本申请实施例中，所述衬底100的材料为硅。
所述第一隔离结构141和所述第二隔离结构142用于增长LDMOS晶体管导通的路径，以增大LDMOS晶体管的击穿电压。在一些实施例中，还可以包括其他隔离结构，如第三隔离结构143、第四隔离结构144，主要起隔离作用。所述第一隔离结构141、所述第二隔离结构142、所述第三隔离结构143及所述第四隔离结构144均可以是浅沟槽隔离。
在一些实施例中，所述第一隔离结构141、所述第二隔离结构142、所述第三隔离结构143及所述第四隔离结构144的形成过程为：在所述衬底100上形成掩膜层(图中未示出)，所述掩膜层中具有暴露出衬底表面的开口；沿开口刻蚀所述衬底100，在所述衬底100中形成凹槽；形成覆盖所述掩膜层并填充所述凹槽的隔离材料层；平坦化所述隔离材料层，直至暴露出衬底100表面，在所述凹槽中形成浅沟槽隔离结构。
所述漂移区130通过离子注入工艺形成，在形成所述漂移区130之前，还可以通过离子注入工艺在所述衬底100内形成第一深阱区120和第二深阱区110，其中所述第一深阱区120位于所述漂移区130下方，所述第二深阱区110位于所述第一深阱区120下方，且所述第一深阱区120与所述漂移区130的掺杂类型不同，所述第二深阱区110与所述漂移区130的掺杂类型相同。所述第一深阱区120的作用是帮助所述漂移区130耗尽，所述第一深阱区120、所述漂移区130及后续工艺形成的体区共同形成Double-RESURF结构，大幅度提高击穿电压。所述第二深阱区110起隔离作用，以满足高压器件对ESD的性能要求。在其他实施例中，所述第二深阱区110可以省去，也可以包括若干层，具体根据需要确定。
在一些实施例中，形成的LDMOS为P型，所述第一深阱区120中掺杂N型杂质离子，所述漂移区130中掺杂P型杂质离子；在另一实施例中，形成的LDMOS为N型，所述第一深阱区120中掺杂P型杂质离子，所述漂移区130中掺杂N型杂质离子。所述N型杂质离子为磷离子、砷离子、锑离子中的一种或几种；所述P型杂质离子为硼离子、铟离子、镓离子中的一种或几种。
结合图9和图10，在所述第一隔离结构141和所述第二隔离结构142之间的部分漂移区130表面形成栅极结构200。
在所述第一隔离结构141、所述第二隔离结构142和漂移区130表面依次沉积栅介质层210和栅电极层220。在本申请实施例中，还包括在所述第三隔离结构143和所述第四隔离结构144表面沉积栅介质层210和栅电极层220。刻蚀所述第一隔离结构141、所述第二隔离结构142、所述第三隔离结构143和所述第四隔离结构144表面，所述第一隔离结构141和所述第三隔离结构143之间、所述第二隔离结构142和所述第四隔离结构144之间的漂移区130表面，以及所述第一隔离结构141和所述第二隔离结构142之间的部分漂移区130表面的栅介质层210和栅电极层220，形成栅极结构200。刻蚀所述栅介质层210和栅电极层220时，可以采用干法刻蚀工艺。在一些实施例中，所述栅介质层210的材料包括氧化硅或高K介电材料，比如HfO2、TiO2、HfZrO、HfSiNO等，所述栅电极层220的材料为金属，比如W、Cu、Al等。
本申请实施例通过一次刻蚀工艺便可定义出体区的位置，简化了工艺步骤，降低了成本和产能压力。此外，刻蚀形成栅极结构时，会在栅电极层220表面形成图案化的光刻胶层(未示出)，所述图案化的光刻胶层仅作为刻蚀栅电极层220和栅介质层210的掩膜，不作为后续体区离子注入时的掩膜，因此，所述图案化的光刻胶层不用沉积的特别厚，其轮廓在工艺中能够较好的控制。
接着，可以在所述栅极结构与所述第一隔离结构之间的漂移区中形成第一体区在所述栅极结构与所述第二隔离结构之间的漂移区中形成第二体区，所述第一体区和所述第二体区均延伸至所述栅极结构下部。
参考图11，在所述衬底100以及栅极结构200的表面形成图案化的光刻胶层300，所述图案化的光刻胶层300暴露所述栅极结构200与所述第一隔离结构141、所述第二隔离结构142之间的部分漂移区130的表面且完全覆盖所述栅极结构200的侧壁。由于本申请实施例所要形成的体区不需要和第一深阱区相连，故进行离子注入时的离子注入能力较小，因而所述图案化的光刻胶层300的厚度也要较现有技术薄解决了现有技术中因光刻胶层较厚，导致光刻胶层的轮廓不好控制的问题，进而提高了MOS管的均匀性。
需要注意的是，在本申请实施例中，所述图案化的光刻胶层300需要覆盖所述栅极结构200的侧壁，一方面是由于后续进行多次离子注入工艺时，第一次或前几次离子注入的能量较大，离子可以穿透栅极结构200进入漂移区130，为了保证离子仅注入至所述栅极结构200与所述第一隔离结构141、所述栅极结构200与所述第二隔离结构142之间的漂移区；另一方面，所述栅极结构200侧壁的图案化的光刻胶层300可以起到侧墙的作用，保护所述栅极结构200的侧壁不会被离子注入损伤。当然，在其他实施例中，所述图案化的光刻胶层300的侧壁也可以与所述栅极结构200的侧壁共平面。
参考图12，以所述图案化的光刻胶层300为掩膜，进行第一离子注入，形成第一离子注入区401和第一离子注入区402。所述第一离子注入的强度较大，形成体区的下部分，以定义体区的位置，所述第一离子注入区401、第一离子注入区402起到隔离以及与漂移区构成RESURF结构的目的。需要对所述第一离子注入区401、第一离子注入区402的浓度进行控制，若所述第一离子注入区401、第一离子注入区402的浓度过低，MOS管的抗击穿电压较小；若所述第一离子注入区401、第一离子注入区402的浓度过高，则漂移区全部耗尽，MOS管无法正常工作。根据实际情况确定所述第一离子注入的离子剂量和离子能量。
所述第一离子注入可以包括一次离子注入，也可以分次进行多次离子注入，所述多次离子注入可以使所述第一离子注入区401中离子分布比较均匀。
然后，修整所述图案化的光刻胶层300，使所述图案化的光刻胶层300仅覆盖所述栅极结构200的部分表面。目的在于，露出所述栅极结构200的侧壁，由于第二离子注入的能量较小，所以离子会沿栅极结构200的边缘注入，而不会穿过栅极结构200，实现自对准离子注入，工艺精度较高，保证了MOS之间电性参数的均一性。在本申请实施例中，可以通入氧气，使氧气与所述图案化的光刻胶层300反应，对所述图案化的光刻胶层300进行修整。
参考图13，以所述图案化的光刻胶层300为掩膜，进行第二离子注入，形成第二离子注入区411、第二离子注入区412，所述第二离子注入区411、第二离子注入区412的深度小于所述第一离子注入区401、第一离子注入区402的深度。所述第二离子注入的能量要足够小，使离子无法穿过栅极结构200，根据实际情况来确定所述第二离子注入的离子剂量和离子能量。
所述第一离子注入区401和所述第二离子注入区411构成第一体区410，所述第一离子注入区402和所述第二离子注入区412构成第二体区420，为了使所述第一体区410和所述第二体区420延伸至栅极结构200下方，以形成沟道，需要进行热处理。
参考图14，通过热处理使所述第一体区410和所述第二体区420延伸至所述栅极结构200下方，且热处理可以使所述第一体区410和所述第二体区420延伸至所述栅极结构200下方的宽度相同。通过调整所述热处理的温度和时间，来调节所述沟道的宽度。在一些实施例中，根据实际情况对所述热处理的温度和时间进行调节。
在一些实施例中，形成的LDMOS为P型，所述第一体区410和所述第二体区420中掺杂N型的杂质离子；在一些实施例中，形成的LDMOS为N型，所述第一体区410和所述第二体区420中掺杂P型的杂质离子。所述N型杂质离子为磷离子、砷离子、锑离子中的一种或几种；P型杂质离子为硼离子、铟离子、镓离子中的一种或几种。
参照图15，在所述栅极结构200的侧壁形成侧墙500。所述侧墙500在后续形成源漏时保护栅极结构200的侧壁不会被注入损伤。所述侧墙500可以为单层或多层(≥2层)结构，所述侧墙500的材料为氧化硅、氮化硅或其他合适的材料。
分别在所述栅极结构200两侧的第一体区410、第二体区420中形成第一源区610、第二源区620，并在所述漂移区310中形成第一漏极710和第二漏极720，其中，所述第一隔离结构141分隔所述第一漏极710和所述第一源极610，所述第二隔离结构142分隔所述第二漏极720和所述第二源极620。
形成所述第一源区610、第二源区620、第一漏极710和第二漏极720，采用源漏离子注入工艺。在一些实施例中，根据实际情况确定所述源漏离子注入工艺的注入剂量和注入能量。
在一些实施例中，形成的LDMOS为P型，所述第一源区610、第二源区620、第一漏极710和第二漏极720中掺杂P型的杂质离子；在另一些实施例中，形成的LDMOS为N型，所述第一源区610、第二源区620、第一漏极710和第二漏极720中掺杂N型的杂质离子。所述N型杂质离子为磷(P)离子、砷(As)离子、锑(Te)离子中的一种或几种；所述P型杂质离子为硼(B)离子、氟化硼(BF2)离子、铟(In)离子、镓(Ga)离子中的一种或几种。
继续参考图15，形成所述第一源区610、第二源区620、第一漏极710和第二漏极720之后，还包括：在所述第一源区610与所述第一隔离结构141之间形成第一重掺杂区810，在所述第二源区620与所述第二隔离结构420之间形成第二重掺杂区820，其中所述第一重掺杂区810、所述第二重掺杂区820与所述第一源区610、所述第二源区620的掺杂类型不同。所述第一重掺杂区810、所述第二重掺杂区820的作用是将所述第一体区410、所述第二体区420接出去。在一些实施例中，采用离子注入工艺形成所述第一重掺杂区和所述第二重掺杂区，并根据实际情况确定离子注入剂量和注入能量。
在一些实施例中，形成的LDMOS为P型，所述第一重掺杂区810、所述第二重掺杂区820中掺杂N型的杂质离子；在另一些实施例中，形成的LDMOS为N型，所述第一重掺杂区810、所述第二重掺杂区820中掺杂P型的杂质离子。所述N型杂质离子为磷(P)离子、砷(As)离子、锑(Te)离子中的一种或几种；所述P型杂质离子为硼(B)离子、氟化硼(BF2)离子、铟(In)离子、镓(Ga)离子中的一种或几种。
在本申请实施例提供的半导体结构的形成方法，仅通过一次刻蚀便可形成栅极结构并定义体区的位置，节省了成本以及缓解了产能压力；形成的图案化的光刻胶层厚度较薄，其轮廓比较容易控制，提高了器件的均匀性；在漂移区中形成体区，且漂移区被折叠在体区下方，在相同的击穿电压下，可以大大降低漂移区的面积，实现缩小LOMOS尺寸的目的；避免了现有技术中漏区附近栅极结构边缘电场峰值的问题，进一步提高了击穿电压，同时避免了TDDB的问题；使体区与第一深阱区、漂移区构成Double-RESURF结构，使器件更容易获得较大的击穿电压和较小的导通电阻。
参考图15，本申请实施例还提供一种半导体结构，包括：衬底100，所述衬底100包括漂移区130以及位于所述漂移区130中的第一隔离结构141和第二隔离结构142；栅极结构200，位于所述第一隔离结构141和所述第二隔离结构142之间的部分漂移区130表面；第一体区410，位于所述栅极结构200与所述第一隔离结构141之间的漂移区130中，且延伸至所述栅极结构200下部；第二体区420，位于所述栅极结构200与所述第二隔离结构142之间的漂移区130中，且延伸至所述栅极结构200下部；第一源区610、第二源区620，分别位于所述栅极结构200两侧的第一体区410、第二体区420中；第一漏区710、第二漏区720，均位于所述漂移区130中，其中，所述第一隔离结构141分隔所述第一漏极610和所述第一源极710，所述第二隔离结构142分隔所述第二漏极720和所述第二源极620。
在一些实施例中，所述衬底100还包括第一深阱区120，所述第一深阱区120位于所述漂移区130下方，且所述第一深阱区120与所述漂移区130的掺杂类型不同。在一些实施例中，所述衬底100还包括第二深阱区110，所述第二深阱区110与所述第一深阱区120的掺杂类型不同。
形成的LDMOS为P型，所述第一深阱区120中掺杂N型杂质离子，所述漂移区130中掺杂P型杂质离子；在另一实施例中，形成的LDMOS为N型，所述第一深阱区120中掺杂P型杂质离子，所述漂移区130中掺杂N型杂质离子。所述N型杂质离子为磷离子、砷离子、锑离子中的一种或几种；所述P型杂质离子为硼离子、铟离子、镓离子中的一种或几种。
在一些实施例中，所述栅极结构200的两侧壁还包括侧墙500。所述第一源区610与所述第一隔离结构141之间还形成有第一重掺杂区810，所述第二源区620与所述第二隔离结构142之间形成有第二重掺杂区820。所述第一重掺杂区810、所述第二重掺杂区820的作用是将所述第一体区410、所述第二体区420接出去。
其中，所述第一重掺杂区810、所述第二重掺杂区820与所述第一源区610、所述第二源区620的掺杂类型不同。在一些实施例中，形成的LDMOS为P型，所述第一重掺杂区810、所述第二重掺杂区820中掺杂N型的杂质离子；在另一些实施例中，形成的LDMOS为N型，所述第一重掺杂区810、所述第二重掺杂区820中掺杂P型的杂质离子。所述N型杂质离子为磷(P)离子、砷(As)离子、锑(Te)离子中的一种或几种；所述P型杂质离子为硼(B)离子、氟化硼(BF2)离子、铟(In)离子、镓(Ga)离子中的一种或几种。
在在本申请实施例的半导体结构中，体区位于漂移区中，且所述漂移区被折叠在体区下方，在相同的击穿电压下，可以大大降低漂移区的面积，实现缩小LOMOS尺寸的目的；通过改变体区的位置，进而改变载流子的路径，避免了现有技术中漏区附近栅极结构边缘电场峰值的问题，进一步提高了击穿电压，避免了TDDB的问题；体区除了作为阱区之外，与第一深阱区、漂移区构成Double-RESURF结构，使LDMOS更容易获得大的击穿电压和小的导通电阻。
综上所述，在阅读本申请内容之后，本领域技术人员可以明白，前述申请内容可以仅以示例的方式呈现，并且可以不是限制性的。尽管这里没有明确说明，本领域技术人员可以理解本申请意图囊括对实施例的各种合理改变，改进和修改。这些改变，改进和修改都在本申请的示例性实施例的精神和范围内。
应当理解，本实施例使用的术语″和/或″包括相关联的列出项目中的一个或多个的任意或全部组合。应当理解，当一个元件被称作″连接″或″耦接″至另一个元件时，其可以直接地连接或耦接至另一个元件，或者也可以存在中间元件。
类似地，应当理解，当诸如层、区域或衬底之类的元件被称作在另一个元件″上″时，其可以直接在另一个元件上，或者也可以存在中间元件。与之相反，术语″直接地″表示没有中间元件。还应当理解，术语″包含″、″包含着″、″包括″或者″包括着″，在本申请文件中使用时，指明存在所记载的特征、整体、步骤、操作、元件和/或组件，但并不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。
还应当理解，尽管术语第一、第二、第三等可以在此用于描述各种元件，但是这些元件不应当被这些术语所限制。这些术语仅用于将一个元件与另一个元件区分开。因此，在没有脱离本申请的教导的情况下，在一些实施例中的第一元件在其他实施例中可以被称为第二元件。相同的参考标号或相同的参考标记符在整个说明书中表示相同的元件。
此外，本申请说明书通过参考理想化的示例性截面图和/或平面图和/或立体图来描述示例性实施例。因此，由于例如制造技术和/或容差导致的与图示的形状的不同是可预见的。因此，不应当将示例性实施例解释为限于在此所示出的区域的形状，而是应当包括由例如制造所导致的形状中的偏差。例如，被示出为矩形的蚀刻区域通常会具有圆形的或弯曲的特征。因此，在图中示出的区域实质上是示意性的，其形状不是为了示出器件的区域的实际形状也不是为了限制示例性实施例的范围。

Claims (15)

1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底包括漂移区以及位于所述漂移区中的第一隔离结构和第二隔离结构；
在所述第一隔离结构和所述第二隔离结构之间的部分漂移区表面形成栅极结构；
在所述栅极结构与所述第一隔离结构之间的漂移区中形成第一体区，在所述栅极结构与所述第二隔离结构之间的漂移区中形成第二体区，所述第一体区和所述第二体区均延伸至所述栅极结构下部；
分别在所述栅极结构两侧的第一体区、第二体区中形成第一源区、第二源区；以及，
在所述漂移区中形成第一漏极和第二漏极，其中，所述第一隔离结构分隔所述第一漏极和所述第一源极，所述第二隔离结构分隔所述第二漏极和所述第二源极。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，在所述第一隔离结构和所述第二隔离结构之间的部分漂移区表面形成栅极结构的工艺包括：
在所述第一隔离结构、所述第二隔离结构和漂移区表面依次沉积栅介质层和栅电极层；
刻蚀所述第一隔离结构和所述第二隔离结构表面及所述第一隔离结构和所述第二隔离结构之间的部分漂移区表面的栅介质层和栅电极层，形成栅极结构。
3.根据权利要求1所述的半导体结构的形成方法，其特征在于，形成第一体区和所述第二体区的工艺包括：
采用离子注入工艺在所述第一隔离结构和所述栅极结构之间的漂移区中形成第一体区，在所述第二隔离结构和所述栅极结构之间的漂移区中形成第二体区；
热处理，使所述第一体区和所述第二体区延伸至所述栅极结构下部。
4.根据权利要求3所述的半导体结构的形成方法，其特征在于，采用离子注入工艺形成第一体区和第二体区的工艺包括：
在所述衬底以及栅极结构表面形成图案化的光刻胶层，所述图案化的光刻胶层暴露所述栅极结构与所述第一隔离结构、所述第二隔离结构之间的部分漂移区表面且完全覆盖所述栅极结构的侧壁；
以所述图案化的光刻胶层为掩膜，进行第一离子注入，形成第一离子注入区；
修整所述图案化的光刻胶层，使所述图案化的光刻胶层仅覆盖所述栅极结构的部分表面；
以所述图案化的光刻胶层为掩膜，进行第二离子注入，形成第二离子注入区，所述第二离子注入区的深度小于所述第一离子注入区。
5.根据权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述第一源区和第二源区之前，还包括：在所述栅极结构的侧壁形成侧墙。
6.根据权利要求1所述的半导体结构的形成方法，其特征在于，采用源漏离子注入工艺形成所述第一源区、所述第二源区、所述第一漏区及所述第二漏区。
7.根据权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一漏区和所述第二漏区之后，还包括：在所述第一源区与所述第一隔离结构之间形成第一重掺杂区，在所述第二源区与所述第二隔离结构之间形成第二重掺杂区，其中所述第一重掺杂区、所述第二重掺杂区与所述第一源区、所述第二源区的掺杂类型不同。
8.根据权利要求9所述的半导体结构的形成方法，其特征在于，采用离子注入工艺形成所述第一重掺杂区和所述第二重掺杂区。
9.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述衬底还包括第一深阱区，所述第一深阱区位于所述漂移区下方，且所述第一深阱区与所述漂移区的掺杂类型不同。
10.根据权利要求11所述的半导体结构的形成方法，其特征在于，所述衬底还包括第二深阱区，所述第二深阱区与所述第一深阱区的掺杂类型不同。
11.一种半导体结构，其特征在于，包括：
衬底，所述衬底包括漂移区以及位于所述漂移区中的第一隔离结构和第二隔离结构；
栅极结构，位于所述第一隔离结构和所述第二隔离结构之间的部分漂移区表面；
第一体区，位于所述栅极结构与所述第一隔离结构之间的漂移区中，且延伸至所述栅极结构下部；
第二体区，位于所述栅极结构与所述第二隔离结构之间的漂移区中，且延伸至所述栅极结构下部；
第一源区、第二源区，分别位于所述栅极结构两侧的第一体区、第二体区中；
第一漏区、第二漏区，均位于所述漂移区中，其中，所述第一隔离结构分隔所述第一漏极和所述第一源极，所述第二隔离结构分隔所述第二漏极和所述第二源极。
12.根据权利要求13所述的半导体结构，其特征在于，所述衬底还包括第一深阱区，所述第一深阱区位于所述漂移区下方，且所述第一深阱区与所述漂移区的掺杂类型不同。
13.根据权利要求14所述的半导体结构，其特征在于，所述衬底还包括第二深阱区，所述第二深阱区与所述第一深阱区的掺杂类型不同。
14.根据权利要求13所述的半导体结构，其特征在于，所述栅极结构的两侧壁还包括侧墙。
15.根据权利要求13所述的半导体结构，其特征在于，还包括：
第一重掺杂区，位于所述第一源区与所述第一隔离结构之间；
第二重掺杂区，位于所述第二源区与所述第二隔离结构之间；
其中，所述第一重掺杂区、所述第二重掺杂区与所述第一源区、所述第二源区的掺杂类型不同。
CN202011023282.9A 2020-09-25 2020-09-25 半导体结构及其形成方法 Pending CN114256072A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011023282.9A CN114256072A (zh) 2020-09-25 2020-09-25 半导体结构及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011023282.9A CN114256072A (zh) 2020-09-25 2020-09-25 半导体结构及其形成方法

Publications (1)

Publication Number Publication Date
CN114256072A true CN114256072A (zh) 2022-03-29

Family

ID=80790437

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011023282.9A Pending CN114256072A (zh) 2020-09-25 2020-09-25 半导体结构及其形成方法

Country Status (1)

Country Link
CN (1) CN114256072A (zh)

Similar Documents

Publication Publication Date Title
US9252280B2 (en) MOSFET and method for manufacturing the same
CN112713184B (zh) 具有屏蔽栅的沟槽栅mosfet及其制造方法
US20140145260A1 (en) Semiconductor device and method of manufacturing the same
JP2008514007A (ja) スタック状ヘテロドーピング周縁部及び徐々に変化するドリフト領域を備えた促進された表面電界低減化高耐圧ｐ型ｍｏｓデバイス
JP2008507140A (ja) 非対称なヘテロドープされた高電圧のｍｏｓｆｅｔ（ａｈ２ｍｏｓ）
KR20110065379A (ko) 차폐 전극 구조를 가진 절연된 게이트 전계 효과 트랜지스터 디바이스를 형성하는 방법
US9660020B2 (en) Integrated circuits with laterally diffused metal oxide semiconductor structures and methods for fabricating the same
CN111048420B (zh) 横向双扩散晶体管的制造方法
US11769812B2 (en) Semiconductor device having multiple wells and method of making
US20230378273A1 (en) Silicon carbide trench power device
US20230170417A1 (en) High voltage semiconductor device and method of manufacturing same
US9178054B2 (en) Planar vertical DMOS transistor with reduced gate charge
CN110957370B (zh) 横向双扩散晶体管的制造方法
KR100589489B1 (ko) 횡형 디모스의 제조방법
CN111785774B (zh) Bcd工艺中cmos器件及其制造方法
US7279367B1 (en) Method of manufacturing a thyristor semiconductor device
CN113629146B (zh) 高压半导体装置以及其制作方法
CN111987165B (zh) 横向双扩散晶体管的制造方法
CN114256072A (zh) 半导体结构及其形成方法
CN110957349B (zh) 半导体装置及其制造方法
US20210050420A1 (en) Silicon carbide trench power device
US6579765B1 (en) Metal oxide semiconductor field effect transistors
US20230420560A1 (en) Semiconductor device and method for forming the same
US20230238435A1 (en) Semiconductor device and manufacturing process for the same
CN116153972B (zh) 一种半导体装置及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination