CN1988175A - 超高压金属氧化物半导体晶体管元件及其制造方法 - Google Patents
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Abstract
本发明揭示一种超高压MOS晶体管元件，其包括一延伸到第一介电层上的栅极，第一介电层具有一空洞位于栅极的边缘下方，以及一第二介电层，覆盖栅极及第一介电层，并保留空洞。该第一介电层可为一场氧化层或浅沟槽隔离区域的形式，且可进一步具有一增厚介电层位于场氧化层或浅沟槽隔离区域之上。增厚介电层可另为低介电系数的材料，或浅沟槽隔离区域可另填充多孔性氧化物材料，则可不具有空洞。本发明的超高压MOS晶体管元件的栅极边缘具有相对较低的垂直电场。
Description
技术领域
本发明涉及一种半导体超高压元件，尤其涉及一种能够降低栅极边缘(gate edge)所造成垂直电场的超高压MOS晶体管元件。
背景技术
高电压金属氧化物半导体(high-voltage metal-oxide-semiconductor，简称HVMOS)晶体管已被广泛地应用在中央处理器电源供应(CPU powersupply)、电源管理系统(power management system)以及直流/交流转换器(AC/DC converter)中。
请参阅图1，其绘示的是现有超高压NMOS晶体管元件的剖面示意图。现有超高压NMOS晶体管元件1是制作在半导体衬底10上，例如P型硅衬底，并且由场氧化层44所隔绝。一般来说，现有超高压NMOS晶体管元件1包括有一源极14、一栅极50以及一漏极24，其中源极14是一高浓度N型掺杂区，其紧邻于一高浓度P型掺杂区16，且高浓度N型掺杂区(源极)14与高浓度P型掺杂区16皆设于一P型井12中。漏极24与源极14可能相距到数微米以上，其中漏极24为一高浓度N型掺杂区，设于一N型井22中，且N型井22又设于一深N型井30中，如此构成三重的梯度井结构。
如图1所示，在源极14上形成有一栅极介电层46，而栅极50即设置在栅极介电层46上，并且延伸到一场氧化层42上方。场氧化层42是以局域性硅氧化(local oxidation of silicon，LOCOS)方式形成，其介于源极1 4与漏极24之间。而为了能够在超高电压范围，例如数百伏特，甚至上千伏特下操作，场氧化层42的厚度至少需要10,000埃(angstrom)以上，才能够减少栅极50的边缘52所造成的超高垂直电场效应。然而，要长出如此厚的场氧化层42，其制作不易，不但会在炉管中消耗更多的时间，导致产能减损，而且形成阶梯高度(step height)很大，对后续工艺不利。
因此，仍需要一种能够良好降低垂直电场效应的HV MOS结构及其制造方法。
发明内容
本发明的主要目的是提供一种超高压MOS晶体管元件，其可减弱栅极边缘所造成的垂直电场。
依据本发明的超高压MOS晶体管元件，包括一半导体衬底；至少一掺杂区位于半导体衬底；一栅极位于半导体衬底上；一第一介电层位于栅极与掺杂区之间以供隔离，且栅极延伸至第一介电层上，第一介电层具有至少一空洞位于栅极的边缘下方；及一第二介电层覆盖栅极、掺杂区、及第一介电层，并保留空洞。
依据本发明的一具体实施例，本发明的超高压MOS晶体管元件，包括一具有第一导电性的衬底，一具有第二导电性且设于衬底中的源极掺杂区，一具有第一导电性且设于衬底中并且紧邻于源极掺杂区的第一掺杂区，一具有第一导电性且包围源极掺杂区以及第一掺杂区的第一离子井，一形成于源极掺杂区及第一离子井之上的栅极介电层，一形成在半导体区域上并与栅极介电层相衔接的第一介电层，一具有第二导电性及远离源极掺杂区且设于第一介电层的一侧的漏极掺杂区，一具有第二导电性且包围漏极掺杂区的第二离子井，一设于栅极介电层上并延伸到第一介电层上的栅极，第一介电层具有一空洞位于栅极的边缘下方，以及一第二介电层覆盖栅极、栅极介电层、及第一介电层，并保留空洞。
于本发明的又一具体实施例中，依据本发明的超高压MOS晶体管元件如上述，但第一介电层以多孔性氧化物材料取代，而可不具有空洞。
于本发明的再一具体实施例中，依据本发明的超高压MOS晶体管元件如上述，但第一介电层以低介电系数层与场氧化层取代，而可不具有空洞。
依据本发明的另一具体实施例的制造超高压MOS晶体管元件的方法，包括下列步骤。首先，提供一具有第一导电性的衬底，分别形成具有第一导电性及第二导电性的第一离子井及第二离子井。于第一离子井中形成具有第一导电性的第一掺杂区，于第一离子井及第二离子井中分别形成一源极掺杂区及一漏极掺杂区，源极掺杂区具有一第二导电性，并且紧邻于第一掺杂区，使得第一离子井包围源极掺杂区以及第一掺杂区，而漏极掺杂区具有第二导电性。接着，于源极掺杂区及第一离子井之上形成一栅极介电层，于一半导体区域上形成第一介电层，并使其与栅极介电层相衔接，漏极掺杂区是远离源极掺杂区，而第一介电层是居于漏极掺杂区与源极掺杂区之间。然后，于栅极介电层上形成一栅极，并延伸到第一介电层上，将第一介电层位于栅极的边缘下方的部分移除，使形成一空洞。最后，于栅极、栅极介电层、及第一介电层之上形成第二介电层，并保留空洞。
依据本发明的另一具体实施例的制造超高压MOS晶体管元件的方法，包括下列步骤。首先，提供一具有第一导电性的衬底，分别形成具有第一导电性及第二导电性的第一离子井及第二离子井。于第一离子井中形成具有第一导电性的第一掺杂区，于第一离子井及第二离子井中分别形成一源极掺杂区及一漏极掺杂区，源极掺杂区具有一第二导电性，并且紧邻于第一掺杂区，使得第一离子井包围源极掺杂区以及第一掺杂区，而漏极掺杂区具有第二导电性。接着，于源极掺杂区及第一离子井上形成一栅极介电层，于一半导体区域上形成场氧化层，再于场氧化层上形成一低介电系数材料层，漏极掺杂区是远离源极掺杂区，并且场氧化层位于漏极掺杂区与源极掺杂区之间。然后，于栅极介电层上形成一栅极，并延伸到低介电系数材料层上。最后，形成一介电层于栅极、栅极介电层、及低介电系数材料层上。
依据本发明的另一具体实施例的制造超高压MOS晶体管元件的方法，包括下列步骤。首先，提供一具有第一导电性的衬底，分别形成具有第一导电性及第二导电性的第一离子井及第二离子井。于第一离子井中形成具有第一导电性的第一掺杂区，于第一离子井及第二离子井中分别形成一源极掺杂区及一漏极掺杂区，源极掺杂区具有一第二导电性，并且紧邻于第一掺杂区，使得第一离子井包围源极掺杂区以及第一掺杂区，而漏极掺杂区具有第二导电性。接着，于源极掺杂区及第一离子井上形成一栅极介电层，于一半导体区域上形成一浅沟槽隔离区域，并与栅极介电层相衔接，其中，浅沟槽隔离区域装填有多孔性氧化物材料，且漏极掺杂区是远离源极掺杂区，并以浅沟槽隔离区域居其之间。然后，于栅极介电层上形成一栅极，并延伸到浅沟槽隔离区域上。最后，形成一介电层于栅极、栅极介电层、及浅沟槽隔离区域上。
依据本发明的超高压MOS晶体管元件，是于栅极边缘(也称为场板边缘(field plate edge))下方形成一空洞，利用此空洞来减弱电场，或是使栅极边缘下方的介电层包括低介电系数材料来减弱电场，如此可不必在栅极边缘下方垫很厚的氧化物层来降低电场，所以不会有厚氧化层制作不易以及阶梯高度的问题。
附图说明
图1绘示的是现有超高压NMOS晶体管元件的剖面示意图；
图2绘示的是本发明超高压NMOS元件的剖面示意图；
图3绘示的是本发明另一具体实施例的超高压NMOS元件的剖面示意图；
图4绘示的是本发明又一具体实施例的超高压NMOS元件的剖面示意图；
图5绘示的是本发明再一具体实施例的超高压NMOS元件的剖面示意图；
图6绘示的是本发明再一具体实施例的超高压NMOS元件的剖面示意图；
图7绘示的是本发明再一具体实施例的超高压NMOS元件的剖面示意图；
图8至9绘示的是依据本发明的制造超高压MOS晶体管元件的方法过程的元件剖面示意图；
图1O绘示的是依据本发明的超高压MOS晶体管元件的剖面示意图。
主要元件符号说明
1现有超高压NMOS晶体管元件 10 半导体衬底
12 P型井 14 源极
16 高浓度P型掺杂区 22 N型井
24 漏极 30 深N型井
42 场氧化层 44 场氧化层
46 栅极介电层 50 栅极
52 边缘 54 空洞
56 介电层 58 增厚氧化层
60 开口 70 半导体衬底
72 源/漏极 74 栅极
76 介电层 78 空洞
80 介电层 82 栅极介电层
100、200、300、400、500、600、700超高压NMOS晶体管元件
142 场氧化层
458 增厚氧化层
342、344、642浅沟槽隔离区域
具体实施方式
请参阅图10，其显示的是本发明超高压MOS元件的剖面示意图。超高压NMOS晶体管元件700是制作在半导体衬底70上，包括有至少一掺杂区，例如但不限于源/漏极72，及一栅极74。栅极74与源/漏极72之间，隔着一介电层76，栅极74是延伸至介电层76之上。介电层76的位于栅极74边缘的下方处，具有一空洞78。另一介电层80覆盖源/漏极72、栅极74、与介电层76，但留下空洞78。
“至少一掺杂区”意谓可为一个以上的掺杂区，例如一为源极，及另一为漏极，分别位于栅极的二侧。栅极与源极或漏极之间，具有介电层相隔离，栅极任一端的边缘下方的介电层可具有空洞，例如，于栅极指向漏极的一端的边缘下方的介电层可具有空洞、指向源极的一端的边缘下方的介电层可具有空洞、或二者均可具有空洞。
超高压NMOS晶体管元件700可进一步具有一栅极介电层82，位于栅极74与半导体衬底70之间。介电层76可举例为场氧化层或浅沟槽隔离区域的形式。可进一步包括一增厚介电层堆叠于场氧化层或浅沟槽隔离区域之上，此时，空洞可仅位于增厚介电层处，或是增厚介电层与场氧化层或浅沟槽隔离区域二者之处。空洞中可进一步填入低介电系数材料。此种具有空洞的介电层结构，也可以被装填多孔性氧化物的浅沟槽隔离区域结构或是低介电系数材料层与场氧化层堆叠结构所取代，而可不具有空洞。
本发明可应用于例如但不限于：垂直扩散金属氧化物半导体(verticaldouble-diffusion metal-oxide-semiconductor，VDMOS)、绝缘栅极双极晶体管(insulated gate bipolar transistor，IGBT)以及横向扩散金属氧化物半导体(lateral-diffusion metal-oxide-semiconductor，LDMOS)等制作在芯片内的高压元件。于双扩散漏极(double diffuse drain，DDD)结构中亦可应用。
下述举若干实施例更详细说明本发明。请参阅图2，其绘示的是本发明超高压NMOS元件的剖面示意图。本发明也可以应用在超高压PMOS元件工艺，仅需要将电性做适当的修改即可。
根据本发明的具体实施例，超高压NMOS晶体管元件100是制作在半导体衬底10上，例如P型硅衬底，并且由场氧化层44所隔绝。超高压NMOS晶体管元件100同样包括有一源极14、一栅极50、以及一漏极24，其中源极14是一高浓度N型掺杂区，其紧邻于一高浓度P型掺杂区16，且高浓度N型掺杂区(源极)14与高浓度P型掺杂区16皆设于一P型井12中。漏极24与源极14可能相距到数微米以上，其中漏极24为一高浓度N型掺杂区，设于一N型井22中，且N型井22又可进一步设于一深N型井30中，如此构成三重的梯度井结构。栅极50可以是金属或多晶硅栅极。
根据本发明的具体实施例，在源极14上形成有一栅极介电层，例如栅极氧化层46，而栅极50即设置在栅极氧化层46上，并且横向延伸到一介电层上，此介电层是设于半导体区域上，可为例如场氧化层142，在栅极50的边缘下方的场氧化层142中具有一空洞54。此外，可在场氧化层142上另设有多个浮置的(floating)场电极(field plate)(图未示出)，用来扰乱横向的电场。场氧化层142是以局域性硅氧化(local oxidation of silicon，LOCOS)方式形成，其介于源极14与漏极24之间。最上层是介电层56，例如氧化物层，覆盖栅极50、栅极氧化层46、及场氧化层142，但是保留住空洞54。本发明的特征在于栅极边缘下方具有的空洞，尺寸大小并无限制，有此空洞，可减弱栅极边缘的垂直电场，则可相对降低介电层(于此具体实施例为场氧化层142)的厚度。
依据Zahir Parpia等人于1990年所发表的论文Optimization of RESURFLDMOS Transistors：An Analytical Approach(IEEE Transactions on ElectronDevices，Vol.37，No.3，于March 1990出版)，可知装置(device)的击穿电压(breakdown voltage)可以下列关系式表示：
BVc＝cy+(tox/ε0εox)×(2ε0εsiqNDcy)1/2
其中，
BVc： 击穿电压
φcy：通过栅极边缘下方的氧化物的总压降
tox：场氧化层厚度
ε0：自由空间介电系数
εox：二氧化硅的相对介电常数
εsi：硅的相对介电常数
q：电荷
ND：在外延层中掺杂的杂质浓度
故可知当εox越小时，击穿电压便越高。依据本发明，使栅极边缘下方的介电层具有空洞(void)的结构，便可获得几乎是最小的εox；因此，可相对减少所需的氧化物厚度，减小阶梯高度。
请参阅图3，其绘示的是本发明另一优选实施例超高压NMOS元件200的剖面示意图。超高压NMOS晶体管元件200的栅极50下方的介电层，除了可为场氧化层142之外，还可包括一增厚介电层，例如增厚氧化层58，形成于场氧化层142上。而依据本发明的特征，于栅极50边缘下方的增厚氧化层58中，设置有一空洞54。藉由这样的作法，可架高栅极50，并使栅极边缘下方的介电系数相对降低，藉此解决栅极的边缘所造成的超高垂直电场的问题，且增厚氧化层58厚度相对上可不必太厚。
另外应知的是栅极50边缘下方的空洞，也可在增厚介电层与场氧化层中一起形成(图未示出)。
又，基于当εox越小时，击穿电压便越高的原理，依据本发明的超高压NMOS晶体管元件于栅极边缘下方的介电层，可包括一场氧化层及一低介电常数材料层(图未示出)，于此情况下，不在栅极边缘下方形成空洞，即可达到降低垂直电场的效果。
请参阅图4，其绘示的是本发明的又一具体实施例超高压NMOS元件300的剖面示意图。图4中所绘示的超高压NMOS元件300，其与图2中所绘示的超高压NMOS元件100之间的差异仅在于图4中所绘示的超高压NMOS元件300的介电层是由一浅沟槽隔离区域342所构成，于栅极50的边缘下方也具有一空洞54。超高压NMOS晶体管元件是由浅沟槽隔离区域344所隔绝。
请参阅图5，其绘示的是本发明的又一优选实施例超高压NMOS元件400的剖面示意图。图5中所绘示的超高压NMOS元件400，其与图4中所绘示的超高压NMOS元件300之间的差异仅在于图5中所绘示的超高压NMOS元件400的介电层是由一浅沟槽隔离区域342及浅沟槽隔离区域342上的增厚介电层、例如氧化层458所构成，于栅极50的边缘下方的增厚氧化层458中也具有一空洞54。
请参阅图6，其绘示的是本发明的又一优选实施例超高压NMOS元件500的剖面示意图。图6中所绘示的超高压NMOS元件500，其与图5中所绘示的超高压NMOS元件400之间的差异仅在于图6中所绘示的超高压NMOS元件500的栅极50的边缘下方的空洞54，是于浅沟槽隔离区域342与增厚氧化层458二者中所形成。
上述的依据本发明的具体实施例的超高压NMOS元件中所具有的此种空洞，还可填充一低介电系数材料，也可达到减少栅极边缘垂直电场的功效。
请参阅图7，其绘示的是本发明的又一优选实施例超高压NMOS元件600的剖面示意图。超高压NMOS元件600与图4中所绘示的超高压NMOS元件300之间的差异在于图7中所绘示的超高压NMOS元件600的介电层是由一浅沟槽隔离区域642所构成，但于沟槽中装填多孔性氧化物材料，与该栅极介电层相衔接，而不具有如空洞54般的空洞。
以上举出若干依据本发明的超高压NMOS晶体管元件的变化型态。再者，于超高压NMOS元件进一步包括深N型井(例如深N型井30)的情形时，也可以N型外延硅层取代深N型井，使P型井(例如P型井12)与N型井(例如N型井22)皆形成在N型外延硅(epitaxial silicon)层内。
依据本发明的超高压MOS晶体管元件可由下述方法制得。请参阅图8至9。如图8所示，首先，提供一衬底10，例如半导体衬底，其具有导电性，例如P型或N型硅衬底，于衬底10中的二区域分别掺杂不同导电性的离子，形成离子井12及离子井22。接着，于离子井12中形成更高浓度的掺杂区16，再于离子井12与22中分别形成源极掺杂区14及漏极掺杂区24。使源极掺杂区14紧邻掺杂区16，使得离子井12是包围着源极掺杂区14及掺杂区16。
接着，于源极掺杂区14及离子井12的表面上沉积介电材料，例如氧化物，形成栅极介电层46。然后，于半导体区域形成一介电层142，使此介电层与栅极介电层相衔接。介电层形成的方式可为LOCUS或浅沟槽隔离区域结构。例如图8所示，是以形成一LOCUS结构的场氧化层142为例。然后，于栅极介电层46上形成一栅极50，并使栅极50延伸到场氧化层142上。至此的结构，均可以现有的方式制作。接下来的步骤是为本发明的特征，须将场氧化层142位于栅极50边缘下方附近的部分移除，使形成一空洞。如图9所示，开口60是场氧化层142部分移除的结果。移除的方式并无特别限制，只要能达到移除的目的即可，可利用例如各向同性蚀刻(isotropic etching)技术，可举例有湿式蚀刻等类似者，以完成。利用各向同性蚀刻技术，可在栅极边缘下方形成底切(undercut)。最后，进行沉积步骤以将介电层，例如氧化物层，覆盖整个衬底，即：栅极、栅极介电层、及场氧化层之上，由于底切构造的关系，可于栅极边缘下方附近保留此空洞。
如上述的介电层形成的方式除了可为LOCUS或浅沟槽隔离区域结构之外，还可进一步于所形成的场氧化层或浅沟槽隔离区域之上形成一增厚介电层，例如增厚氧化层，其可利用化学气相沉积(chemical vapor deposition，CVD)方法所形成的CVD硅氧层，或者，也可以先沉积掺杂多晶硅层，随后再氧化掺杂多晶硅层。于形成空洞时，可仅于增厚介电层中形成，或可于增厚介电层与场氧化层或浅沟槽隔离区域中一起形成，并无特别限制。此外，还可进一步于空洞中沉积一低介电系数材料。
依据本发明的另一具体实施例，本发明还提供一种制造超高压MOS晶体管元件的方法，包括下列步骤。如上述的步骤形成一场氧化层于一半导体区域上之后，形成(例如沉积)一低介电系数材料层于场氧化层上，再于栅极介电层上形成栅极，并使栅极延伸到低介电系数材料层上。最后，于栅极、栅极介电层、及低介电系数材料层之上形成介电层。于此方法中，因为形成一低介电系数材料层于栅极边缘下方，已达到本发明的超高压NMOS晶体管元件能够降低栅极边缘垂直电场的目的，所以并不进行形成空洞的步骤。
依据本发明的又一具体实施例，本发明提供一种制造超高压MOS晶体管元件的方法，包括下列步骤。如上述的步骤形成栅极介电层于源极掺杂区及离子井上之后，于半导体区域上形成浅沟槽隔离区域，取代形成场氧化层的步骤。将浅沟槽利用例如沉积的方法，填入多孔性氧化物材料，形成浅沟槽隔离区域。再于栅极介电层上形成栅极，并延伸到浅沟槽隔离区域上。最后，于栅极、栅极介电层、及浅沟槽隔离区域上形成一介电层，完成本发明的超高压MOS晶体管元件的制作。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。
Claims (36)
1.一种超高压MOS晶体管元件，包括：
一衬底，具有一第一导电性；
一源极掺杂区，具有一第二导电性，及设于该衬底中；
一第一掺杂区，具有该第一导电性，及设于该衬底中，并且紧邻于该源极掺杂区；
一第一离子井，具有该第一导电性，及包围该源极掺杂区以及该第一掺杂区；
一栅极介电层，形成于该源极掺杂区及该第一离子井之上；
一第一介电层，形成在一半导体区域上，并与该栅极介电层相衔接；
一漏极掺杂区，具有该第二导电性，及远离该源极掺杂区，且设于该第一介电层的一侧；
一第二离子井，具有该第二导电性，且包围该漏极掺杂区；
一栅极，设于该栅极介电层上，并延伸到该第一介电层上；其中，该第一介电层具有一空洞位于该栅极的边缘下方；及
一第二介电层，覆盖该栅极、该栅极介电层、及该第一介电层，并保留该空洞。
2.如权利要求1所述的超高压MOS晶体管元件，其中该第一介电层包括一场氧化层。
3.如权利要求1所述的超高压MOS晶体管元件，其中该第一介电层包括一场氧化层，与该栅极介电层相衔接，并形成在该半导体区域上；及一增厚介电层，覆盖在该场氧化层上方，该增厚介电层具有该空洞位于该栅极的边缘下方。
4.如权利要求1所述的超高压MOS晶体管元件，其中该第一介电层包括一场氧化层，与该栅极介电层相衔接，并形成在该半导体区域上；及一增厚介电层，覆盖在该场氧化层上方，该场氧化层与该增厚介电层一起具有该空洞位于该栅极的边缘下方。
5.如权利要求1所述的超高压MOS晶体管元件，其中该空洞填有一低介电系数材料。
6.如权利要求1所述的超高压MOS晶体管元件，其中该第一介电层包括一浅沟槽隔离区域。
7.如权利要求1所述的超高压MOS晶体管元件，其中该第一介电层包括一浅沟槽隔离区域，与该栅极介电层相衔接，并形成在该半导体区域上；及一增厚介电层，覆盖在该浅沟槽隔离区域上方，该增厚介电层具有该空洞位于该栅极的边缘下方。
8.如权利要求1所述的超高压MOS晶体管元件，其中该第一介电层包括一浅沟槽隔离区域，与该栅极介电层相衔接，并形成在该半导体区域上；及一增厚介电层，覆盖在该浅沟槽隔离区域上方，该浅沟槽隔离区域与该增厚介电层一起具有该空洞位于该栅极的边缘下方。
9.如权利要求1所述的超高压MOS晶体管元件，其中该超高压MOS晶体管元件在该第一介电层下方的该衬底中进一步包括一具有该第二导电性的第三离子井，其包围该第二离子井。
10.一种超高压MOS晶体管元件，包括：
一衬底，具有一第一导电性；
一源极掺杂区，具有一第二导电性，及设于该衬底中；
一第一掺杂区，具有该第一导电性，及设于该衬底中，并且紧邻于该源极掺杂区；
一第一离子井，具有该第一导电性，及包围该源极掺杂区以及该第一掺杂区；
一栅极介电层，形成于该源极掺杂区及该第一离子井之上；
一场氧化层，与该栅极介电层相衔接，并形成在一半导体区域上；
一低介电系数材料层，覆盖在该场氧化层上方；
一漏极掺杂区，具有该第二导电性，及远离该源极掺杂区，且设于该场氧化层的一侧；
一第二离子井，具有该第二导电性，且包围该漏极掺杂区；
一栅极，设于该栅极介电层上，并延伸到该场氧化层以及该低介电系数材料层上；及
一介电层，覆盖该栅极、该栅极介电层、及该低介电系数材料层。
11.一种超高压MOS晶体管元件，包括：
一衬底，具有一第一导电性；
一源极掺杂区，具有一第二导电性，及设于该衬底中；
一第一掺杂区，具有该第一导电性，及设于该衬底中，并且紧邻于该源极掺杂区；
一第一离子井，具有该第一导电性，及包围该源极掺杂区以及该第一掺杂区；
一栅极介电层，形成于该源极掺杂区及该第一离子井之上；
一浅沟槽隔离区域，其装填有多孔性氧化物材料，与该栅极介电层相衔接，并形成在一半导体区域上；
一漏极掺杂区，具有该第二导电性，及远离该源极掺杂区，且设于该浅沟槽隔离区域的一侧；
一第二离子井，具有该第二导电性，且包围该漏极掺杂区；
一栅极，设于该栅极介电层上，并延伸到该浅沟槽隔离区域之上；及
一介电层，覆盖该栅极、该栅极介电层、及该浅沟槽隔离区域。
12.一种制造超高压MOS晶体管元件的方法，包括：
提供一衬底，其具有一第一导电性；
形成一第一离子井及一第二离子井，其分别具有该第一导电性及一第二导电性；
形成一第一掺杂区于该第一离子井中，该第一掺杂区具有该第一导电性；
分别形成一源极掺杂区及一漏极掺杂区于该第一离子井及该第二离子井中，该源极掺杂区具有一第二导电性，并且紧邻于该第一掺杂区，使得该第一离子井包围该源极掺杂区以及该第一掺杂区，该漏极掺杂区具有该第二导电性；
形成一栅极介电层于该源极掺杂区及该第一离子井之上；
形成一第一介电层于一半导体区域上，并与该栅极介电层相衔接，其中，该漏极掺杂区是远离该源极掺杂区，并以该第一介电层居其之间；
形成一栅极于该栅极介电层上，并延伸到该第一介电层上；
移除该第一介电层位于该栅极的边缘下方的部分，使形成一开口；及
形成一第二介电层于该栅极、该栅极介电层、及该第一介电层之上，而于该开口形成一空洞。
13.如权利要求12所述的方法，其中该形成第一介电层的步骤是形成一场氧化层。
14.如权利要求12所述的方法，其中该形成第一介电层的步骤是形成一场氧化层于该半导体区域上并与该栅极介电层相衔接，及一增厚介电层于该场氧化层上方；并且该移除第一介电层位于该栅极的边缘下方的部分的步骤，是移除该增厚介电层的位于该栅极的边缘下方的部分，使形成该开口。
15.如权利要求12所述的方法，其中该形成第一介电层的步骤是形成一场氧化层于该半导体区域上并与该栅极介电层相衔接，及一增厚介电层于该场氧化层上方；并且该移除第一介电层位于该栅极的边缘下方的部分的步骤，是移除该增厚介电层以及该场氧化层的位于该栅极的边缘下方的部分，使形成该开口。
16.如权利要求12所述的方法，于形成该开口之后，进一步包括将一低介电系数材料填入该开口中。
17.如权利要求12所述的方法，其中该形成第一介电层的步骤是形成一浅沟槽隔离区域。
18.如权利要求12所述的方法，其中该形成第一介电层的步骤是形成一浅沟槽隔离区域于该半导体区域上并与该栅极介电层相衔接，及一增厚介电层于该浅沟槽隔离区域上方；并且该移除第一介电层位于该栅极的边缘下方的部分的步骤，是移除该增厚介电层的位于该栅极的边缘下方的部分，使形成该开口。
19.如权利要求12所述的方法，其中该形成第一介电层的步骤是形成一浅沟槽隔离区域于该半导体区域上并与该栅极介电层相衔接，及一增厚介电层于该浅沟槽隔离区域上方；并且该移除第一介电层位于该栅极的边缘下方的部分的步骤，是移除该增厚介电层以及该浅沟槽隔离区域的位于该栅极的边缘下方的部分，使形成该开口。
20.一种制造超高压MOS晶体管元件的方法，包括：
提供一衬底，其具有一第一导电性；
形成一第一离子井及一第二离子井，其分别具有该第一导电性及一第二导电性；
形成一第一掺杂区于该第一离子井中，该第一掺杂区具有该第一导电性；
分别形成一源极掺杂区及一漏极掺杂区于该第一离子井及该第二离子井中，该源极掺杂区具有一第二导电性，并且紧邻于该第一掺杂区，使得该第一离子井包围该源极掺杂区以及该第一掺杂区，该漏极掺杂区具有该第二导电性；
形成一栅极介电层于该源极掺杂区及该第一离子井之上；
形成一场氧化层于一半导体区域上；
形成一低介电系数材料层于该场氧化层上，其中，该漏极掺杂区是远离该源极掺杂区，并以该场氧化层居其之间；
形成一栅极于该栅极介电层上，并延伸到该低介电系数材料层上；及
形成一介电层于该栅极、该栅极介电层、及该低介电系数材料层之上。
21.一种制造超高压MOS晶体管元件的方法，包括：
提供一衬底，其具有一第一导电性；
形成一第一离子井及一第二离子井，其分别具有该第一导电性及一第二导电性；
形成一第一掺杂区于该第一离子井中，该第一掺杂区具有该第一导电性；
分别形成一源极掺杂区及一漏极掺杂区于该第一离子井及该第二离子井中，该源极掺杂区具有一第二导电性，并且紧邻于该第一掺杂区，使得该第一离子井包围该源极掺杂区以及该第一掺杂区，该漏极掺杂区具有该第二导电性；
形成一栅极介电层于该源极掺杂区及该第一离子井之上；
形成一浅沟槽隔离区域于一半导体区域上，并与该栅极介电层相衔接，其中，该浅沟槽隔离区域装填有多孔性氧化物材料，该漏极掺杂区是远离该源极掺杂区，并以该浅沟槽隔离区域居其之间；
形成一栅极于该栅极介电层上，并延伸到该浅沟槽隔离区域上；及
形成一介电层于该栅极、该栅极介电层、及该浅沟槽隔离区域之上。
22.一种超高压MOS晶体管元件，包括：
一半导体衬底；
至少一掺杂区，位于该半导体衬底；
一栅极，位于该半导体衬底上；
一第一介电层，位于该栅极与该掺杂区之间以供隔离，且该栅极延伸至该第一介电层上，其中该第一介电层具有至少一空洞位于该栅极的边缘下方；及
一第二介电层，覆盖该栅极、该掺杂区、及该第一介电层，并保留该空洞。
23.如权利要求22所述的超高压MOS晶体管元件，进一步包括一栅极介电层，位于该栅极与该半导体衬底之间。
24.如权利要求22所述的超高压MOS晶体管元件，其中该掺杂区包括一源极或漏极结构。
25.如权利要求22所述的超高压MOS晶体管元件，其中该第一介电层包括一场氧化层。
26.如权利要求22所述的超高压MOS晶体管元件，其中该第一介电层包括一场氧化层及一增厚介电层堆叠于该场氧化层上，及该空洞位于该场氧化层之处。
27.如权利要求22所述的超高压MOS晶体管元件，其中该第一介电层包括一场氧化层及一增厚介电层堆叠于该场氧化层上，及该空洞位于该场氧化层与该增厚介电层二者之处。
28.如权利要求22所述的超高压MOS晶体管元件，其中该第一介电层包括一浅沟槽隔离区域。
29.如权利要求22所述的超高压MOS晶体管元件，其中该第一介电层包括一浅沟槽隔离区域及一增厚介电层堆叠于该浅沟槽隔离区域上，及该空洞位于该浅沟槽隔离区域之处。
30.如权利要求22所述的超高压MOS晶体管元件，其中该第一介电层包括一浅沟槽隔离区域及一增厚介电层堆叠于该浅沟槽隔离区域上，及该空洞位于该浅沟槽隔离区域与该增厚介电层之处。
31.如权利要求22所述的超高压MOS晶体管元件，其中该空洞填有一低介电系数材料。
32.如权利要求22所述的超高压MOS晶体管元件，其包括二个掺杂区分别作为源极及漏极结构，而配置于该栅极二侧。
33.如权利要求32所述的超高压MOS晶体管元件，其中位于该栅极指向漏极结构或源极结构端的边缘下方的该第一介电层具有该空洞。
34.如权利要求32所述的超高压MOS晶体管元件，其中位于该栅极指向漏极结构及源极结构二端的边缘下方的该第一介电层均具有该空洞。
35.一种超高压MOS晶体管元件，包括：
一半导体衬底；
至少一掺杂区，位于该半导体衬底；
一栅极，位于该半导体衬底上；及
一第一介电层，位于该栅极与该掺杂区之间以供隔离，且该栅极延伸至该第一介电层上，其中该第一介电层包括多孔性氧化物材料。
36.一种超高压MOS晶体管元件，包括：
一半导体衬底；
至少一掺杂区，位于该半导体衬底；
一栅极，位于该半导体衬底上；
一低介电系数材料层与一场氧化层上下堆叠并位于该栅极与该掺杂区之间以供隔离，且该栅极延伸至该低介电系数材料层上；及
一第二介电层，覆盖该栅极、该掺杂区、及该第一介电层。
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