CN102129996B - 双扩散漏高压mosfet的制造方法 - Google Patents

双扩散漏高压mosfet的制造方法 Download PDF

Info

Publication number
CN102129996B
CN102129996B CN 201010027301 CN201010027301A CN102129996B CN 102129996 B CN102129996 B CN 102129996B CN 201010027301 CN201010027301 CN 201010027301 CN 201010027301 A CN201010027301 A CN 201010027301A CN 102129996 B CN102129996 B CN 102129996B
Authority
CN
China
Prior art keywords
drift region
type
region
polysilicon
shallow slot
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN 201010027301
Other languages
English (en)
Other versions
CN102129996A (zh
Inventor
钱文生
韩峰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Hua Hong NEC Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Hua Hong NEC Electronics Co Ltd filed Critical Shanghai Hua Hong NEC Electronics Co Ltd
Priority to CN 201010027301 priority Critical patent/CN102129996B/zh
Publication of CN102129996A publication Critical patent/CN102129996A/zh
Application granted granted Critical
Publication of CN102129996B publication Critical patent/CN102129996B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明公开了一种双扩散漏高压MOSFET的制造方法，包括步骤：在衬底上依次形成埋层和外延层，并在外延层中形成漂移区；采用浅槽隔离工艺在漂移区表面形成一漂移区浅槽；在漂移区浅槽中淀积一层掺杂的多晶硅，多晶硅层的厚度为漂移区浅槽深度的1/3～1/2、掺杂浓度高于漂移区的掺杂浓度；淀积氧化硅填满漂移区浅槽；形成沟道区、栅氧化层、多晶硅栅、源区和漏区。本发明显著提高了栅氧化层的耐压性和可靠性，器件面积能明显缩小，同时通过对掺杂多晶硅中杂质浓度的调节，可获得较低的导通电阻，具有较高的应用价值。

Description

双扩散漏高压MOSFET的制造方法
技术领域
本发明涉及一种半导体制集成电路工艺方法，尤其是涉及一种双扩散漏高压MOSFET的制造方法。
背景技术
DDDMOS(Double Diffused Drain MOSFET)器件即为双扩散漏高压MOSFET器件的简称，是一种常用的横向高压MOS器件。如图1所示，为现有N型双扩散漏高压MOSFET的结构示意图，包括：在一衬底上形成有一N型埋层，在所述N型埋层上形成有一N型外延层；在所述N型外延层中形成一P阱，以该P阱作为器件的沟道区；在所述沟道区中形成一N+的源区；在所述N型外延层中形成一N+的漏区，在所述漏区与所述沟道区间的N型外延层作为器件的漂移区；还包括一多晶硅栅极，所述多晶硅栅极形成于所述沟道区和漂移区上，并通过一栅氧化层和所述沟道区和漂移区隔离，所述多晶硅栅覆盖了全部所述沟道区和部分所述漂移区，所述多晶硅栅两侧形成有侧墙，所述源区形成与所述多晶硅栅的一个侧墙旁，所述多晶硅栅的另一个侧墙处于所述漂移区上并和所述漏区相隔一定的距离。
现有双扩散漏高压MOSFET具有较高的击穿电压和低导通电阻，易于集成，普遍应用于高压集成电路和功率集成电路。但处在高压大电流工作条件时，过高的表面电场易使得栅氧化层击穿，造成器件损伤，严重影响了器件的可靠性。而若要提高其耐压能力，需增大漂移区尺寸和降低漂移区浓度，使得器件尺寸过大，导通电阻呈指数增加，限制了其性能的提高和应用。
发明内容
本发明所要解决的技术问题是提供一种双扩散漏高压MOSFET的制造方法，能显著减小器件尺寸，降低导通电阻，同时具备更好的耐压特性，具有较高的可靠性。
为解决上述技术问题，本发明提供的双扩散漏高压MOSFET的制造方法，包括步骤：在硅衬底上形成一第一导电类型的埋层；在所述埋层上形成第一导电类型的外延层，并在所述外延层上形成一第一导电类型的漂移区；还包括步骤：
步骤一、采用浅槽隔离工艺在所述漂移区表面形成一漂移区浅槽；
步骤二、在所述漂移区浅槽中淀积一层具有第一导电类型掺杂的多晶硅，所述多晶硅层的厚度为所述漂移区浅槽深度的1/3～1/2、掺杂浓度为所述漂移区掺杂浓度的1到10倍；
步骤三、淀积氧化硅填满所述漂移区浅槽，并通过研磨工艺使经过上述工艺的硅片表面平整化；
步骤四、在所述外延层部分区域上形成第二导电类型的沟道区；形成栅氧化层、多晶硅栅、源区和漏区，所述多晶硅栅覆盖了所述沟道区和部分漂移区以及部分所述氧化硅，并且所述多晶硅栅通过所述栅氧化层和所述沟道区以及所述漂移区相隔离，所述源区形成在所述沟道区中并和所述多晶硅栅相邻接、所述漏区形成于所述漂移区中并和所述漂移区浅槽相邻接。
更进一步改进，对于N型双扩散漏高压MOSFET，所述第一导电类型为N型、第二导电类型为P型，步骤二中所述多晶硅的掺杂杂质为N型杂质如磷，掺杂浓度范围为1E15～5E15cm-3，视实际应用而定；对于P型双扩散漏高压MOSFET，所述第一导电类型为P型、第二导电类型为N型，步骤二中所述多晶硅的掺杂杂质为P型杂质如硼，掺杂采用离子注入工艺，注入的剂量为1E12～1E13cm-2。
更进一步改进，步骤一中所述漂移区浅槽的深度为0.3μm左右，其位置距离沟道区0.5～1μm，其宽度视晶体管耐压性能而定，与击穿电压的关系为20V/1μm。
与现有技术相比，本发明具有以下技术效果：本发明通过在双扩散漏高压MOSFET的漂移区刻浅槽并填入掺杂的多晶硅和氧化硅的方式，显著提高了栅氧化层的耐压性和可靠性，器件面积能明显缩小，同时通过对掺杂多晶硅中杂质浓度的调节，可获得较低的导通电阻，具有较高的应用价值。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有N型双扩散漏高压MOSFET的结构示意图；
图2是本发明双扩散漏高压MOSFET的制造方法流程图；
图3A-图3E是本发明实施例N型双扩散漏高压MOSFET的制造过程中的结构示意图。
具体实施方式
如图2所示，为本发明双扩散漏高压MOSFET的制造方法流程图，图3A-图3E是本发明实施例N型双扩散漏高压MOSFET的制造过程中的结构示意图。
本发明的双扩散漏高压MOSFET的制造方法，包括步骤：
在硅衬底上形成一第一导电类型的埋层；在所述埋层上形成第一导电类型的外延层，并在所述外延层上形成一第一导电类型的漂移区。
步骤一、采用浅槽隔离工艺在所述漂移区表面形成一漂移区浅槽，所述漂移区浅槽的深度为0.3μm左右，其位置距离沟道区0.5～1μm，其宽度视晶体管耐压性能而定，与击穿电压的关系近似为20V/1μm。如图3A所示，为经过上述步骤后的本发明实施例N型双扩散漏高压MOSFET的结构示意图，其第一导电类型为N型，即形成了N型埋层、N型外延层以及N型漂移区。而对于P型双扩散漏高压MOSFET来说，第一导电类型为P型。
步骤二、在所述漂移区浅槽中淀积一层具有第一导电类型掺杂的多晶硅，所述多晶硅层的厚度为所述漂移区浅槽深度的1/3～1/2、掺杂浓度略高于所述漂移区的掺杂浓度，为所述漂移区掺杂浓度的1到10倍。如图3B和图3C所示，为本发明实施例N型双扩散漏高压MOSFET在该步骤中的结构示意图，如图3B所示，淀积一层掺杂N型杂质如磷的多晶硅填入漂移区处的浅槽，而不填入其他用作隔离的浅槽处，其浓度范围为1E15～5E15cm-3，该掺杂浓度略高于所述漂移区的掺杂浓度，其具体值视实际应用而定；如图3C所示，对表面进行研磨，去除多余的多晶硅，完成平整化。对于P型双扩散漏高压MOSFET来说，所述多晶硅的掺杂杂质为P型杂质如硼，掺杂采用离子注入工艺，注入的剂量为1E12～1E13cm-2。
步骤三、淀积氧化硅填满所述漂移区浅槽，并通过研磨工艺使经过上述工艺的硅片表面平整化。如图3D所示，为本发明实施例N型双扩散漏高压MOSFET经过该步骤后的结构示意图。
步骤四、在所述外延层部分区域上形成第二导电类型的沟道区；形成栅氧化层、多晶硅栅、源区和漏区，所述多晶硅栅覆盖了所述沟道区和部分漂移区以及部分所述氧化硅，并且所述多晶硅栅通过所述栅氧化层和所述沟道区以及所述漂移区相隔离，所述源区形成在所述沟道区中并和所述多晶硅栅相邻接、所述漏区形成于所述漂移区中并和所述漂移区浅槽相邻接。如图3E所示，为本发明实施例N型双扩散漏高压MOSFET经过该步骤后的结构示意图，最终完成了N型双扩散漏高压MOSFET的制造，其中沟道区位图3E中所示P阱。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (3)

1.一种双扩散漏高压MOSFET的制造方法，包括步骤：在硅衬底上形成一第一导电类型的埋层；在所述埋层上形成第一导电类型的外延层，并在所述外延层上形成一第一导电类型的漂移区；
其特征在于，还包括步骤：
步骤一、采用浅槽隔离工艺在所述漂移区表面形成一漂移区浅槽；所述漂移区浅槽的深度为0.3μm左右，其位置距离沟道区0.5～1μm，其宽度视晶体管耐压性能而定，与击穿电压的关系为20V/1μm；
步骤二、在所述漂移区浅槽中淀积一层具有第一导电类型掺杂的多晶硅，所述多晶硅层的厚度为所述漂移区浅槽深度的1/3～1/2、掺杂浓度为所述漂移区掺杂浓度的1到10倍；
步骤三、淀积氧化硅填满所述漂移区浅槽，并通过研磨工艺使经过上述工艺的硅片表面平整化；
步骤四、在所述外延层部分区域上形成第二导电类型的沟道区；形成栅氧化层、多晶硅栅、源区和漏区，所述多晶硅栅覆盖了所述沟道区和部分漂移区以及部分所述氧化硅，并且所述多晶硅栅通过所述栅氧化层和所述沟道区以及所述漂移区相隔离，所述源区形成在所述沟道区中并和所述多晶硅栅相邻接、所述漏区形成于所述漂移区中并和所述漂移区浅槽相邻接。
2.如权利要求1所述双扩散漏高压MOSFET的制造方法，其特征在于：对于N型双扩散漏高压MOSFET，所述第一导电类型为N型、第二导电类型为P型，步骤二中所述多晶硅的掺杂杂质为N型杂质，掺杂浓度范围为1E15～5E15cm-3；对于P型双扩散漏高压MOSFET，所述第一导电类型为P型、第二导电类型为N型，步骤二中所述多晶硅的掺杂杂质为P型杂质，掺杂采用离子注入工艺，注入的剂量为1E12～1E13cm-2。
3.如权利要求2所述双扩散漏高压MOSFET的制造方法，其特征在于：对于N型双扩散漏高压MOSFET，步骤二中所述多晶硅的N型杂质为磷；对于P型双扩散漏高压MOSFET，步骤二中所述多晶硅的P型杂质为硼。
CN 201010027301 2010-01-18 2010-01-18 双扩散漏高压mosfet的制造方法 Active CN102129996B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN 201010027301 CN102129996B (zh) 2010-01-18 2010-01-18 双扩散漏高压mosfet的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN 201010027301 CN102129996B (zh) 2010-01-18 2010-01-18 双扩散漏高压mosfet的制造方法

Publications (2)

Publication Number Publication Date
CN102129996A CN102129996A (zh) 2011-07-20
CN102129996B true CN102129996B (zh) 2013-04-24

Family

ID=44268024

Family Applications (1)

Application Number Title Priority Date Filing Date
CN 201010027301 Active CN102129996B (zh) 2010-01-18 2010-01-18 双扩散漏高压mosfet的制造方法

Country Status (1)

Country Link
CN (1) CN102129996B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103515431B (zh) * 2012-06-18 2016-01-20 立锜科技股份有限公司 双扩散漏极金属氧化物半导体元件及其制造方法
CN112530805B (zh) * 2019-09-19 2022-04-05 无锡华润上华科技有限公司 横向双扩散金属氧化物半导体器件及制作方法、电子装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1419298A (zh) * 2001-11-13 2003-05-21 联华电子股份有限公司 非对称高电压金属氧化物半导体元件
CN1591800A (zh) * 2003-09-01 2005-03-09 上海宏力半导体制造有限公司 改善高压元件结构的制造方法
CN1964016A (zh) * 2005-11-10 2007-05-16 上海华虹Nec电子有限公司 在高压集成电路中实现sti的方法
CN1988175A (zh) * 2005-12-19 2007-06-27 联华电子股份有限公司 超高压金属氧化物半导体晶体管元件及其制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1419298A (zh) * 2001-11-13 2003-05-21 联华电子股份有限公司 非对称高电压金属氧化物半导体元件
CN1591800A (zh) * 2003-09-01 2005-03-09 上海宏力半导体制造有限公司 改善高压元件结构的制造方法
CN1964016A (zh) * 2005-11-10 2007-05-16 上海华虹Nec电子有限公司 在高压集成电路中实现sti的方法
CN1988175A (zh) * 2005-12-19 2007-06-27 联华电子股份有限公司 超高压金属氧化物半导体晶体管元件及其制造方法

Also Published As

Publication number Publication date
CN102129996A (zh) 2011-07-20

Similar Documents

Publication Publication Date Title
US20210384349A1 (en) High Voltage Transistor Structure
US8344472B2 (en) Semiconductor device and method
US8338872B2 (en) Electronic device with capcitively coupled floating buried layer
US8575692B2 (en) Near zero channel length field drift LDMOS
CN102130168B (zh) 隔离型ldnmos器件及其制造方法
US9024329B2 (en) Silicon carbide trench MOSFET having reduced on-resistance, increased dielectric withstand voltage, and reduced threshold voltage
US20080093641A1 (en) Method of manufacturing a multi-path lateral high-voltage field effect transistor
KR101876573B1 (ko) 반도체 소자 및 그 제조 방법
US7928508B2 (en) Disconnected DPW structures for improving on-state performance of MOS devices
CN102136493B (zh) 高压隔离型ldnmos器件及其制造方法
CN109935517B (zh) Sgt器件及其制造方法
CN101783295B (zh) 一种高压ldmos器件及其制造方法
CN102136494A (zh) 高压隔离型ldnmos及其制造方法
US10217828B1 (en) Transistors with field plates on fully depleted silicon-on-insulator platform and method of making the same
CN101877307B (zh) 获得交替p型和n型半导体器件结构的方法及其器件结构
CN105679831B (zh) 横向扩散场效应晶体管及其制造方法
CN102130162B (zh) Ldmos及其制造方法
CN102157377B (zh) 超结vdmos器件及其制造方法
CN102129996B (zh) 双扩散漏高压mosfet的制造方法
CN102129998B (zh) N型超结vdmos中多晶硅p型柱的形成方法
CN102522338B (zh) 高压超结mosfet结构及p型漂移区形成方法
CN112635331B (zh) 一种超级结功率器件的制备方法
CN102130163A (zh) Esd高压dmos器件及其制造方法
CN102637736B (zh) 高压ldmos器件
CN104064596A (zh) Nldmos器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: SHANGHAI HUAHONG GRACE SEMICONDUCTOR MANUFACTURING

Free format text: FORMER OWNER: HUAHONG NEC ELECTRONICS CO LTD, SHANGHAI

Effective date: 20131219

C41 Transfer of patent application or patent right or utility model
COR Change of bibliographic data

Free format text: CORRECT: ADDRESS; FROM: 201206 PUDONG NEW AREA, SHANGHAI TO: 201203 PUDONG NEW AREA, SHANGHAI

TR01 Transfer of patent right

Effective date of registration: 20131219

Address after: 201203 Shanghai city Zuchongzhi road Pudong New Area Zhangjiang hi tech Park No. 1399

Patentee after: Shanghai Huahong Grace Semiconductor Manufacturing Corporation

Address before: 201206, Shanghai, Pudong New Area, Sichuan Road, No. 1188 Bridge

Patentee before: Shanghai Huahong NEC Electronics Co., Ltd.