CN102637736B

CN102637736B - 高压ldmos器件

Info

Publication number: CN102637736B
Application number: CN201110035585.7A
Authority: CN
Inventors: 吴小利; 唐树澍; 许丹; 高超; 李冰寒
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2011-02-10
Filing date: 2011-02-10
Publication date: 2014-06-25
Anticipated expiration: 2031-02-10
Also published as: CN102637736A

Abstract

本发明公开了高压LDMOS器件，属于半导体技术领域，包括半导体衬底、源掺杂区、漏掺杂区、多晶硅栅极、漂移扩散区、第一阱区，第二阱区，第三阱区、第一浅沟槽隔离结构和第二浅沟槽隔离结构。本发明通过在高压LDMOS器件的漂移扩散区增加第一浅沟槽隔离结构，并限定第一浅沟槽隔离结构的位置，使得器件表面击穿电压增加，从而解决eFlash在HV应用中器件表面击穿电压低的问题，同时在流片过程中不需要额外定制掩模板，制作成本较低。

Description

高压LDMOS器件

技术领域

本发明涉及半导体器件，尤其涉及横向功率MOSFET(lateral powerMOSFET)器件，属于半导体技术领域。

背景技术

DMOS主要有两种类型垂直双扩散金属氧化物半导体场效应管VDMOSFET(vertical double-diffused MOSFET，简称VDMOS)和横向双扩散金属氧化物半导体场效应LDMOSFET(lateral double-diffused MOSFET，简称LDMOS)。LDMOS由于更容易与CMOS工艺兼容而在业内被广泛地采用。

目前，高压横向扩散金属氧化物半导体晶体管HV LDMOS(Highvoltagelateral diffused metal oxide semiconductor)被广泛地使用在嵌入式闪存eFlash(embedded flash)中。HV LDMOS器件已经被整合在标准的0.18μm的eFlash工艺制程里。在集成度和性能有提高的前提下，eFlash需在高工作电压下执行读、写。编程电压通常由HV LDMOS提供，相对于普通的LDMOS，HVLDMOS可以提供较高的电平和较高的器件表面击穿电压。目前的MOS晶体管结构和生产工艺，特别是高压MOS器件的结构和生产工艺仍难以同时兼顾低的生产成本和足够高的器件表面击穿电压。现有技术中采用场板和RESURF技术来提高器件表面击穿电压。其中场板技术是一种常用的提高PN结击穿电压的结终端技术，而RESURF(Reduced Surface Field)技术意即降低表面电场，RESURF技术就是通过改变漂移区的尺寸比，在由原来的纵向结构变成横向浅结结构时，使高压漂移区内对应的耗尽电荷总量不变，在PN结反偏时，它可有效地降低PN结的表面峰值电场，避免PN结过早击穿。这两种方法通常需要在LDMOS普通制程中添加额外工艺步骤及条件以达到目的，制作成本相对较高。

为克服这些缺点，本发明提出一种LDMOS器件结构，用于在0.18μm的eFlash中的高压应用。本发明中，在LDMOS漂移区中的浅沟槽隔离结构，能够增加器件表面临界击穿电压。这是因为LDMOS通常在漏极与栅极附近区域最先被击穿，加了浅沟槽隔离结构，即增强了这个区域的耐压能力。本发明在LDMOS制程中不需要额外的工艺步骤及条件，降低了制作成本。

发明内容

本发明提供高压LDMOS器件，该器件解决了eFlash在HV应用中器件表面击穿电压低的问题，同时在流片过程中不需要额外定制掩模板，制作成本较低。

为解决上述技术问题，本发明提供的高压LDMOS器件，其包括：

第一导电类型的半导体衬底；

第一导电类型的第一阱区，位于所述半导体衬底中；

第一导电类型的第二阱区，位于所述半导体衬底中并与所述第一阱区有一定间隔；

第二导电类型的漂移扩散区，位于所述半导体衬底中第一阱区与第二阱区之间；

栅氧化层，位于所述半导体衬底上且覆盖部分所述漂移扩散区及部分第一阱区；

多晶硅栅极，位于所述栅氧化层上；

第一浅沟槽隔离结构，位于所述漂移扩散区中，且在水平方向上与所述栅氧化层及多晶硅栅极部分重叠；

第二浅沟槽隔离结构，位于所述半导体衬底中，在水平方向上紧邻所述漂移扩散区，并与所述第二阱区部分重叠；

第二导电类型的漏掺杂区，位于所述漂移扩散区中第一浅沟槽隔离结构和第二浅沟槽隔离结构之间；

第二导电类型的源掺杂区，位于所述第一阱区中；

第一导电类型的第三阱区，位于所述第一阱区中，且与所述源掺杂区相邻接触，并远离所述漂移扩散区。

上述高压LDMOS器件，所述多晶硅栅极的长度范围为1.1μm～2.2μm；所述栅氧化层的厚度范围为

所述第一浅沟槽隔离结构与所述第一阱区的相邻边界距离范围为0.2μm～0.6μm；所述第一浅沟槽隔离结构与所述多晶硅栅极在水平方向的重叠部分尺寸范围为0.1μm～0.5μm所述第一浅沟槽隔离结构超出所述多晶硅栅极部分的尺寸范围为0.1μm～0.5μm；所述漏掺杂区的长度范围为0.2μm～0.6μm。

当上述的高压LDMOS器件为N型LDMOS器件时，所述第一半导体类型为P型，所述第二半导体类型为N型。

上述的N型高压LDMOS器件，所述漂移扩散区与第二阱区相邻接触。

上述的N型高压LDMOS器件，所述源掺杂区与所述漏掺杂区的掺杂浓度范围均为1×10²⁰cm^-3～5×10²⁰cm^-3；所述第一阱区的掺杂浓度范围为2×10¹²cm^-3～3×10¹²cm^-3；所述漂移扩散区掺杂浓度范围为1×10¹²cm^-3～2×10¹²cm^-3。

当上述的高压LDMOS器件为P型LDMOS器件时，所述第一半导体类型为N型，所述第二半导体类型为P型。

上述的P型高压LDMOS器件，所述漂移扩散区与第二阱区具有一间隔，其间隔距离范围为0.45μm～0.85μm。

上述的P型高压LDMOS器件，所述源掺杂区与所述漏掺杂区的掺杂浓度范围均为1×10¹⁹cm^-3～5×10¹⁹cm^-3，所述第一阱区的掺杂浓度范围为1×10¹²cm^-3～2×10¹²cm^-3；所述漂移扩散区掺杂浓度范围为2×10¹²cm^-3～3×10¹²cm^-3。

上述N型高压LDMOS器件与P型高压LDMOS器件的工艺制程均与与0.18μm的eFlash工艺兼容。

本发明提出一种LDMOS器件结构，用于在0.18μm的eFlash中的高压应用。本发明中，在LDMOS漂移扩散区中的浅沟槽隔离结构，能够增加器件的临界击穿电压。这是因为LDMOS通常在漏极与栅极附近区域最先被击穿，加了浅沟槽隔离结构，即增强了这个区域的耐压能力。本发明在LDMOS制程中不需要额外的工艺步骤及条件，降低了制作成本。

附图说明

图1本发明提供的LDMOS器件结构示意图；

图2本发明提供的N型LDMOS器件结构示意图；

图3本发明提供的P型LDMOS器件结构示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明作进一步的详细描述。

图1为本发明提供的高压LDMOS器件500结构。

如图1所示，高压LDMOS器件500包括：

半导体衬底60；

第一导电类型的第一阱区50，位于半导体衬底60中；

第一导电类型的第二阱区55，位于半导体衬底60中，且与第一阱区50有一定间隔；

第二导电类型的漂移扩散区47，位于所述半导体衬底60中，且位于第一阱区50与第二阱区55之间；

栅氧化层56，位于所述半导体衬底60上，且覆盖部分漂移扩散区53及部分第一阱区50；

多晶硅栅极58，位于所述栅氧化层56上；

第一浅沟槽隔离结构53，位于所述漂移扩散区47中，且在水平方向上与栅氧化层56及多晶硅栅极58部分重叠；

第二浅沟槽隔离结构54，位于P衬底60中，在水平方向上紧邻漂移扩散区47，并与第二阱区55部分重叠；

第二导电类型的漏掺杂区57，位于漂移扩散区47中，且位于第一浅沟槽隔离结构53和第二浅沟槽隔离结构54之间；

第二导电类型的源掺杂区52，位于第一阱区50中，且位于所述第二阱区55与所述漂移扩散区47之间；

第一导电类型的第三阱区51，位于第一阱区50中，且与源掺杂区52相邻接触，并远离漂移扩散区47。

图2为本发明提供的N型高压LDMOS器件100结构。

如图2所示，N型高压LDMOS器件100包括：

P衬底20；

P型的第一阱区10，在P衬底20中；

P型的第二阱区15，在P衬底20中并与第一阱区10有一定间隔；

N型的漂移扩散区7，位于P衬底20中，且位于第一阱区10与第二阱区15之间；

栅氧化层16，位于P衬底20上且覆盖部分漂移扩散区13及部分第一阱区10；

多晶硅栅极18，位于栅氧化层16上；

第一浅沟槽隔离结构13，位于漂移扩散区7中，且与栅氧化层16及多晶硅栅极18部分重叠；

第二浅沟槽隔离结构14，位于P衬底20中，在水平方向上紧邻漂移扩散区7，并与第二阱区15部分重叠；

N型的漏掺杂区17，位于漂移扩散区7中，且位于第一浅沟槽隔离结构13和第二浅沟槽隔离结构14之间；

N型的源掺杂区12，位于第一阱区10中，且位于第二阱区15与漂移扩散区7之间；

P型的第三阱区11，位于第一阱区10中，且与源掺杂区12相邻接触，并远离漂移扩散区7。

上述N型高压LDMOS器件100中漂移扩散区7与第二阱区15相邻接触。

上述N型高压LDMOS器件100中，多晶硅栅极18的长度L1范围为1.8μm～2.2μm；栅氧化层16的厚度D1范围为

第一浅沟槽隔离结构13与第一阱区10的相邻边界距离L2范围为0.2μm～0.6μm；第一浅沟槽隔离结构13与多晶硅栅极18在水平方向的重叠部分尺寸L3范围为0.1μm～0.5μm；第一浅沟槽隔离结构13超出多晶硅栅极18部分的尺寸L4范围为0.1μm～0.5μm；漏掺杂区17的长度L6范围为0.2μm～0.6μm。

作为最佳实施例，上述N型高压LDMOS器件100中，多晶硅栅极18的长度L1为2μm；栅氧化层16的厚度D1范围为

第一浅沟槽隔离结构13与第一阱区10的相邻边界距离L2为0.4μm；第一浅沟槽隔离结构13与多晶硅栅极18在水平方向上的重叠部分尺寸L3为0.3μm；第一浅沟槽隔离结构13超出多晶硅栅极18部分的尺寸L4为0.3μm；漏掺杂区17的长度L6为0.4μm。

图3为本发明提供的P型高压LDMOS器件200结构。

如图2所示，一种P型高压LDMOS器件200，其包括：

N衬底40；

N型的第一阱区30，位于N衬底40中；

N型的第二阱区35，位于N衬底40中，并与第一阱区30有一定间隔；

P型的漂移扩散区26，位于N衬底40中，且位于第一阱区30与第二阱区35之间；

栅氧化层36，位于N衬底40上且覆盖部分漂移扩散区26及部分第一阱区30；

多晶硅栅极38，位于栅氧化层36上；

第一浅沟槽隔离结构33，位于漂移扩散区26中，且在水平方向上与栅氧化层36及多晶硅栅极38部分重叠；

第二浅沟槽隔离结构34，位于N衬底40中，在水平方向上紧邻漂移扩散区26，并与第二阱区35部分重叠；

P型的漏掺杂区37，位于漂移扩散区26中，且位于第一浅沟槽隔离结构33和第二浅沟槽隔离结构34之间；

P型的源掺杂区32，位于第一阱区30中，且位于第二阱区35与漂移扩散区26之间；

N型的第三阱区31，位于第一阱区30中，且与源掺杂区32相邻接触，并远离漂移扩散区26。

上述P型高压LDMOS器件200中，多晶硅栅极38的长度L7范围为1.1μm～1.5μm；栅氧化层36的厚度D2范围为

第一浅沟槽隔离结构33与第一阱区30的相邻边界距离L8范围为0.2μm～0.6μm；第一浅沟槽隔离结构33与多晶硅栅极38在水平方向上的重叠部分尺寸L9范围为0.1μm～0.5μm；第一浅沟槽隔离结构33超出多晶硅栅极38部分的尺寸L10范围为0.1μm～0.5μm；漏掺杂区37的长度L12范围为0.2μm～0.6μm；漂移扩散区26与第二阱区35的间隔距离L11范围为0.45μm～0.85μm。

作为最佳实施例，上述P型高压LDMOS器件200中，多晶硅栅极38的长度L7为1.3μm；栅氧化层36的厚度D1范围为

第一浅沟槽隔离结构33与第一阱区30的相邻边界距离L8为0.4μm；第一浅沟槽隔离结构33与多晶硅栅极38在水平方向的重叠部分尺寸L9为0.3μm；第一浅沟槽隔离结构33超出多晶硅栅极38部分的尺寸L10为0.3μm；漏掺杂区37的长度L12为0.4μm；漂移扩散区26与第二阱区35的距离L11为0.65μm。

上述N型高压LDMOS器件100与P型高压LDMOS器件200结构的主要区别在于漂移扩散区与第二阱区的距离不同。

上述N型高压LDMOS器件100与P型高压LDMOS器件200均与0.18μm的eFlash工艺兼容。

在不偏离本发明的精神和范围的情况下还可以构成许多有很大差别的实施例。应当理解，除了如所附的权利要求所限定的，本发明不限于在说明书中所述的具体实施例。

Claims

1.高压LDMOS器件，其特征在于，其包括：

第一导电类型的半导体衬底；

第一导电类型的第一阱区，位于所述半导体衬底中；

多晶硅栅极，位于所述栅氧化层上;

第二导电类型的源掺杂区，位于所述第一阱区中第二阱区与漂移扩散区之间；

2.根据权利要求1所述高压LDMOS器件，其特征在于，所述多晶硅栅极的长度范围为1.1μm～2.2μm；所述栅氧化层的厚度范围为

所述第一浅沟槽隔离结构与所述第一阱区的相邻边界距离范围为0.2μm～0.6μm；所述第一浅沟槽隔离结构与所述多晶硅栅极在水平方向的重叠部分尺寸范围为0.1μm～0.5μm；所述第一浅沟槽隔离结构超出所述多晶硅栅极部分的尺寸范围为0.1μm～0.5μm；所述漏掺杂区的长度范围为0.2μm～0.6μm。

3.根据权利要求1或2所述的高压LDMOS器件，其特征在于，所述第一导电类型为P型，所述第二导电类型为N型。

4.根据权利要求3所述的高压LDMOS器件，其特征在于，所述漂移扩散区与所述第二阱区相邻接触。

5.根据权利要求3所述的高压LDMOS器件，其特征在于，所述源掺杂区与所述漏掺杂区的掺杂浓度范围均为1×10²⁰cm^-3～5×10²⁰cm^-3；所述第一阱区的掺杂浓度范围为2×10¹²cm^-3～3×10¹²cm^-3；所述漂移扩散区掺杂浓度范围为1×10¹²cm^-3～2×10¹²cm^-3。

6.根据权利要求1或2所述的高压LDMOS器件，其特征在于，所述第一导电类型为N型，所述第二导电类型为P型。

7.根据权利要求6所述的高压LDMOS器件，其特征在于，所述漂移扩散区与第二阱区具有一间隔，其间隔距离范围为0.45μm～0.85μm。

8.根据权利要求6所述的高压LDMOS器件，其特征在于，所述源掺杂区与所述漏掺杂区的掺杂浓度范围均为1×10¹⁹cm^-3～5×10¹⁹cm^-3，所述第一阱区的掺杂浓度范围为1×10¹²cm^-3～2×10¹²cm^-3；所述漂移扩散区掺杂浓度范围为2×10¹²cm^-3～3×10¹²cm^-3。