CN1591800A - 改善高压元件结构的制造方法 - Google Patents

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Abstract

本发明提供一种改善高压元件结构的制造方法，其可顺利整合于使用浅沟渠隔离结构的深次微米制程中。本发明可在漏极与半导体基底之间形成多重较深且较淡的掺杂区域，包括N－型漂移区域及N型掺杂井区，使漏极区域与半导体基底之间的掺质浓度依序递减。本发明利用漏极浓度大于N型掺杂井区浓度大于漂移区域浓度的递减掺杂浓度，以降低其接合面的电场强度，并增加崩溃电压，同时可改善高压晶体管的驱动电流。

Description

改善高压元件结构的制造方法
技术领域
本发明涉及一种半导体元件的制造方法，特别是关于一种可改善高压元件(HighVoltage Device)结构与元件特性的高压元件制造方法。
背景技术
高压元件是应用在电子产品中需要以高电压操作的部份，通常在集成电路的架构中，有些产品在输入/输出(I/O)区域中的控制元件会比在核心元件区域中的控制元件所需的电压更大，使该输入/输出区域必须具有能耐更高电压的元件，以防止元件在高压下的正常操作不会发生电压崩溃(Breakdown)等现象；所以高压元件的结构与一般元件并不相同。
一般半导体元件如具有高压金属氧化物半导体元件的结构时，其结构如图1所示，此高压金属氧化物半导体元件的制造步骤如下：首先，在一P型半导体基底10中形成一高压元件中的N型漂移(N-drift)区域12；然后在半导体基底10表面沉积一场氧化层(Field Oxide)14，再于场氧化层14表面形成一栅极结构16，其包含栅极氧化层(Gate Oxide)162与多晶硅层164；最后，利用离子注入技术在半导体基底10中形成N+型离子掺杂区域，以作为源极18与漏极20。
利用上述现有制程制作出的高压元件，其漂移区域12沿着信道表面处且靠近图中A点的区域，此区域的电场(Electric Field)较高，电位较为拥挤(PotentialCrowding)，使漂移区域12所形成的空乏区(Depletion Region)不足以抵抗高电压的电场，进而容易使元件提前发生电压崩溃。而为了提高崩溃电压，现有的解决方式是采用降低漂移区域12的掺杂浓度，以增加空乏区的宽度，达到提高崩溃电压的目的；但该漂移区域12浓度的降低，将提高信道(Channel)在此区域的电阻，其导通电阻(On-resistance)将提高，导致晶体管元件的电流驱动(Current Driving)能力也相对降低。
发明内容
本发明所要解决的技术问题是提供一种改善高压元件结构的制造方法，其利用漏极区域与半导体基底之间的浓度依序递减，使其和基底接合面的电场强度降低，以提高崩溃电压，从而克服现有技术发生提早崩溃的缺陷。
为解决上述技术问题，本发明在一半导体基底内形成漂移区域，并于基底表面形成一薄氧化层及一图案化氮化硅层；以图案化氮化硅层为光刻，蚀刻该基底，以形成数个浅沟渠，其内可填满一氧化物，以形成浅沟渠隔离结构；然后利用第一图案化光阻为光刻，蚀刻图案化氮化硅层，以定义出场氧化区域，而后去除第一图案化光阻；在该场氧化区域内形成场氧化层，随后去除该氮化硅层及薄氧化层；在半导体基底上依序形成一栅极氧化层及多晶硅栅极结构，并在基底中形成作为源/漏极的重离子掺杂区域；接着利用第二图案化光阻为光刻，在漂移区域内掺杂形成一掺杂井区，而后去除第二图案化光阻，最后对半导体基底进行高温退火及驱入的步骤。
本发明的优点是：可提高崩溃电压，可增加高压元件的驱动电流，从而改善元件的特性。
下面通过具体实施例配合附图详细说明，以进一步了解本发明的目的、技术内容、特点及其所达成的功效。
附图说明
图1是现有的高压金属半导体元件的结构剖视图。
图2至图9为本发明制作高压元件的各步骤构造剖视图。
标号说明：
10半导体基底    12漂移区域
14场氧化层          16栅极结构
162栅极氧化层       164多晶硅层
18源极              20漏极
30P型半导体基底     32漂移区域
34薄氧化层          36图案化氮化硅层
38浅沟渠            40氧化物
42浅沟渠隔离结构    44图案化氮化硅层
46场氧化区域        48场氧化层
50栅极氧化层        52多晶硅层
54源极              56漏极
58第二图案化光阻    60N型掺杂井区
具体实施方式
本发明是在漏极区域与半导体基底之间形成浓度依序递减的掺杂区域(DopantArea)，使紧邻漏极区域的浓度最高，然后其浓度呈递减分布，接近半导体基底的区域的浓度最低，此区域的浓度与漂移区域相当，以利用此改善高压元件结构来同时提高崩溃电压与驱动电流。
图2至图9为本发明的较佳实施例在制作高压元件的各步骤构造剖视图，如图所示，本发明的制程包括有下列步骤：首先，提供一P型半导体基底30，请参阅图2所示，在半导体基底30内利用离子注入法形成一N型淡掺杂井区，其是作为高压元件的N-型漂移区域32，其是利用约为100千电子伏特(KeV)至180KeV左右的能量，将磷离子等N型掺质注入于该半导体基底30中，并经高温热制程使磷离子掺杂驱入(drivein)于半导体基底30中而形成掺杂剂量介于1*1012/每立方公分至5*1013/每立方公分之间的漂移区域32。
再参考图2所示，利用化学气相沉积(CVD)技术，于该半导体基底30表面依序沉积一薄氧化层(Thin Oxide Layer)34及一图案化氮化硅层36；其中，该图案化氮化硅层36的制作方式，是利用一图案化光阻层覆盖于一氮化硅层表面，并以此图案化光阻层为光刻，蚀刻去除部份的该氮化硅层，以形成如图所示的图案化氮化硅层36，完成后即可去除图案化光阻层。
再以该图案化氮化硅层36为光刻，蚀刻去除露出的半导体基底30，以便于其中形成数个浅沟渠38，亦请参考图2所示，并利用化学气相沉积技术在半导体基底上沉积一层氧化物40，使其填满该浅沟渠38中，进而形成浅沟渠隔离(STI)结构42；而后利用化学机械研磨(CMP)技术，对该层氧化物40进行研磨步骤，直到将该氧化物40研磨至图案化氮化硅层36为止，如图3所示。
接着，利用微影蚀刻制程，在半导体基底30上形成第一图案化光阻(图中未示)，以此第一图案化光阻为光刻，再干蚀刻去除部份该图案化氮化硅层36，以形成如图4所示的图案化氮化硅层44，进而定义出场氧化区域46，随后去除第一图案化光阻。
利用高温热氧化制程，在该场氧化区域46内形成场氧化层(FOX)48，如图5所示；完成场氧化层48的制作后，利用湿蚀刻方式，去除该图案化氮化硅层44及薄氧化层34。
请参阅图6所示，在半导体基底30表面先成长一栅极氧化层50，在其上再沉积形成一多晶硅层52，再利用一图案化光阻，蚀刻定义该多晶硅层52，以形成一具有多晶硅层52及其下方的栅极氧化层50的栅极结构。
然后，在多晶硅层52二侧的该半导体基底30内进行重离子注入步骤，以便在半导体基底30中形成有N+型重离子掺杂区域，如图7所示，其可分别作为源极54及漏极56。
利用微影蚀刻制程，在半导体基底30上形成第二图案化光阻58，请参考图8所示，并以此第二图案化光阻58为光刻，在半导体基底30内进行离子注入步骤，以便在该漂移区域32内且位于漏极56下方掺杂形成一N型掺杂井区60。此时，该漏极56的掺质浓度大于该N型掺杂井区60的掺质浓度，且该N型掺杂井区60的掺质浓度大于漂移区域32的掺质浓度。
掺杂形成N型掺杂井区60的制作后，即可蚀刻去除第二图案化光阻58，如图9所示，最后对该半导体基底进行高温退火及驱入的步骤，通过驱入步骤来调整浓度分布，并对离子撞击过的区域进行晶格结构的修补。
依本发明所制作出的高压元件的结构，其在场氧化层48下方的漂移区域32的浓度可具有较一般更轻微的掺杂，而在漏极56与半导体基底30之间形成多重较深且较淡的掺杂区域，即N型淡掺杂井区(漂移区域)32及N型掺杂井区60，其掺质浓度依序为该N+型重离子掺杂区域(漏极)56之掺质浓度＞该N型掺杂井区60的掺质浓度＞漂移区域32的掺质浓度。如此，靠近接合面的地方，如图9中的A点区域，不易发生电位拥挤的现象，进而提高其崩溃(breakdown)电压；且因靠近漏极区域的掺质浓度不会太低，其高压晶体管的电流驱动能力(current driving)亦可相对改善。
另一方面，本发明的制程可顺利整合于使用浅沟渠隔离结构的深次微米(deep-submicron)制程中，N型掺杂井的形成因有浅沟渠隔离结构当作隔绝，所以不会造成主动区域(active area)之间的短路(short)现象。
以上所述的实施例仅用于说明本发明的技术思想及特点，其目的在于使本领域内的普通技术人员能够了解本发明的内容并据以实施，并不仅以此限定本发明的专利范围，即凡依本发明所揭示的精神所作的同等变化或修饰，仍涵盖在本发明的专利范围内。

Claims (10)

1、一种改善高压元件结构的制造方法，其特征在于，包括下列步骤：
提供一半导体基底，其已形成有漂移区域；
在该半导体基底上形成一薄氧化层及一图案化氮化硅层；
以该图案化氮化硅层为光刻，蚀刻该半导体基底，以便在其中形成浅沟渠，并在该浅沟渠中填满一氧化物，进而形成浅沟渠隔离结构；
在该半导体基底上形成第一图案化光阻，以该第一图案化光阻为光刻，蚀刻该图案化氮化硅层，以定义出场氧化区域，而后去除该第一图案化光阻；
利用热氧化制程，在该场氧化区域内形成场氧化层，随后去除该氮化硅层及该薄氧化层；
在该半导体基底上依序形成一栅极氧化层及多晶硅栅极结构；
在该半导体基底中形成重离子掺杂区域，以作为源极与漏极；
在该半导体基底上形成第二图案化光阻，以该第二图案化光阻为光刻，在该漂移区域内掺杂形成一掺杂井区；及
去除该第二图案化光阻，对该半导体基底进行高温退火及驱入的步骤。
2、根据权利要求1所述的改善高压元件结构的制造方法，其中该漂移区域为N型淡掺杂井区。
3、根据权利要求1所述的改善高压元件结构的制造方法，其中漂移区域是利用100至180千电子伏特(KeV)的能量，将磷离子等N型掺质注入该半导体基底中并经热制程使掺杂驱入所形成的。
4、根据权利要求1所述的改善高压元件结构的制造方法，其中该漂移区域的离子掺杂剂量介于1*1012/每立方公分至5*1013/每立方公分之间。
5、根据权利要求1所述的改善高压元件结构的制造方法，其中该浅沟渠填满该氧化物的步骤，是利用化学气相沉积方式完成的。
6、根据权利要求1所述的改善高压元件结构的制造方法，其中去除该氮化硅层与该薄氧化层的步骤，是利用湿蚀刻方式完成的。
7、根据权利要求1所述的改善高压元件结构的制造方法，其中在沉积形成该氧化物的步骤后，还包括一研磨步骤，将该氧化物研磨至该图案化氮化硅层为止。
8、根据权利要求7所述的改善高压元件结构的制造方法，其中研磨该氧化物的步骤是利用化学机械研磨(CMP)方式完成的。
9、根据权利要求1所述的改善高压元件结构的制造方法，其中该图案化氮化硅层的形成方法包括：
在该半导体基底上沉积一氮化硅层；
在该氮化硅层表面上形成一图案化光阻层；及
以该图案化光阻层为光刻，蚀刻该氮化硅层，以形成该图案化氮化硅层，而后去除该图案化光阻层。
10、根据权利要求1所述的改善高压元件结构的制造方法，其中该重离子掺杂区域的掺质浓度大于该掺杂井区的掺质浓度，且该掺杂井区的掺质浓度大于该漂移区域的掺质浓度。
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