CN101031999A - 减少cmos器件中的源极和漏极寄生电容 - Google Patents
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Abstract
一种制造基于半导体的器件的方法，包括：提供掺杂的半导体衬底；将第二掺杂剂引入衬底中以限定pn结；和将中和物质引入pn结附近的衬底中以减少与pn结相关的电容。基于半导体的器件包括具有第一和第二掺杂剂的半导体衬底。第一和第二掺杂剂限定pn结，并且中和物质中和pn附近的第一掺杂剂的一部分以减少与pn结相关的电容。
Description
技术领域
本发明涉及基于半导体的器件，具体是涉及提供减少寄生电容的基于半导体的器件和制造方法。
背景技术
集成电路一般包含对电路性能有害的固有寄生元件。例如，双极晶体管和金属氧化物半导体(MOS)晶体管的pn结在反向偏压条件下具有电容，并因此可用作寄生电容器。作为另一例子，互连线路可用于电容器电极，同样产生寄生电容器。这些电容元件被称为“寄生的”是因为它们可导致不希望有的效果。寄生电容元件可例如引入电路延迟。例如，在逻辑电路中，被驱动单元的寄生输入电容可用作驱动单元的负载电容，并因此可影响驱动单元的延迟时间。
在互补MOS(CMOS)电路中，MOS晶体管的源极和漏极表现出与限定在源极和衬底之间以及漏极和衬底之间的反向偏压pn结相关的电容。一般地，这些pn结被加反向偏压以将源极和漏极与衬底的下层部分隔开。反向偏压结的电容部分由结的耗尽宽度确定。
为了形成N型MOS晶体管，例如，掺杂有诸如硼(B)的p型掺杂剂的p型衬底可在所选区域中注入诸如砷(As)或磷(P)的n型掺杂剂，以形成相对浓掺杂的源极和漏极n型区。一般地，在源极和漏极区中，注入的n型掺杂剂浓度比衬底的p型掺杂大，由此将源极和漏极区转变成需要的n型状态。将n型源极和漏极区与下层衬底p型部分分开的pn结可因此用作寄生电容元件。源极和漏极可产生集成电路的总寄生电容的30％或更多。减少这种电容可提供增加的运行速度和降低的功率消耗。
为了减少源极和漏极寄生电容，可以在例如绝缘体上硅(silicon-on-insulator)(SOI)晶片上制造集成电路。不幸的是，SOI晶片比常规的硅晶片昂贵。并且，使用SOI晶片可能需要修改电路设计，可招致SOI特有的设计问题，诸如浮体(floating-body)和滞后效应，并可存在有关SOI晶片中的缺陷密度比标准硅晶片中的大的问题，这会降低器件制造产量并由此增加器件成本。
发明内容
本发明部分源自可以通过局部中和掺杂剂的一部分以增加与pn结相关的耗尽宽度从而减小与pn结相关的寄生电容的认识。可以例如通过用钝化物质和/或置换物质钝化驻留在置换晶格结点中的一些掺杂剂和/或从置换晶格结点置换出一些电活性掺杂剂，从而中和掺杂剂部分。例如，氢可钝化pn结附近的衬底中的一部分硼，以扩展n型源极或漏极区和下层p型衬底区之间的pn结的耗尽宽度。并且，可以例如通过等离子注入方便地共同注入氢和掺杂剂。
可以由同时包含注入物质和中和物质的注入材料形成等离子体。作为替代方案，可以由包含诸如掺杂剂物质的注入物质的注入材料以及从包含中和物质的中和材料形成等离子体。因此，虽然没有要求，但掺杂剂物质和中和物质的注入可同时发生。
在本发明的一些实施方案中，向等离子体供给掺杂剂气体和载气。可选择载气以提供可另外中和活性掺杂剂原子的物质。可以通过例如与中和物质形成电子键以钝化掺杂剂原子和/或通过被中和物质置换到间隙晶格结点上来中和掺杂剂原子。掺杂剂和中和物质可被依次注入，或者可从相同的等离子体被同时注入。因此，本发明可例如应用于基于等离子体注入的系统中。可从本发明的特征获益的等离子体注入系统可利用例如脉冲或连续的等离子体。
因此，在第一方面中，本发明的特征是一种制造基于半导体的器件的方法。该方法包括：提供包括半导体和第一掺杂剂的衬底；将第二掺杂剂引入到衬底中；和将中和物质引入到衬底中。第一和第二掺杂剂限定衬底中的pn结。中和物质通过减少pn结附近的第一掺杂剂的活性浓度而减小与pn结相关的电容。
可选择中和物质的剂量以提供少于所有第一掺杂剂的中和。例如，可选择剂量以提供足够的中和物质，以将第一掺杂剂的活性浓度减少约20～90％。可通过例如增加结耗尽宽度以减小pn结的电容。例如可以在生长过程中，通过扩散和/或通过注入将第一掺杂剂引入半导体中。
在第二方面中，本发明的特征是一种基于半导体的器件。该器件包括衬底。该衬底包括半导体、限定pn结的第一和第二掺杂剂和中和物质。中和物质局部中和第一掺杂剂物质的一部分以减小与pn结相关的电容。pn结可与晶体管相关。
附图说明
不打算按比例绘制附图。在附图中，各图中示出的各个相同或大致相同的元件由相同或相似的附图标记表示。为了清楚，不是每个元件都会在每个图中被标注。在附图中：
图1是根据本发明原理制造基于半导体的器件的方法的实施方案流程图；
图2a是根据本发明原理的基于半导体的pn结的实施方案断面图；
图2b是根据本发明原理的基于半导体的器件的实施方案断面图。
具体实施方式
本发明不限于在以下的说明中阐述或在附图中示出的元件的结构和配置的详细应用。本发明能够具有其它实施方案并可以以各种方式被实践或实施。并且，这里使用的措词和术语用于说明而不应视为限制。这里使用“包括”、“包含”或“具有”，“含有”以及它们的变化意味着包含其后列出的项目及其等同物以及附加的项目。
这里使用的词语“等离子体”是广义的等离子体，是指可类似气体的相，可以包含电子、原子或分子离子、原子或分子自由基物质(species)(即，激活的中性物质)和中性原子和分子中的任意或全部。等离子体一般具有大致为零的净电荷。等离子体可通过例如电离和/或分解事件由一种或更多种材料形成，该电离和/或分解事件又可通过电源用例如电感和/或电容耦合激励。
这里使用的短语“等离子体注入”是指利用来自等离子体的注入而没有常规的射束注入机(beam implanter)的质量选择(mass selection)特征的的注入技术。等离子体注入机一般在同一腔室中包含衬底和等离子体。等离子体由此可接近衬底或浸入衬底。通常，来自等离子体的各种物质类型将注入衬底中。当用于本文中时，词语“物质”可指原子、分子或它们的集合，它们可以为中性、离子化或激发态。
图1是根据本发明原理的制造基于半导体的器件的方法100的实施方案流程图。提供衬底，该衬底包括诸如硅的半导体和第一掺杂剂，以提供p型或n型衬底。方法100包括将第二掺杂剂引入衬底中(步骤110)以与第一掺杂剂共同限定pn结，并将中和物质引入衬底中(步骤120)以降低与pn结相关的电容。该器件可以为例如电路的元件，例如二极管或晶体管。晶体管例如可以为MOS晶体管或双极晶体管。作为替代方案，器件可以为电路的一部分或完整的电路。
第二掺杂剂的引入(步骤110)导致衬底的一部分从p型转变成n型或从n型转变成p型，这与第一和第二掺杂剂的类型相关。由此在转变的区域和邻近的衬底之间出现pn结。pn结可与例如晶体管的源极和/或漏极相关，例如MOS晶体管。
衬底可以为例如p型或n型硅晶片。如半导体制造技术领域中的技术人员公知的那样，可以通过例如生长硅晶体同时分别加入诸如B、P或As的掺杂剂来制造这种晶片。因此，第一掺杂剂可以为例如用于p型晶片的B或用于n型晶片的P或As。然后可通过例如分别将n型掺杂剂或p型掺杂剂引入(步骤110)希望的区域中从而在晶片中形成源极和漏极区。例如，可通过诸如等离子注入的注入或通过扩散，引入(步骤110)第二掺杂剂。
在以下的说明中，提到特定的掺杂剂和特定的中和物质的本发明的示例性实施方案意图不是限于这些材料。应当理解，本发明的原理可被应用于宽范围的注入材料和注入物质上。因此，为了简单起见，一些所述的本发明实施方案提到引入As以产生晶体管的源极和漏极区的硼掺杂衬底。但是，本发明的原理可被应用于其它材料和器件结构以减小结电容。
可以通过例如经衬底的表面扩散或注入As从而将作为第二掺杂剂的砷引入衬底中(步骤110)。如半导体制造技术领域中的技术人员公知的那样，可以通过使用具有基本上均匀分布的B掺杂剂的硅衬底开始制造MOS晶体管。然后可通过将相对较高浓度的As引入衬底的区域中形成MOS晶体管的源极和漏极。由于源极和漏极区域中的As比这些区域中的B的浓度高，因此源极和漏极区从p型转变成n型材料。
此外，可以通过例如首先在p型衬底中形成n型掺杂剂的阱在同一(p型)衬底中形成p型MOS晶体管。然后可以通过引入p型掺杂剂在阱中形成源极和漏极区，以在n型阱内限定p型源极和漏极区。因此，本发明的原理可例如被应用于改善在阱中形成的晶体管以及在制造过程中需要较少的掺杂步骤的晶体管。
中和物质可被引入以通过减小pn结的耗尽宽度来减小pn结的电容(步骤120)。半导体器件技术领域中的技术人员可以理解，pn结的电容可部分由反向偏压的结的耗尽宽度确定。耗尽宽度又可部分由限定pn结的掺杂剂的浓度确定。
中和物质可为钝化物质和/或置换物质。可选择中和物质以降低pn结附近的活性掺杂剂的浓度，由此增加耗尽宽度。例如，氢(H)可被用作钝化物质以与掺杂剂原子电子结合从而使它们减活(这里使用的词语“氢”包含氢的同位素，诸如氘)。可选择pn结附近的中和物质的浓度以使掺杂剂中的所需部分减活。
一般地，对较低的掺杂剂的浓度，特定偏压条件的耗尽宽度较大。半导体器件技术领域中的技术人员可以理解，活性掺杂剂的净浓度可对耗尽宽度具有起主导作用的影响。具体地，在较低的浓度水平下，形成较大的耗尽宽度以在pn结两端容纳特定的偏压降。
在具有重掺杂的源极或漏极的典型MOS晶体管中，大部分耗尽宽度在pn结的较少掺杂的一侧出现。在这种情况下，pn结的衬底侧的掺杂剂浓度可在很大程度上确定耗尽宽度的范围。通过钝化例如衬底中的一部分B，可以增加耗尽宽度并由此降低电容。
因此，在根据本发明的原理的一个例子中，方法100被应用于p型硼掺杂的硅晶片中。通过将相对较高的浓度的As注入希望的区域中、然后通过退火以使掺杂剂中的至少一些减活，形成源极和漏极区。氢被注入以中和邻近pn结的衬底中的一部分硼，由此降低源极和漏极区附近的p型衬底部分中的活性掺杂剂净浓度。给定电压条件下的耗尽宽度可由此比在没有引入例如钝化H的情况下获得的耗尽宽度大，并由此降低电容。如下面更详细地说明的那样，H可在注入As的过程之前、之中和/或之后被注入。
更一般地，根据本发明的原理，衬底可包括掺杂的硅层。例如，如半导体器件技术领域中的技术人员公知的那样，通过加入诸如磷或硼的掺杂剂制成为n型或p型，衬底可以n型或p型硅晶片。如半导体器件技术领域中的技术人员公知的那样，衬底可例如为硅片，该硅晶片也可以例如以绝缘体上硅(SOI)晶片的形式结合埋入的绝缘层。中和物质可以为H或可有助于掺杂剂原子的钝化和/或置换的其它材料。
一般地，优选中和pn结附近的部分第一掺杂剂而不是简单地提供具有较低浓度的第一掺杂剂的衬底。在后一种情况下，邻近例如MOS晶体管的沟道区的衬底也将会具有较低浓度的第一掺杂剂。这种晶体管可产生例如穿通(punch-through)失效。因此，根据本发明的原理，第一掺杂剂的活性浓度可在pn结附近较低而在器件的其它部分附近保持较高的浓度水平。
可以通过例如扩散或注入来引入第二掺杂剂(步骤110)。可通过例如射束(beam)注入或等离子体注入实现注入。方法100还可包括由中和材料和掺杂剂材料形成等离子体(步骤111)。等离子体注入可被用于例如同时注入掺杂剂物质和中和物质。可例如通过使用掩模或例如通过自对准过程选择性地将第二掺杂剂引入pn结附近。
第二掺杂剂可包括一种或更多种掺杂剂物质，并可由包含掺杂剂物质的一种或更多种掺杂剂材料提供(步骤112)。一些适当的掺杂剂材料包含例如AsH3、PH3、BF3、AsF5、PF3、B5H9和B2H6。中和物质可包括由一种或更多种中和材料提供的一种或更多种物质。中和材料可作为例如注入系统中的载气被提供(步骤122)。更一般地，可利用载气，不管它是否提供中和物质。一些载气包括He、Ne、Ar、Kr和Xe。
作为替代方案，在一些实施方案中，材料同时提供第二掺杂剂物质和中和物质(步骤132)。例如，中和物质可由掺杂材料提供。例如，如果希望H为中和物质，那么一些可能的掺杂材料包括AsH3、PH3、B5H9、B2H6和其它的含H材料。因此，可从单一的材料形成等离子体，以同时提供掺杂剂和中和物质。并且，掺杂和中和物质可例如通过等离子体注入被共同注入。
当使用注入时，可通过任意类型的注入系统引入第二掺杂剂和中和物质(步骤110、120)。适当的系统包括基于DC、RF和微波动力(power)供应的系统。可通过例如电容耦合、电感耦合或波导将动力(power)传输给注入系统。可以使用多个注入步骤以引入第二掺杂剂(步骤110)和/或钝化物质(步骤120)。
离子注入机可包括例如将气体或固体材料转变成被很好地限定(well-defined)的离子束的离子源。离子注入机可对离子束进行质量分析，以选择希望的物质，并加速和引导希望的物质射束到衬底的目标区域。可例如通过射束扫描和/或目标移动在目标区域上分布射束。射束注入机可由此对于掺杂剂物质、掺杂剂离子注入能量和掺杂剂位置提供精确控制。
作为射束注入的一个替代方案，例如可使用等离子体注入，以开发其在较低的能量下潜在的较低成本和较高的生产能力。适当的等离子体注入技术包括例如等离子体浸没离子注入(PIII)。等离子体注入可利用例如可用于连续或间歇注入的连续或间歇等离子体。在利用间歇等离子体的一种适当类型的等离子体掺杂系统中，半导体晶片被放在位于等离子体掺杂室中用作阴极的导电台板(platen)上。包含所需材料的可电离气体被引入室内，并且，在台板和阳极之间施加电压脉冲，以在晶片附近形成具有等离子体覆盖层(sheath)的辉光放电等离子体。施加的电压脉冲例如可导致等离子体中的离子穿过等离子覆盖层并被注入到晶片中。注入的深度可与在晶片和阳极之间施加的电压相关。
等离子体注入技术可用于开发它们的注入掺杂剂物质以外的物质的能力。例如，各种各样的中性物质、激活的中性物质和各种离子可被注入衬底中。
可选择注入参数以控制注入的物质的位置和浓度水平。例如，可以通过选择合适的剂量和注入能量部分实现对pn结的活性掺杂剂浓度水平的期望影响。例如，可选择注入能量以将注入定位在pn结附近的下伏衬底中。可选择剂量以提供一定量的钝化物质，该钝化物质将中和所述结附近的下伏衬底中的很大一部分但不是全部的第一掺杂剂。
例如，pn结深度(衬底下面)可例如为约10～100nm，部分源自注入深度约5～70nm的第二掺杂剂。中和物质可被注入例如约20～200nm的深度，而一些实施方案具有pn结深度的目标值的约2X～5X的优选深度。氢的注入能量可以为例如约500eV～约10keV。对于约2×1018cm-3的第一掺杂剂浓度，氢的剂量可以为例如约1014～约5×1015cm-2。在一些实施方案中，诸如氢的中和物质的剂量与第一掺杂剂的浓度成比例。
在引入中和物质(步骤120)后，衬底可能需要退火，以在例如中和物质通过注入被引入时允许中和物质向掺杂剂原子迁移并与其反应。例如，退火可允许H原子向B原子扩散并与其结合以将其钝化。因此，钝化物质可使一部分掺杂剂物质原子的自由键饱和以防止饱和的原子向半导体材料贡献自由载流子。相反，置换物质可通过例如在离子注入过程中与掺杂剂原子碰撞或例如通过在后注入退火过程中从置换位置“推出”掺杂剂原子从而从活性置换晶格结点置换出掺杂剂原子。
第二掺杂剂和/或中和物质可通过等离子体注入被引入(步骤110、120)。当制造例如浅器件结时，使用等离子体注入技术会是有益的。与典型的离子束注入机相比，等离子体注入可在较低的能量下提供改进的剂量速率(dose rate)。例如，在低于10keV的能量下(例如亚90nm器件中浅结形成所常规要求的)，等离子体注入可为第二掺杂剂的引入(步骤110)提供较高的生产能力。
如上所述，等离子体注入可同时提供掺杂剂和中和物质的注入，并且掺杂剂和中和物质可由单一的注入材料提供。例如，等离子可由AsH3形成。除了未受激发的AsH3和其它的分子和原子以外，等离子可包括例如AsH3、AsH2、As和H的自由基、AsH2、AsH、As和H的正离子和电子。As和H可以由等离子体共同注入。并且，在由等离子体提供的单一物质中可以包括共同注入的As和H中的至少一些，例如AsH2。因此，在注入物质中，例如，电离的分子可同时包括第二掺杂剂和中和物质。作为替代方案，通过同时置换衬底中的部分第一掺杂剂物质和在衬底中提供第二掺杂剂，注入物质或掺杂剂物质也可用作中和物质。
如果AsH3被用作As和H的共同注入的注入材料，那么在本发明的一些实施方案中，选择注入参数以提供范围为从As剂量的约5％到约等于As剂量的H剂量。As剂量可被选择为约1014～约1016cm-2。
在MOS晶体管的情况下，在与限定晶体管源极和漏极区域相关的大多数或全部处理步骤之后引入中和物质(步骤120)。即，可优选在第一掺杂剂的期望部分已被中和后尽可能使第二掺杂剂和中和物质保持未受干扰。作为替代方案，诸如H的附加中和物质可在第二掺杂剂注入之前或之后被注入。可以利用引出电压(extraction voltage)注入附加中和物质，选择所述引出电压例如使之为用于注入第二掺杂剂的引出电压的水平的约0.2～2倍。
可选择中和物质的剂量以中和例如约20～90％的驻留在pn结下面的衬底中的第一掺杂剂。如上所述，有效的剂量将提供足够的中和物质以中和足够的掺杂剂，从而对结电容有显著的影响，同时不至于大到产生诸如穿通和泄漏的问题。选择适当的剂量，可以将电容减小例如约50％或高达约70％或更大。
图2a是可通过例如方法100制造的部分基于半导体的器件200的实施方案断面图。器件200包括衬底210。衬底210包括半导体、限定半导体中pn结J的第一和第二掺杂剂，和pn结局部的中和物质，所述中和物质中和pn结附近的部分第一掺杂剂以减小与pn结相关的电容。当向pn结施加反向偏压时，pn结与耗尽宽度W相关，如虚线所示。
图2b是可通过例如方法100制造的晶体管200a的实施方案断面图。晶体管200a包括：具有第一掺杂剂的硅基衬底210a、由第二掺杂剂限定的源极区230和漏极区240、与源极区230接触的源极接点231、与漏极区240接触的漏极接点241、邻近衬底210a的栅极接点220和栅极接点220和衬底210a之间的栅极介电层225。衬底210a还包括在源极和漏极区230、240附近的中和物质，该中和物质增加与源极和漏极区230、240相关的pn结的耗尽宽度。半导体器件制造领域技术人员可以理解，中和物质在源极和漏极区230、240局部，并可与源极和漏极区230、240自对准。
源极和漏极接点231、241可包括硅化物。栅极接点220可包括例如掺杂的导电多晶硅下部和硅化物上部。作为替代方案，栅极接点220可由另一导电材料形成，例如重掺杂的半导体；例如钛(Ti)、钨(W)、钼(Mo)、钽(Ta)或铟(Ir)的金属；或提供适当功函的金属化合物，例如氮化钛(TiN)、氮化钛硅(TiSiN)、氮化钨(WN)、氮化钽(TaN)、硅化钽(TaSi)、硅化镍(NiSi)或氧化铟(IrO2)。
衬底的一部分可外延生长，并且诸如B的第一掺杂剂物质可被加入到生长的外延层中。可例如通过沉淀金属层并使金属层与衬底210a反应形成源极和漏极接点231、241。
可通过现有技术中的各种常规方法例如热氧化或沉积技术来形成介电层225。栅极电介质225可以为例如1.0～10.0nm厚的二氧化硅层。或者，电介质225可以为例如氧氮化硅、氮化硅、多个氮化硅和氧化硅层、或高k电介质。当例如需要薄的有效栅极氧化物厚度例如等效于2.0nm或更薄的SiO2层厚度时，可以使用替代性的介电材料。
根据本发明的原理，晶体管200a可以用作NMOS或PMOS元件。晶体管200a可包括例如不同的掺杂类型和水平的源极、漏极和沟道层区域。
虽然由此说明了本发明的至少一个实施方案的几个方面，但应理解，本领域技术人员很容易想到各种变更、修改和改进。这种变更、修改和改进将构成本公开的一部分，并且将包含于本发明的精神和范围内。因此，以上的说明和附图仅仅是作为例子。
Claims (26)
1.一种制造基于半导体的器件的方法，包括：
提供包含半导体和第一掺杂剂的衬底；
将第二掺杂剂引入到衬底中，所述第一和第二掺杂剂在所述衬底中限定pn结；和
将中和物质引入到所述衬底中，以通过减少所述pn结附近的第一掺杂剂的电活性分数来减小与pn结相关的电容。
2.根据权利要求1的方法，其中，所述中和物质包含钝化所述pn结附近的部分第一掺杂剂的钝化物质。
3.根据权利要求1的方法，其中，所述中和物质包含从所述pn结附近的置换晶格结点置换部分第一掺杂剂的置换物质。
4.根据权利要求1的方法，其中，所述pn结与MOS晶体管的源极相关，并且所述第一和第二掺杂剂还限定与MOS晶体管的漏极相关的第二pn结。
5.根据权利要求1的方法，其中，引入所述中和物质包括通过当pn结处于反向偏压状态时增加与其相关的耗尽宽度来减小电容。
6.根据权利要求1的方法，其中，引入所述第二掺杂剂和引入所述中和物质基本上同时发生。
7.根据权利要求6的方法，还包括由所述中和物质以及由包含所述第二掺杂剂的至少一种化合物形成等离子体，和其中引入所述第二掺杂剂包括从所述等离子体进行等离子体注入所述第二掺杂剂，和引入所述中和物质包括从所述等离子体进行等离子体注入所述中和物质。
8.根据权利要求7的方法，其中，所述至少一种化合物包含选自AsH3、PH3和B2H6中的至少一种化合物。
9.根据权利要求1的方法，其中，所述钝化物质包含氢。
10.根据权利要求1的方法，其中，所述第一掺杂剂是B，所述第二掺杂剂选自P、As和Sb。
11.根据权利要求1的方法，其中，所述第二掺杂剂是B，所述第一掺杂剂选自P、As和Sb。
12.根据权利要求1的方法，其中，引入所述第二掺杂剂包括从选自辉光放电等离子体和RF等离子体的类型的等离子体来注入所述第二掺杂剂。
13.根据权利要求12的方法，还包括部分由包含所述中和物质的载气来形成所述等离子体。
14.根据权利要求13的方法，其中，所述中和物质包含选自He、Ne、Ar、Kr和Xe的惰性气体。
15.根据权利要求13的方法，其中，所述形成步骤包括由所述载气和掺杂剂气体的混合物形成所述等离子体，其中所述中和物质为所述气体混合物的0～90％。
16.根据权利要求1的方法，其中，引入所述中和物质包括选择所述中和物质的剂量，该剂量的所述中和物质将中和少于全部所述第一掺杂剂。
17.根据权利要求16的方法，所述中和物质的剂量为所述第二掺杂剂的剂量的约0.2～约2倍。
18.根据权利要求16的方法，其中，引入所述中和物质包括将所述第一掺杂剂的活性分数减少约20～90％。
19.根据权利要求1的方法，其中，引入所述中和物质包括将所述第一掺杂剂的活性分数减少到至少大到足以有效防止穿通的水平。
20.根据权利要求1的方法，其中，引入所述第二掺杂剂包括提供比所述第一掺杂剂的峰值浓度大的所述第二掺杂剂的峰值浓度。
21.根据权利要求1的方法，其中，引入所述中和物质包括选择所述中和物质的注入深度，使其与所述pn结的第一掺杂剂侧相关。
22.根据权利要求1的方法，其中，提供所述衬底包括在所述衬底生长和所述衬底生长之后中的一个过程中将所述第一掺杂剂引入到所述衬底中。
23.通过权利要求1的方法制造的基于半导体的器件。
24.一种基于半导体的器件，包含：
衬底，所述衬底包含半导体、限定pn结的第一和第二掺杂剂和中和所述pn结附近的所述第一掺杂剂物质的某一分数以减小与所述pn结相关的电容的中和物质。
25.根据权利要求24的器件，其中，所述pn结与晶体管的源极相关。
26.根据权利要求25的器件，其中，所述第一和第二掺杂剂限定与晶体管的漏极相关的第二pn结。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |