KR20100001866A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명에 따른 반도체 소자의 제조방법은, 리세스된 게이트 형성 영역을 갖는 셀 지역과, 상기 셀 지역에 인접하며 엔모스 및 피모스 형성 영역을 갖는 페리 지역을 포함하는 반도체 기판 상에 제1도전형 비정질 실리콘막을 형성하는 단계와, 상기 페리 지역의 피모스 형성 영역에 형성된 제1도전형 비정질 실리콘막 부분 내에 제2도전형 불순물을 주입하는 단계와, 상기 제2도전형 불순물이 주입된 제1도전형 비정질 실리콘막과, 상기 셀 지역 및 엔 모스 형성 영역 상에 형성된 제1도전형 비정질 실리콘막을 각각, 제2도전형 폴리실리콘막 및 제1도전형 폴리실리콘막으로 결정화되도록 함과 아울러, 상기 제2도전형 폴리실리콘막 내에 이온 주입된 제2도전형 불순물이 활성화되도록, 1차 열 처리하는 단계와, 상기 셀 지역 및 엔모스 형성 영역의 결정화된 제1도전형 폴리실리콘막 내에 제1도전형 불순물을 주입하는 단계와, 상기 제1도전형 불순물이 이온 주입된 제1도전형 폴리실리콘막을, 상기 제1도전형 불순물이 상기 셀 지역의 리세스된 게이트 형성 영역까지 확산되도록 함과 아울러, 상기 활성화된 페리 지역의 피모스 형성 영역에 이온 주입된 제2도전형 불순물이 재차 활성화되도록, 2차 열 처리하는 단계를 포함한다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 자세하게는, 폴리의 공핍(Depletion)을 향상시켜 트랜지스터의 구동 능력 및 단 채널 효과의 특성을 개선할 수 있는 반도체 소자의 제조방법에 관한 것이다.
주지된 바와 같이, 모스팻(MOSFET) 소자의 게이트는 도전막으로서 통상 폴리실리콘막을 사용해왔다. 이것은 상기 폴리실리콘막이 고융점, 박막 형성의 용이성, 라인 패턴의 용이성, 산화 분위기에 대한 안정성, 및 평탄한 표면 형성 등과 같은 게이트로서 요구되는 물성을 충분히 만족시키기 때문이다. 실제 모스팻 소자에 있어서, 폴리실리콘 게이트는 인(P), 비소(As) 및 보론(B) 등의 도펀트(Dopant)를 함유함으로써, 낮은 저항값을 구현하고 있다.
또한, 씨모스(CMOS) 소자는 셀 지역 및 엔모스(NMOS)와 피모스(PMOS) 영역에서 모두 N+ 폴리실리콘 게이트를 형성하여 왔다. 이 경우, 엔모스 소자는 표면 채널(Surface Channel)을 갖는 반면, 피모스 소자는 카운트 도핑(Count Doping)에 의해 매몰 채널(Buried Channel)을 갖는다.
한편, 반도체 소자의 고집적화 추세에 따라 게이트 전극의 폭, 예컨대, 게이트의 반-피치(Half-Pitch)가 100nm 이하로 좁아지게 되면서, 표면 채널 특성을 갖는 엔모스 소자와 달리 피모스 소자는 매몰 채널에 의해 단채널효과(Short Channel Effect)가 심화된다는 단점이 있다.
이에 따라, 근래에는 엔모스 형성 영역에는 인(P)이 도핑된 N+ 폴리 게이트를, 그리고, 피모스 형성 영역에는 보론(B)이 도핑된 P+ 폴리 게이트를 형성하는 듀얼 게이트 형성방법이 이용되고 있다. 이러한 듀얼 게이트 형성방법의 경우, 엔모스 및 피모스 소자 모두 표면 채널을 가지므로 상기 매몰 채널로 인한 단점이 해결된다.
이하에서는 종래 기술에 따른 반도체 소자의 듀얼 게이트 형성방법을 간략하게 설명하도록 한다.
셀 지역 및 피모스와 엔모스 형성 영역을 포함하는 페리 지역으로 구획된 반도체 기판의 상기 셀 지역을 식각하여 게이트 형성 영역을 리세스시킨다. 상기 리세스된 부분을 포함하여 반도체 기판의 전면 상에 게이트 절연막을 형성한다. 상기 게이트 절연막 상에 폴리실리콘막을 증착한다. 셀 지역 및 페리 지역의 피모스 형성 영역에 형성된 폴리실리콘막 부분 내에 P형 불순물을 이온주입해서 P+ 폴리실리콘막을 형성한 후, 나머지 페리 지역의 엔모스 형성 영역에 형성된 폴리실리콘막 부분 내에 N형 불순물을 이온주입해서 N+ 폴리실리콘막을 형성한다.
상기 P+ 폴리실리콘막과 N+ 폴리실리콘막 상에 금속계막 및 하드마스크막을 차례로 형성한 후, 상기 하드마스크막, 금속계막, P+ 폴리실리콘막과 N+ 폴리실리콘막 및 게이트 절연막을 식각하여 반도체 기판의 각 지역의 각 영역에 게이트를 형성하며, 이를 통해, 듀얼 게이트를 형성한다.
그러나, 자세하게 도시하고 설명하지는 않았지만, 전술한 종래 기술의 경우에는, 리세스 구조를 갖는 듀얼 게이트 형성시, 셀 지역의 리세스된 반도체 기판 부분 상에 형성된 폴리실리콘막 부분까지 P형 불순물의 이온 주입이 제대로 수행되지 않는다.
이에 따라, N+ 폴리실리콘막 내의 상단부에는 P형 불순물이 고농도로 도핑되는 반면, 리세스된 반도체 기판 부분 상에 형성된 N+ 폴리실리콘막 내의 하단부에는 P형 불순물이 저농도로 도핑되어, 그에 따른 폴리 공핍(Depletion)이 약화되게 된다.
그 결과, 트랜지스터의 구동 능력이 감소하게 되고, 단 채널 효과의 특성이 저하되게 된다.
본 발명은 리세스 구조를 갖는 듀얼 게이트 형성시, 폴리 공핍의 약화를 방지할 수 있는 반도체 소자의 제조방법을 제공한다.
또한, 본 발명은 상기와 같이 폴리 공핍의 약화를 방지하여 트랜지스터의 구동 능력 및 단 채널 효과의 특성을 개선할 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명에 따른 반도체 소자의 제조방법은, 리세스된 게이트 형성 영역을 갖는 셀 지역과, 상기 셀 지역에 인접하며 엔모스 및 피모스 형성 영역을 갖는 페리 지역을 포함하는 반도체 기판 상에 제1도전형 비정질 실리콘막을 형성하는 단계; 상기 페리 지역의 피모스 형성 영역에 형성된 제1도전형 비정질 실리콘막 부분 내에 제2도전형 불순물을 주입하는 단계; 상기 제2도전형 불순물이 주입된 제1도전형 비정질 실리콘막과, 상기 셀 지역 및 엔 모스 형성 영역 상에 형성된 제1도전형 비정질 실리콘막을 각각, 제2도전형 폴리실리콘막 및 제1도전형 폴리실리콘막으로 결정화되도록 함과 아울러, 상기 제2도전형 폴리실리콘막 내에 이온 주입된 제2도전형 불순물이 활성화되도록, 1차 열 처리하는 단계; 상기 셀 지역 및 엔모스 형성 영역의 결정화된 제1도전형 폴리실리콘막 내에 제1도전형 불순물을 주입하는 단계; 및 상기 제1도전형 불순물이 이온 주입된 제1도전형 폴리실리콘막을, 상기 제1도전형 불순물이 상기 셀 지역의 리세스된 게이트 형성 영역까지 확산되도록 함과 아울러, 상기 활성화된 페리 지역의 피모스 형성 영역에 이온 주입된 제2도전형 불순물이 재차 활성화되도록, 2차 열 처리하는 단계;를 포함한다.
상기 제1도전형은 N형이고, 상기 제2도전형은 P형인 것을 특징으로 한다.
상기 제1도전형 비정질 실리콘막은 500∼1000Å의 두께를 갖는 것을 특징으 로 한다.
상기 제1도전형 비정질 실리콘막은 1x1020∼3x1020ion/㎤의 불순물 농도를 갖는 것을 특징으로 한다.
상기 제1도전형 불순물은 인인 것을 특징으로 한다.
상기 제2도전형 불순물은 보론인 것을 특징으로 한다.
상기 제1도전형 불순물을 이온 주입하는 단계는 플라즈마 도핑 방식으로 수행한다.
상기 제1도전형 불순물을 이온 주입하는 단계는 1x1016∼5x1016ion/㎤의 농도를 갖는 불순물을 5∼10Kev의 에너지를 가하여 수행한다.
상기 1차 열 처리 하는 단계는 RTA(Rapid Thermal Annealing) 방식으로 수행한다.
상기 1차 열 처리하는 단계는 800∼950℃의 온도에서 10∼30초 동안 수행한다.
상기 2차 열 처리 하는 단계는 RTA 방식으로 수행한다.
상기 2차 열 처리 하는 단계는 800∼950℃의 온도에서 10∼30초 동안 수행한다.
상기 2차 열 처리하는 단계 후, 상기 2차 열 처리된 제1 및 제2도전형 폴리실리콘막을 식각하여 상기 셀 지역의 게이트 형성 영역 및 상기 페리 지역의 엔모스 형성 영역과 상기 페리 지역의 피모스 형성 영역 각각에 게이트를 형성하는 단 계;를 더 포함한다.
본 발명은 리세스된 게이트 형성 부분을 갖는 셀 지역 및 상기 셀 지역에 인접한 페리 지역 상에 형성된 도전형 비정질 실리콘막을 1차 열 처리를 이용하여 폴리실리콘막으로 변성시킨 다음, 상기 폴리실리콘막에 대해 인 이온 주입 후, 다시 2차 열 처리를 수행함으로써, 상기 폴리실리콘막과 인 상호 간의 우수한 확산 특성 및 2회의 열 처리에 의해 상기 반도체 기판 내에 불순물을 용이하게 주입시킬 수 있다.
따라서, 본 발명은 상기 셀 지역의 리세스 게이트 하부 부분까지 불순물의 주입을 용이하게 할 수 있어, 그에 따른 리세스 게이트 하부의 도핑 농도를 향상시킬 수 있다.
그 결과, 본 발명은 상기 폴리실리콘막의 공핍 약화를 방지할 수 있으므로, 트랜지스터의 구동 능력의 감소 및 단 채널 효과의 특성 저하를 방지할 수 있다.
이하에서는, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
자세하게, 도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 게이트 형성 영역을 포함하는 셀 지역(C)과, 상기 셀 지역(C)에 인접하며, 엔모스 및 피모스 형성 영역을 포함하는 페리 지역(P)으로 구획 된 반도체 기판(102)의 각 영역에 소자분리막(104)을 형성한다.
그런 다음, 상기 게이트 형성 영역, 엔모스 영역 및 피모스 영역 내에 각각 P형, P형 및 N형 웰(Well)(도시안됨)을 형성한 다음, 상기 P형 웰이 형성된 셀 지역(C)의 게이트 형셩 영역을 리세스하여 리세스 게이트용 홈(H)을 형성한다.
도 1b를 참조하면, 상기 리세스 게이트용 홈(H)이 형성된 게이트 형성 영역을 갖는 셀 지역(C)과, 상기 셀 지역(C)에 인접한 페리 지역(P)을 포함하는 반도체 기판(102) 상에 게이트 절연막(106)을 형성한다.
그런 다음, 상기 게이트 절연막(106)을 포함한 반도체 기판(102) 상에 상기 리세스 게이트용 홈(H)을 매립하도록 제1도전형 비정질 실리콘막(108)을 형성한다.
여기서, 상기 제1도전형 비정질 실리콘막(108)은 N형으로 형성하도록 하며, 이때, 상기 제1도전형 비정질 실리콘막(108)은 500∼1000Å의 두께 및 1x1020∼3x1020ion/㎤의 불순물 농도를 갖도록 형성한다.
도 1c를 참조하면, 상기 제1도전형 비정질 실리콘막(108) 상에 상기 셀 지역(C) 및 페리 지역(P)의 엔모스 형성 영역 부분을 가리면서, 상기 페리 지역(P)의 피모스 형성 영역 부분은 노출시키는 제1마스크 패턴(110)을 형성한다.
그런 다음, 상기 페리 지역(P)의 피모스 형성 영역 부분 상의 제1도전형 비정질 실리콘막(106) 내에 제2도전형 불순물을 이온 주입 공정(112)으로 주입한다.
여기서, 상기 제2도전형 불순물은 P형 불순물인 보론으로 사용한다.
도 1d를 참조하면, 상기 제1마스크패턴을 제거한다. 그런 다음, 상기 셀 지 역(C) 및 페리 지역(P)의 엔모스 영역 상에 형성된 제1도전형 비정질 실리콘막과, 상기 페리 지역(P)의 피모스 형성 영역 상에 제2도전형 불순물이 주입된 제1도전형 비정질 실리콘막을 포함하는 반도체 기판(120)을 1차 열 처리(116) 하여, 상기 상기 셀 지역(C) 및 페리 지역(P)의 엔모스 영역 상에 형성된 제1도전형 비정질 실리콘막과, 상기 페리 지역(P)의 피모스 형성 영역 상에 제2도전형 불순물이 주입된 제1도전형 비정질 실리콘막을 각각 제1도전형 폴리실리콘막(118) 및 제2도전형 폴리실리콘막(114)으로 결정화되도록 함과 아울러, 상기 제2도전형 폴리실리콘막(114) 내의 제2도전형 불순물이 활성화되도록 한다.
여기서, 상기 제1도전형 폴리실리콘막(118)은 N형 폴리실리콘막으로 형성하며, 상기 제2도전형 폴리실리콘막(114)은 P형 폴리실리콘막으로 형성한다.
또한, 상기 1차 열 처리(116)는 800∼950℃의 온도에서 10∼30초 동안 RTA(Rapid Thermal Annealing) 방식으로 수행하는 것이 바람직하다.
도 1e를 참조하면, 상기 페리 지역(P)의 피모스 형성 영역 상에 형성된 제2도전형 폴리실리콘막(114) 상에 상기 제2도전형 폴리실리콘막(114)은 가리고, 상기 셀 지역(C) 및 페리 지역(P)의 엔모스 형성 영역의 제1도전형 폴리실리콘막(118)은 노출시키는 제2마스크패턴(120)을 형성한다.
그런 다음, 상기 노출된 셀 지역(C) 및 페리 지역(P)의 엔모스 형성 영역 상에 형성된 제1도전형 폴리실리콘막(118)의 표면에 제1도전형 불순물을 이온 주입 공정(122)으로 주입한다.
여기서, 상기 제1도전형 불순물은 N형 불순물인 인으로 사용하며, 상기 제1 도전형 불순물을 주입하기 위한 이온 주입 공정(122)은 상기 인을 1x1016∼5x1016ion/㎤의 농도로 5∼10Kev의 에너지를 가하여 플라즈마 도핑(PLAD : Plasma Doping) 방식으로 수행한다.
이때, 상기 제1도전형 불순물인 인 이온을 주입하기 위해 일반적인 이온 주입 공정이 아닌 상기와 같은 플라즈마 도핑 방식으로 이온 주입을 수행하는 이유는, 상기 폴리실리콘막 내에 상기 인이 주입 시, 채널 현상으로 인해 다량의 P31 + 이온이 반도체 기판 내부의 실리콘까지 침투하기 때문이다.
도 1f를 참조하면, 상기 제2마스크 패턴을 제거하고, 상기 제1도전형 불순물이 이온 주입된 제1도전형 폴리실리콘막(118) 및 제2도전성 불순물이 주입된 제2도전형 폴리실리콘막(114)이 형성된 반도체 기판(102)을 상기 제1도전형 폴리실리콘막(118) 내에 이온 주입된 제1도전형 불순물이 상기 셀 지역의 리세스된 게이트 형성 영역까지 확산되도록 함과 아울러, 상기 제2도전형 폴리실리콘막(114) 내에 이온 주입된 제2도전형 불순물이 재차 활성화되도록 2차 열 처리(124)를 수행 한다.
상기 2차 열 처리(124)는 800∼950℃의 온도에서 10∼30초 동안 RTA(Rapid Thermal Annealing) 방식으로 수행한다.
도 1g를 참조하면, 상기 2차 열 처리가 수행된 제1도전형 폴리실리콘막(118) 및 제2도전형 폴리실리콘막(114) 상에 금속계막(126) 및 하드마스크막(128)을 형성한다.
도 1h를 참조하면, 상기 하드마스크막(128), 금속계막(126), 제1도전형 폴리 실리콘막(118), 제2도전형 폴리실리콘막(114) 및 게이트 절연막(106)을 식각하여 게이트(130)를 형성한다.
전술한 바와 같이 본 발명은, 상기와 같이 셀 지역 및 페리 지역 상에 형성된 도전형 비정질 실리콘막을 1차 열 처리를 이용하여 폴리실리콘막으로 변성시킨 다음, 상기 폴리실리콘막에 대해 인 이온을 이온 주입 공정 후, 다시, 2차 열 처리를 수행함으로써, 상기 폴리실리콘막과 상기 인 이온 간의 우수한 확산 특성 및 2회에 걸친 열 처리에 의해 상기 반도체 기판 내에 불순물을 용이하게 주입시킬 수 있다.
따라서, 상기와 같이 반도체 기판 내에 불순물을 용이하게 주입할 수 있으므로, 리세스 게이트의 하부 부분까지 불순물의 주입을 용이하게 할 수 있어, 그에 따른 리세스 게이트 하부 부분의 도핑 농도를 향상시킬 수 있다.
그 결과, 상기 폴리실리콘막의 공핍 약화를 방지할 수 있으므로, 트랜지스터의 구동 능력의 감소 및 단 채널 효과의 특성 저하를 방지할 수 있다.
이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 공정별 단면도.

Claims (13)

  1. 리세스된 게이트 형성 영역을 갖는 셀 지역과, 상기 셀 지역에 인접하며 엔모스 및 피모스 형성 영역을 갖는 페리 지역을 포함하는 반도체 기판 상에 제1도전형 비정질 실리콘막을 형성하는 단계;
    상기 페리 지역의 피모스 형성 영역에 형성된 제1도전형 비정질 실리콘막 부분 내에 제2도전형 불순물을 주입하는 단계;
    상기 제2도전형 불순물이 주입된 제1도전형 비정질 실리콘막과, 상기 셀 지역 및 엔 모스 형성 영역 상에 형성된 제1도전형 비정질 실리콘막을 각각, 제2도전형 폴리실리콘막 및 제1도전형 폴리실리콘막으로 결정화되도록 함과 아울러, 상기 제2도전형 폴리실리콘막 내에 이온 주입된 제2도전형 불순물이 활성화되도록, 1차 열 처리하는 단계;
    상기 셀 지역 및 엔모스 형성 영역의 결정화된 제1도전형 폴리실리콘막 내에 제1도전형 불순물을 주입하는 단계; 및
    상기 제1도전형 불순물이 이온 주입된 제1도전형 폴리실리콘막을, 상기 제1도전형 불순물이 상기 셀 지역의 리세스된 게이트 형성 영역까지 확산되도록 함과 아울러, 상기 활성화된 페리 지역의 피모스 형성 영역에 이온 주입된 제2도전형 불순물이 재차 활성화되도록, 2차 열 처리하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제1도전형은 N형이고, 상기 제2도전형은 P형인 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 제1도전형 비정질 실리콘막은 500∼1000Å의 두께를 갖는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 제1도전형 비정질 실리콘막은 1x1020∼3x1020ion/㎤의 불순물 농도를 갖는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 제1도전형 불순물은 인인 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 제2도전형 불순물은 보론인 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 제1도전형 불순물을 이온 주입하는 단계는 플라즈마 도핑 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 제1도전형 불순물을 이온 주입하는 단계는 1x1016∼5x1016ion/㎤의 농도를 갖는 불순물을 5∼10Kev의 에너지를 가하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 1차 열 처리 하는 단계는 RTA(Rapid Thermal Annealing) 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 1차 열 처리하는 단계는 800∼950℃의 온도에서 10∼30초 동안 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 1 항에 있어서,
    상기 2차 열 처리 하는 단계는 RTA 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 2차 열 처리 하는 단계는 800∼950℃의 온도에서 10∼30초 동안 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 1 항에 있어서,
    상기 2차 열 처리하는 단계 후,
    상기 2차 열 처리된 제1 및 제2도전형 폴리실리콘막을 식각하여 상기 셀 지역의 게이트 형성 영역 및 상기 페리 지역의 엔모스 형성 영역과 상기 페리 지역의 피모스 형성 영역 각각에 게이트를 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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