JP2005005446A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】バイポーラトランジスタとＤＭＯＳトランジスタとを搭載した半導体装置において、バイポーラトランジスタの各要素間の耐圧を低下させることなくＤＭＯＳトランジスタの飽和電圧を低下させる。
【解決手段】半導体装置は、ｐ−シリコン基板１と、ｐ−シリコン基板１上のｎ−エピタキシャル成長層７ａ〜７ｃと、ｎ−エピタキシャル成長層７ａ表面のフィールド絶縁膜５４ａ〜５４ｈと、ｎ−エピタキシャル成長層７ａに形成されたｎｐｎトランジスタと、ｎ−エピタキシャル成長層７ｂに形成されたｐｎｐトランジスタと、ｎ−エピタキシャル成長層７ｃ上のＤＭＯＳトランジスタと、抵抗とを備える。ＤＭＯＳトランジスタは、ソースとなるｎ＋拡散層２１ｄと、バックゲート領域となるｐ型拡散層１７ｅと、ドレインとなる低濃度のｎ型拡散層６７および高濃度のｎ＋拡散層２１ｅとを含む。
【選択図】 図３２

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特に、ＤＭＯＳ（Ｄｏｕｂｌｅ−Ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）とバイポーラトランジスタとを搭載した半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
従来から、バイポーラトランジスタを出力回路に用いた半導体装置は知られている。たとえば、特開平５−３２９３号公報には、縦型ＰＮＰトランジスタとＤＭＯＳＦＥＴとを組み合わせた出力段インバータ回路を構成するための半導体集積回路が開示されている。
【０００３】
なお、関連技術として、ＢｉＣＤＭＯＳプロセスに基づく集積回路形成方法が特開平８−２２７９４５号公報に、ＢｉＣＭＯＳプロセスによる半導体装置の製造方法が特開２００２−１９８４４８号公報に開示されている。
【０００４】
【特許文献１】
特開平５−３２９３号公報
【０００５】
【特許文献２】
特開平８−２２７９４５号公報
【０００６】
【特許文献３】
特開２００２−１９８４４８号公報
【０００７】
【発明が解決しようとする課題】
上記の特開平５−３２９３号公報に開示された半導体集積回路では、半導体基板上に第１と第２のエピタキシャル層を形成し、該第２のエピタキシャル層内に、ｎｐｎトランジスタのｎ＋型コレクタ抵抗領域、ｐ型ベース領域およびｎ＋型エミッタ領域を形成している。また、ＤＭＯＳＦＥＴも、第２のエピタキシャル層上に形成されている。
【０００８】
ところで、上記の特開平５−３２９３号公報に開示された半導体集積回路において、ＤＭＯＳＦＥＴの飽和電圧を低下させるには、第２のエピタキシャル層の濃度を低下させる必要がある。しかし、第２のエピタキシャル層の濃度を低下させると、ｎｐｎトランジスタのコレクタ−ベース間の耐圧が低下してしまうという問題が生じる。
【０００９】
そこで、本発明は、バイポーラトランジスタとＭＯＳトランジスタとを搭載した半導体装置において、バイポーラトランジスタの各要素間の耐圧を低下させることなくＭＯＳトランジスタの飽和電圧を低下させることが可能な構造および該半導体装置の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明に係る半導体装置は、第１導電型の半導体基板と、半導体基板上に形成された第２導電型の半導体層と、半導体層表面に選択的に形成されたフィールド絶縁膜と、半導体層表面から半導体基板に達し、各素子を分離する第１導電型の素子分離領域と、半導体層上にゲート絶縁膜を介して形成されたＤＭＯＳ（Ｄｏｕｂｌｅ−Ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのゲート電極と、半導体層の表面に形成されＤＭＯＳトランジスタのソース側からゲート電極下にまで達する第１導電型のウェル領域と、半導体層の表面に形成され第１バイポーラトランジスタのベースとして機能する第１導電型の第１不純物拡散層と、半導体層の表面に形成され抵抗として機能する第１導電型の第２不純物拡散層と、半導体層の表面に形成され第２バイポーラトランジスタのエミッタおよびコレクタとして機能する第１導電型の第３および第４不純物拡散層と、ウェル領域の表面に形成されＤＭＯＳトランジスタのバックゲート領域として機能する第１導電型の第５不純物拡散層と、半導体層の表面に形成されＤＭＯＳトランジスタのドレインとして機能し、相対的に低濃度の第２導電型の不純物を含む低濃度領域と、相対的に高濃度の第２導電型の不純物を含む第１高濃度領域とを有する第６不純物拡散層と、半導体層の表面に形成され第１バイポーラトランジスタのエミッタおよびコレクタとして機能する第２導電型の第７および第８不純物拡散層と、半導体層の表面に形成され第２バイポーラトランジスタのベースとして機能する第２導電型の第９不純物拡散層と、ウェル領域の表面に形成されＤＭＯＳトランジスタのソースとして機能し、第１高濃度領域と同程度の第２導電型の不純物を含む第２高濃度領域で構成される第１０不純物拡散層とを備える。
【００１１】
【発明の実施の形態】
以下、図１〜図１６６を用いて、本発明の実施の形態について説明する。
【００１２】
（実施の形態１）
図１に、本実施の形態１における半導体装置（半導体集積回路）の等価回路図を示す。図１に示すように、バイポーラトランジスタを半導体装置の出力回路に用いている。
【００１３】
出力先に大きな等価インダクタＬがあると仮定する。電源Ｖｃｃ側（上段）の出力トランジスタは、ｐｎｐトランジスタとｎｐｎトランジスタとをダーリントン接続している。より詳しくは、ｐｎｐトランジスタのエミッタを電源端子と接続し、抵抗（Ｒ）を介してｎｐｎトランジスタのコレクタを電源端子と接続し、ｐｎｐトランジスタのコレクタをｎｐｎトランジスタのベースと接続し、ｐｎｐトランジスタのコレクタ電流で、ｎｐｎトランジスタのベースを直接駆動する。このようにダーリントン接続を採用することにより、実効的に電流増幅率ｈＦＥの高いトランジスタとなっている。また、図１の例のように、電源Ｖｃｃとｎｐｎトランジスタのコレクタ間に抵抗Ｒを設けることにより、コレクタ電流を抵抗Ｒの両端電圧に変換してセンスできる。
【００１４】
また、ｐｎｐトランジスタのベースは入力端子３０と接続され、ｎｐｎトランジスタのエミッタは出力端子３１と接続される。接地（ＧＮＤ）側（下段）には、ｎＭＯＳトランジスタを配置している。ｎｐｎトランジスタのエミッタはｎＭＯＳトランジスタのドレインと接続され、ｎＭＯＳトランジスタのソースおよびバックゲートを接地する。ｎＭＯＳトランジスタのゲートは反転入力端子３２と接続される。
【００１５】
電源Ｖｃｃ側の出力ｐｎｐトランジスタがオン状態となったとき、電流は負荷側へ流れる。図１において点線で電流の向きを示す。このとき接地側の出力ｎＭＯＳトランジスタはオフ状態にある。逆に、出力ｐｎｐトランジスタがオフ状態となったとき、出力ｎＭＯＳトランジスタはオン状態となり、出力側から電流が接地側に流れ込む。図１において実線で電流の向きを示す。このように、出力回路は外部のインダクタと電流のやりとりをしている。
【００１６】
本実施の形態では、接地側のトランジスタとしてｎＭＯＳトランジスタを採用しているので、バイポーラトランジスタを使用する場合と比較して、消費電力を低減することができる。さらに、出力回路は高電圧を扱うので、トランジスタには高耐圧が要求される。そこで、ｎＭＯＳトランジスタとして横型ＤＭＯＳトランジスタを使用することにより、耐圧を確保しながらオン状態における抵抗をも低減することができる。したがって、出力回路の下段における横型ＤＭＯＳトランジスタの専有面積を小さくすることができ、出力回路の小型化をも図れる。
【００１７】
次に、本実施の形態１における半導体装置の断面構造例について説明する。図３２に、本実施の形態１における半導体装置の断面図を示す。
【００１８】
図３２に示すように、ｐ−型シリコン基板（半導体基板）１内にｎ＋埋込拡散層（高濃度不純物拡散層）６ａ，６ｂ，６ｃを形成し、該シリコン基板１の主表面上にｎ−エピタキシャル成長層（半導体層）７ａ，７ｂ，７ｃを形成する。ｎ−エピタキシャル成長層７ａの両側にｐ＋分離拡散層（高濃度不純物拡散層）１０ａ，１０ｂを形成し、ｎ−エピタキシャル成長層７ｂの両側にｐ＋分離拡散層１０ｂ，１０ｃを形成し、ｎ−エピタキシャル成長層７ｃの両側にｐ＋分離拡散層１０ｃ，１０ｄを形成する。ｐ＋分離拡散層（素子分離領域）１０ａ〜１０ｄは、シリコン基板１に達するように形成される。
【００１９】
ｎ−エピタキシャル成長層７ａ内に縦型ｎｐｎバイポーラトランジスタ（ＮＰＮ）を形成し、ｎ−エピタキシャル成長層７ｂ内に横型ｐｎｐバイポーラトランジスタ（Ｌ−ＰＮＰ）を形成し、ｎ−エピタキシャル成長層７ｃ上にｎチャネル横型ＤＭＯＳトランジスタ（Ｎｃｈ−ＬＤＭＯＳ）を形成する。
【００２０】
ｎ−エピタキシャル成長層７ａの表面に、ｐ型拡散層（不純物拡散層）１７ａを形成する。このｐ型拡散層１７ａは、縦型ｎｐｎバイポーラトランジスタのベース（ベース引出し層）となる。ｐ型拡散層１７ａの表面にｎ＋拡散層（高濃度不純物拡散層）２１ａを形成する。このｎ＋拡散層２１ａは、縦型ｎｐｎバイポーラトランジスタのエミッタ（エミッタ引出し層）となる。ｐ型拡散層１７ａと間隔をあけてｎ−エピタキシャル成長層７ａの表面に、ｎ＋拡散層２１ｂを形成する。このｎ＋拡散層２１ｂが縦型ｎｐｎバイポーラトランジスタのコレクタ（コレクタ引出し層）となる。ｎ＋拡散層２１ｂ下にｎ＋拡散層１２を形成する。この拡散層は、コレクタ引出し用拡散層となる。
【００２１】
ｎ−エピタキシャル成長層７ｂの表面に、間隔をあけてｐ型拡散層１７ｂ，１７ｃ，１７ｄを形成する。ｐ型拡散層１７ｂ，１７ｄが横型ｐｎｐバイポーラトランジスタのコレクタとなり、ｐ型拡散層１７ｃが横型ｐｎｐバイポーラトランジスタのエミッタとなる。ｐ型拡散層１７ｄと間隔をあけてエピタキシャル成長層７ｂの表面に、ｎ＋拡散層２１ｃを形成する。このｎ＋拡散層２１ｃが横型ｐｎｐバイポーラトランジスタのベースとなる。
【００２２】
ｎ−エピタキシャル成長層７ｃの表面の隣り合う位置に、ｐ型拡散層（ｐウェル）６２、ｎ型拡散層６７およびｎ＋拡散層２１ｅを形成する。ｐ型拡散層６２の表面に、ｐ型拡散層１７ｅとｎ＋拡散層２１ｄとを形成する。ｐ型拡散層１７ｅは、横型ＤＭＯＳトランジスタのバックゲート領域として機能し、ｎ＋拡散層２１ｄは横型ＤＭＯＳトランジスタのソースとなる。
【００２３】
ｎ型拡散層６７は、横型ＤＭＯＳトランジスタのｎ−ドレインとなる。このｎ型拡散層６７に含まれるｎ型不純物濃度は、１×１０１６ｃｍ−３〜１×１０１８ｃｍ−３程度であり、ｎ＋拡散層２１ｄ，２１ｅに含まれるｎ型不純物濃度より低い。ｎ型拡散層６７は、ｐ型拡散層６２と接するように形成され、該ｎ型拡散層６７の表面にｎ＋拡散層２１ｅが形成される。
【００２４】
上記のｎ型拡散層６７に含まれるｎ型不純物濃度は、バイポーラトランジスタの各要素とは独立に決定することができる。したがって、ｎ型拡散層６７に含まれるｎ型不純物濃度を上記の範囲に設定することで、縦型ｎｐｎバイポーラトランジスタのコレクタ−ベース間耐圧を低下させることなく、横型ＤＭＯＳトランジスタの飽和電圧を低くすることができる。つまり、横型ＤＭＯＳトランジスタの飽和抵抗を低減することができる。
【００２５】
エピタキシャル成長層７ａ〜７ｃ上に選択的にフィールド酸化膜（絶縁膜）５４ａ〜５４ｈを形成する。フィールド酸化膜５４ａ，５４ｃ，５４ｄ，５４ｆ，５４ｇ，５４ｈは、素子分離領域であるｐ＋分離拡散層１０ａ〜１０ｄに隣接して形成される。また、縦型ｎｐｎバイポーラトランジスタおよび横型ｐｎｐバイポーラトランジスタのベースとコレクタ間にも、フィールド酸化膜５４ｂ，５４ｅが形成される。
【００２６】
このようにフィールド酸化膜５４ａ〜５４ｈを形成することにより、バイポーラトランジスタの各拡散層形成用の拡散窓を、フィールド酸化膜５４ａ〜５４ｈ形成用のマスクで決定することができる。したがって、バイポーラトランジスタの各拡散層の形成の度に各拡散層間にマージンを確保する必要がなくなり、各拡散層間の間隔を小さくすることができ、素子の集積度の向上を図れる。また、バイポーラトランジスタの各拡散層形成工程のマスクアライナー装置に重ね合わせ精度の良いものを使用する必要もなくなり、製造コストを低減することも可能となる。
【００２７】
上記のフィールド酸化膜５４ａ〜５４ｈ間に位置するエピタキシャル成長層７ａ〜７ｃ上に、熱酸化膜（絶縁膜）１３ａ，１３ｂ，１３ｂ１，１３ｂ２，１３ｃ，１３ｃ１，１３ｄ，１３ｅ，１３ｅ１，１３ｅ２，１３ｆ，１３ｆ１，１３ｇ，１３ｈ，１３ｈ１，１３ｈ２，１３ｈ３，１３ｉを形成する。
【００２８】
酸化膜１３ｈ１の一部の上にゲート電極５７を形成する。このゲート電極５７を部分的に覆うように酸化膜（絶縁膜）６３を形成する。フィールド酸化膜５４ａ〜５４ｈ、酸化膜１３ａ〜１３ｉ、ゲート電極５７および酸化膜６３を覆うように第１層間絶縁膜２２ａ〜２２ｉを形成する。この第１層間絶縁膜２２ａ〜２２ｉとしては、たとえば不純物を添加しないＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）酸化膜を使用できる。
【００２９】
第１層間絶縁膜２２ａ〜２２ｉ上に、第２層間絶縁膜２３ａ〜２３ｉを形成する。第２層間絶縁膜２３ａ〜２３ｉとしては、ボロンやリンなどの不純物を添加したＣＶＤ酸化膜を使用できる。
【００３０】
第１層間絶縁膜２２ａ〜２２ｉと第２層間絶縁膜２３ａ〜２３ｉとを貫通してｎ−エピタキシャル成長層７ａ〜７ｃに達する複数のコンタクトホールを形成する。具体的には、ｐ型拡散層１７ａに達するコンタクトホールと、ｎ＋拡散層２１ａに達するコンタクトホールと、ｎ＋拡散層２１ｂに達するコンタクトホールと、ｐ型拡散層１７ｃに達するコンタクトホールと、ｐ型拡散層１７ｄに達するコンタクトホールと、ｎ＋拡散層２１ｃに達するコンタクトホールと、ｐ型拡散層１７ｅおよびｎ＋拡散層２１ｄに達するコンタクトホールと、ｎ＋拡散層２１ｅに達するコンタクトホールとを形成する。
【００３１】
上記のコンタクトホール内にそれぞれ第１配線２５ａ〜２５ｈを形成する。この第１配線２５ａ〜２５ｈは、たとえばＡｌ，ＡｌＳｉ，ＡｌＣｕなどの金属材料で形成可能である。
【００３２】
第１配線２５ａは、縦型ｎｐｎバイポーラトランジスタのベース電極として機能し、第１配線２５ｂは、縦型ｎｐｎバイポーラトランジスタのエミッタ電極として機能し、第１配線２５ｃは、縦型ｎｐｎバイポーラトランジスタのコレクタ電極として機能する。
【００３３】
第１配線２５ｄは、横型ｐｎｐバイポーラトランジスタのエミッタ電極として機能し、第１配線２５ｅは、横型ｐｎｐバイポーラトランジスタのコレクタ電極として機能し、第１配線２５ｆは、横型ｐｎｐバイポーラトランジスタのベース電極として機能する。
【００３４】
第１配線２５ｇは、横型ＤＭＯＳトランジスタのソース電極として機能し、第１配線２５ｈは、横型ＤＭＯＳトランジスタのドレイン電極として機能する。
【００３５】
第２層間絶縁膜２３ａ〜２３ｉおよび第１配線２５ａ〜２５ｈを覆うように第３層間絶縁膜２６ａ，２６ｂを形成する。この第３層間絶縁膜２６ａ，２６ｂのとしては、ＣＶＤ酸化膜を使用できる。第３層間絶縁膜２６ａ，２６ｂに第１配線２５に達するスルーホールを形成し、該スルーホール内に第２配線２８を形成する。第２配線２８を覆うように保護膜２９を形成する。保護膜２９としては窒化膜を使用できる。
【００３６】
図３３に、本実施の形態１における半導体装置の抵抗部の構造例を示す。図３３に示すように、ｐ−型シリコン基板１内にｎ＋埋込拡散層６ｄを形成し、該シリコン基板１の主表面上にｎ−エピタキシャル成長層７ｄを形成する。ｎ−エピタキシャル成長層７ｄの両側にｐ＋分離拡散層１０ｅ，１０ｆを形成し、ｎ−エピタキシャル成長層７ｄの表面にｐ型拡散層１７ｉを形成する。
【００３７】
このｐ型拡散層１７ｉに含まれるｐ型不純物濃度は、たとえば１×１０１８ｃｍ−３〜１×１０１９ｃｍ−３程度である。該ｐ型拡散層１７ｉは、フィールド酸化膜５４ｉ，５４ｊで囲まれた領域内に形成される。ｐ型拡散層１７ｉは、ｐ型拡散層１７ａ〜１７ｅと同じ工程で形成することができ、この場合、ｐ型拡散層１７ｉに含まれるｐ型の不純物濃度は、ｐ型拡散層１７ａ〜１７ｅに含まれるｐ型の不純物濃度と同等となる。
【００３８】
ｐ＋分離拡散層１０ｅ，１０ｆ上に熱酸化膜１３ｊ〜１３ｌを形成し、ｐ型拡散層１７ｉの表面上に熱酸化膜１３ｋ〜１３ｋ２を形成する。熱酸化膜１３ｊ〜１３ｌを覆うように第１層間絶縁膜２２ｊ〜２２ｌを形成し、該第１層間絶縁膜２２ｊ〜２２ｌ上に第２層間絶縁膜２３ｊ〜２３ｌを形成する。第１層間絶縁膜２２ｊ〜２２ｌおよび第２層間絶縁膜２３ｊ〜２３ｌを貫通してｎ−エピタキシャル成長層７ｄに達するようにコンタクトホールを形成し、該コンタクトホール内に第１配線２５ｉ，２５ｊを形成する。
【００３９】
次に、上述の構造を有する半導体装置の製造方法について図２〜図３１を用いて説明する。
【００４０】
図２に示すように、ｐ−型シリコン基板１の主表面上に、熱酸化法により厚み１μｍ程度の熱酸化膜（絶縁膜）２を形成する。この熱酸化膜２上にフォトレジストを塗布し、フォトリソグラフィにより該フォトレジストを所定形状にパターニングする。それにより、開口部４ａ〜４ｃを有するフォトレジストパターン（マスク）３ａ〜３ｄを形成する。
【００４１】
次に、フォトレジストパターン３ａ〜３ｄをマスクとして熱酸化膜２をエッチングする。たとえばフッ化水素（ＨＦ）の水溶液に浸漬することでエッチングを行える。それにより、図３に示すように、開口部４ａ〜４ｃを有する熱酸化膜２ａ〜２ｄを形成する。
【００４２】
フォトレジストパターン３ａ〜３ｄを除去した後、イオン注入法などにより、熱酸化膜２ａ〜２ｄをマスクとしてアンチモン（Ｓｂ）や砒素（Ａｓ）などのｎ型不純物イオン５をシリコン基板１に導入する。熱処理を施し、導入したアンチモンなどのｎ型不純物を拡散させ、図４に示すように、ｎ＋埋込拡散層６ａ〜６ｃを形成する。このとき、図３３に示す抵抗部では、ｎ＋埋込拡散層６ｄが形成される。その後、熱酸化膜２ａ〜２ｄを除去する。
【００４３】
次に、図５に示すように、エピタキシャル成長法により、たとえば４〜６μｍ程度の厚みのｎ−エピタキシャル成長層７を形成する。図６に示すように、ｎ−エピタキシャル成長層７上に、たとえば０．０５μｍ程度の厚みの熱酸化膜８を形成し、熱酸化膜８上に減圧ＣＶＤ法にて０．１μｍ程度の厚みの窒化膜（絶縁膜）５１を堆積する。
【００４４】
図７に示すように、窒化膜５１上に、上記と同様の手法で、所定位置に開口部を有するフォトレジストパターン５２ａ〜５２ｉを形成する。このフォトレジストパターン５２ａ〜５２ｉをマスクとして窒化膜５１をエッチングし、開口部５３ａ〜５３ｈを有する窒化膜５１ａ〜５１ｉを形成する。
【００４５】
図８に示すように、窒化膜５１ａ〜５１ｉをマスクとした熱酸化法によって、たとえば０．６μｍ程度の厚みのフィールド酸化膜５４ａ〜５４ｈを形成する。このとき窒化膜５１ａ〜５１ｉで覆われた領域は、酸化されない。なお、図８において、８ａ〜８ｉは、フィールド酸化膜５４ａ〜５４ｈの周囲に位置する熱酸化膜である。
【００４６】
次に、熱燐酸などを用いて窒化膜５１ａ〜５１ｉを除去する。そして、図９に示すように、減圧ＣＶＤ法などによって、フィールド酸化膜５４ａ〜５４ｈおよび熱酸化膜８ａ〜８ｉを覆うように、たとえば０．１μｍ程度の厚みの窒化膜５５を堆積する。
【００４７】
上記の窒化膜５５上に、分離拡散層が形成される位置に開口部を有するフォトレジストパターン（図示せず）を形成する。該フォトレジストパターンをマスクとして、窒化膜５５および熱酸化膜８ａ，８ｄ，８ｇ，８ｉをエッチングする。それにより、図１０に示すように、分離拡散層形成用の開口部９ａ〜９ｄを形成し、窒化膜５５ａ〜５５ｃが残余する。その後、フォトレジストパターンを除去する。
【００４８】
次に、図１１に示すように、ボロンのガス拡散法にてシリコン基板１に達するｐ＋分離拡散層１０ａ〜１０ｄを形成する。それにより、ｎ−エピタキシャル成長層７を実質的にｎ−エピタキシャル成長層７ａ〜７ｃに分割する。
【００４９】
上記のボロンのガス拡散法を行なう際には、まずボロンガラスを堆積する。たとえば拡散炉に１０００℃程度で、少量（〜１リットル／分）のＢ２Ｈ６ガス、少量（〜１リットル／分）のＯ２ガスと、大量（〜５０リットル／分）のＮ２ガスを流しながら、所定時間（たとえば１０〜３０分）ウェハを熱処理する。続いて、ＨＦの薄め液にウェハを浸漬することで、ウェハに堆積したボロンガラスを除去する。その後、ボロンを拡散させる熱処理を行う。このときに、ｐ＋分離拡散層１０ａ〜１０ｄ上に、たとえば０．１μｍ程度の厚みの熱酸化膜８ａ，８ｄ，８ｇ，８ｉが形成される。
【００５０】
なお、図３３に示す抵抗部では、ｐ＋分離拡散層１０ａ〜１０ｄの形成と同時にｐ＋分離拡散層１０ｅ，１０ｆが形成され、これらによってｎ−エピタキシャル成長層７ｄが規定される。
【００５１】
窒化膜５５ａ〜５５ｃを除去した後、図１２に示すように、たとえば０．１μｍ程度の厚みの窒化膜５６を形成する。窒化膜５６上に、ｎ＋拡散層１２が形成される領域上に開口部を有するフォトレジストパターン（図示せず）を形成する。このフォトレジストパターンをマスクとして窒化膜５６と熱酸化膜８ｃとをエッチングし、図１３に示すように、開口部１１を形成する。このとき、開口部１１の周囲に窒化膜５６ａ，５６ｂが残余する。その後、フォトレジストパターンを除去する。
【００５２】
次に、図１４に示すように、リンのガス拡散法で、ｎ＋埋込拡散層６ａに達するようにｎ＋拡散層１２を形成する。このリンのガス拡散法を行なう際には、まずリンガラスを堆積する。たとえば拡散炉に１０００℃程度で、少量（〜１リットル／分）のＰＨ３ガス、少量（〜１リットル／分）のＯ２ガスと、大量（〜５０リットル／分）のＮ２ガスを流しながら、所定時間（たとえば１０〜３０分）ウェハを熱処理する。そして、ＨＦの薄め液にウェハを浸漬することで、ウェハに堆積したリンガラスを除去する。そして、ｎ＋拡散層１２上に、たとえば０．１μｍ程度の厚みの熱酸化膜８ｃを形成する。
【００５３】
次に、窒化膜５６ａ，５６ｂと熱酸化膜８ａ〜８ｉを除去し、図１５に示すように、たとえば０．０１〜０．０２μｍ程度の厚みの熱酸化膜１３ａ〜１３ｉを形成する。この熱酸化膜の一部が横型ＤＭＯＳトランジスタのゲート酸化膜となる。このとき、図３３に示す抵抗部では、熱酸化膜１３ｊ〜１３ｌが形成される。
【００５４】
続いて、減圧ＣＶＤ法で無添加のポリシリコンまたはアモルファスシリコンからなるシリコン膜（半導体膜）５７を、たとえば０．２μｍ程度の厚みで堆積する。該シリコン膜５７上にフォトレジストパターン５８を形成する。
【００５５】
図１６に示すように、フォトレジストパターン５８をマスクとしてシリコン膜５７をエッチングし、ゲート電極５７を形成する。図１７に示すように、ｐ型拡散層６２が形成される領域上に開口部６０を有するフォトレジストパターン５９ａ，５９ｂを形成する。このフォトレジストパターン５９ａ，５９ｂをマスクとしてイオン注入法によりボロンイオンをｎ−エピタキシャル成長層７ｃに導入する。
【００５６】
図１７に示すように、フォトレジストパターン５９ｂは、マスクの重ね合わせずれなどに鑑み、必ずしもゲート電極５７を全て覆うとは限らない。そのため、フォトレジストパターン５８をゲート電極５７上に残したままでフォトレジストパターン５９ａ，５９ｂを形成している。このようにフォトレジストパターン５８をゲート電極５７上に残すことにより、フォトレジストパターン５９ｂで覆われていないゲート電極５７の一部を突き抜けてボロンイオン６１がｎ−エピタキシャル成長層７ｃに注入されるのを防止することができる。
【００５７】
フォトレジストパターン５８，５９ａ，５９ｂを除去した後、熱処理を行なう。それにより、ｐ型拡散層６２を形成する。また、この熱処理でゲート電極５７の表面が酸化され、図１８に示すように、酸化膜６３が形成される。
【００５８】
次に、図１９に示すように、縦型ｎｐｎバイポーラトランジスタのベースとなるｐ型拡散層１７ａが形成される領域上に開口部１５ａ、横型ｐｎｐバイポーラトランジスタのコレクタおよびエミッタとなるｐ型拡散層１７ｂ〜１７ｄが形成される領域上に開口部１５ｂ〜１５ｄ，横型ＤＭＯＳトランジスタのバックゲートとなるｐ型拡散層１７ｅが形成される領域上に開口部１５ｅを有するフォトレジストパターン１４ａ〜１４ｆを形成する。このフォトレジストパターン１４ａ〜１４ｆをマスクとしてイオン注入法によりボロンイオン１６をｎ−エピタキシャル成長層７ａ〜７ｃに導入する。
【００５９】
フォトレジストパターン１４ａ〜１４ｆを除去した後、熱処理を行なう。それにより、図２０に示すように、ｐ型拡散層１７ａ〜１７ｅを形成する。つまり、縦型ｎｐｎバイポーラトランジスタのベースと、横型ｐｎｐバイポーラトランジスタのコレクタおよびエミッタと、横型ＤＭＯＳトランジスタのバックゲートとを同時に形成する。
【００６０】
なお、図３３に示す抵抗部では、ｐ型拡散層１７ａ〜１７ｅの形成と同時に、ｐ型拡散層１７ｉが形成される。
【００６１】
次に、図２１に示すように、横型ＤＭＯＳトランジスタのドレインが形成される領域上に開口部６５を有するフォトレジストパターン６４ａ，６４ｂを形成する。このフォトレジストパターン６４ａ，６４ｂをマスクとしてイオン注入法によりリンイオン６６をｎ−エピタキシャル成長層７ｃに導入する。フォトレジストパターン６４ａ，６４ｂを除去した後、熱処理を行なう。それにより、図２２に示すように、ｎ型拡散層６７を形成する。
【００６２】
次に、図２３に示すように、縦型ｎｐｎバイポーラトランジスタのｐ型拡散層１７ａ上およびｎ＋拡散層１２上に、横型ｐｎｐバイポーラトランジスタのベースが形成される領域上に、横型ＤＭＯＳトランジスタのソースおよびドレインが形成される領域上にそれぞれ開口部を有するフォトレジストパターン１８ａ〜１８ｆを形成する。このフォトレジストパターン１８ａ〜１８ｆをマスクとして熱酸化膜１３ｂ，１３ｃ，１３ｆ，１３ｈ，１３ｈ１をエッチングすることにより、開口部１９ａ〜１９ｅを形成する。該エッチングにより、開口部１９ａ〜１９ｅに隣接する位置に、熱酸化膜１３ｂ１，１３ｃ１，１３ｆ１，１３ｈ２が残余する。
【００６３】
その後、フォトレジストパターン１８ａ〜１８ｆをマスクとして、砒素やリンなどのｎ型不純物イオン２０をイオン注入法にてｎ−エピタキシャル成長層７ａ〜７ｃに導入する。
【００６４】
フォトレジストパターン１８ａ〜１８ｆを除去した後、熱処理を行なう。それにより、図２４に示すように、ｎ＋拡散層２１ａ〜２１ｅを形成する。つまり、縦型ｎｐｎバイポーラトランジスタのエミッタおよびコレクタと、横型ｐｎｐバイポーラトランジスタのベースと、横型ＤＭＯＳトランジスタのソースおよびドレインとを同時に形成する。また、この熱処理で注入用開口部１９ａ〜１９ｅ上に酸化膜が形成される。
【００６５】
図２５および図２６に、図２４の状態の半導体装置の斜視図および平面図を示す。図２５および図２６に示すように、ｐ型拡散層１７ｂ，１７ｄは接続され、横型ｐｎｐバイポーラトランジスタのコレクタとなる。横型ＤＭＯＳトランジスタのバックゲートとなるｐ型拡散層１７ｅと、横型ＤＭＯＳトランジスタのソースとなるｎ＋拡散層２１ｄとは接している。ｐ型拡散層１７ｅとｎ＋拡散層２１ｄの端部形状は、耐圧確保のためコーナをラウンド形状（たとえば円弧形状）としている。また、横型ＤＭＯＳトランジスタのソースは高濃度不純物拡散層のみで構成されるが、横型ＤＭＯＳトランジスタのドレインは、高濃度不純物拡散層と低濃度不純物拡散層とで構成される。
【００６６】
次に、図２７に示すように、ＣＶＤ法により、たとえば不純物を添加しない０．２μｍ程度の厚みのＣＶＤ酸化膜からなる第１層間絶縁膜２２を堆積する。さらに、ＣＶＤ法により、たとえばボロンおよびリンを添加した０．６μｍ程度の厚みのＣＶＤ酸化膜からなる第２層間絶縁膜２３を堆積する。その後、適切な熱処理を行なうことで、第２層間絶縁膜２３を流動化させ、ウェハ表面を平坦化する。
【００６７】
次に、第２層間絶縁膜２３上に、所定形状のフォトレジストパターン（図示せず）を形成する。該フォトレジストパターンをマスクとして反応性イオンを用いてドライエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を行なう。それにより、図２８に示すように、コンタクトホール２４ａ〜２４ｈを形成する。
【００６８】
コンタクトホール２４ａ〜２４ｈの周囲には、第１層間絶縁膜２２ａ〜２２ｉおよび第２層間絶縁膜２３ａ〜２３ｉが残余し、また熱酸化膜１３ｂ１，１３ｂ２，１３ｃ１，１３ｅ１，１３ｅ２，１３ｆ１，１３ｈ１，１３ｈ２，１３ｈ３が残余することとなる。
【００６９】
なお、図示していないが、ゲート電極５７用のコンタクトホールも同時に形成する。また、図３３に示す抵抗部では、第１層間絶縁膜２２ｊと第２層間絶縁膜２３とが順次形成される。また、ｐ型拡散層１７ｉに達するコンタクトホールも形成される。
【００７０】
次に、スパッタリング法などを用いて、たとえば０．６μｍ程度の厚みのＡｌＳｉ，ＡｌＣｕなどの金属膜（導電膜）を全面に形成する。該金属膜をパターニングすることにより、図２９に示すように、第１配線２５ａ〜２５ｈを形成する。このとき、図３３に示す抵抗部においても、第１配線２５ｉ，２５ｊが形成される。
【００７１】
次に、プラズマＣＶＤ法などを用いて、たとえば０．８μｍ程度の厚みのＣＶＤ酸化膜からなる第３層間絶縁膜を堆積する。フォトリソグラフィおよびエッチングにより、図３０に示すように、第１配線２５ｃに達するスルーホール２７を第３層間絶縁膜に形成する。その結果、スルーホール２７の周囲に第３層間絶縁膜２６ａ，２６ｂが残余することとなる。
【００７２】
次に、スパッタリング法などを用いて、たとえば１μｍ程度の厚みのＡｌＳｉ，ＡｌＣｕなどの金属膜（導電膜）を全面に形成する。該金属膜をパターニングすることにより、図３１に示すように、第２配線２８を形成する。その後、プラズマＣＶＤ法などを用いて、たとえば０．８μｍ程度の厚みのＣＶＤ窒化膜からなる保護膜（絶縁膜）２９を堆積する。以上の工程を経て図３２に示す半導体装置が得られる。
【００７３】
（実施の形態２）
次に、本発明の実施の形態２について、図３４〜図３７を用いて説明する。
【００７４】
上述の実施の形態１では、各素子が微細化された際におけるコンタクト抵抗の上昇が懸念される。そこで、本実施の形態２では、コンタクト抵抗の上昇を抑制可能な手段について説明する。
【００７５】
図３７に、本実施の形態２における半導体装置の特徴的な構造例を示す。図３７に示すように、ｐ型拡散層１７ａ，１７ｃ，１７ｄ，１７ｅの表面にｐ＋拡散層（高濃度不純物拡散層）７１ａ〜７１ｄを形成する。ｐ＋拡散層７１ａ〜７１ｄは、それぞれｐ型拡散層１７ａ，１７ｃ，１７ｄ，１７ｅよりも高濃度のｐ型不純物を含む。ｐ＋拡散層７１ａ〜７１ｄに含まれるｐ型不純物の濃度は、たとえば１×１０１９ｃｍ−３〜１×１０２１ｃｍ−３程度である。
【００７６】
ｐ＋拡散層７１ａ〜７１ｄおよびｎ＋拡散層２１ａ〜２１ｅの表面上に、シリサイド層７４ａ〜７４ｈをそれぞれ形成する。シリサイド層７４ａ〜７４ｈとしては、たとえばチタンシリサイド層（ＴｉＳｉ２）を挙げることができる。該シリサイド層７４ａ〜７４ｈから連続して各コンタクトホールの側壁上に延在するように窒化チタン（ＴｉＮ）層７３ａ〜７３ｈを形成する。そして、この窒化チタン層７３ａ〜７３ｈおよびシリサイド層７４ａ〜７４ｈ上に、第１配線２５ａ〜２５ｈを形成する。上記以外の構成については実施の形態１の場合と同様である。
【００７７】
上記のようにコンタクトホールの底部にシリサイド層７４ａ〜７４ｈを形成することにより、第１配線２５ａ〜２５ｈと不純物拡散層との間のコンタクト抵抗を低減することができる。また、Ｐ型不純物拡散層の表面に、ｐ＋拡散層７１ａ〜７１ｄなどの高濃度不純物拡散層を形成することにより、シリサイド層とシリコン層間のコンタクト抵抗の上昇を抑制することができる。
【００７８】
次に、上述の構造を有する本実施の形態２における半導体装置の製造方法について、図３４〜図３７を用いて説明する。
【００７９】
図３４に示すように、実施の形態１と同様の工程を経て図２８に示すコンタクトホール２４ａ〜２４ｈまでを形成する。その後、第２層間絶縁膜２３ａ〜２３ｉ上に、ｐ型拡散層１７ａ，１７ｃ，１７ｄ，１７ｅ上のコンタクトホールと連通する開口部６９ａ〜６９ｄを有するフォトレジストパターン６８ａ〜６８ｅを形成する。このフォトレジストパターン６８ａ〜６８ｅをマスクとして、ボロンなどのｐ型不純物７０をｐ型拡散層１７ａ，１７ｃ，１７ｄ，１７ｅに導入する。このとき、横型ＤＭＯＳトランジスタのソースにもｐ型不純物が導入されるが、ソースには高濃度のｎ型不純物が導入されているので、横型ＤＭＯＳトランジスタの特性上問題はない。
【００８０】
上記のようにｐ型拡散層１７ａ，１７ｃ，１７ｄ，１７ｅにｐ型不純物を導入するのは、次のような理由による。ボロン（ｐ型不純物）を導入して形成したｐ型拡散層１７ａ，１７ｃ，１７ｄ，１７ｅ表面にチタンシリサイド層を形成した場合、シリコン側のボロンがシリサイド側へ移動するという現象が生じ得る。このようにシリコン側のボロンがシリサイド側へ移動すると、シリコン層とシリサイド層との間のコンタクト抵抗が上昇してしまう。
【００８１】
たとえば、ｐ型拡散層１７ａは縦型ｎｐｎバイポーラトランジスタの真性ベースとなる領域であるが、該ｐ型拡散層１７ａの表面のｐ型不純物濃度は１×１０１８〜１×１０１９ｃｍ−３程度である。よって、上記のような不純物の移動現象が生じると、コンタクト抵抗の上昇が懸念される。
【００８２】
そこで、予めｐ型拡散層１７ａ，１７ｃ，１７ｄ，１７ｅ表面にボロン（ｐ型不純物）を補充しておくことで、シリコン側からシリサイド側へｐ型不純物が移動した場合でも、シリコン層とシリサイド層との間のコンタクト抵抗の上昇を抑制することができる。
【００８３】
他方、ｎ＋拡散層２１ａ〜２１ｅには、ｐ型拡散層１７ａ，１７ｃ，１７ｄ，１７ｅの１０倍以上の濃度のｎ型不純物がドーピングされているので、ｎ＋拡散層２１ａ〜２１ｅの表面上に直接シリサイド層を形成してもコンタクト抵抗の上昇は無視できるレベルである。したがって、ｎ＋拡散層２１ａ〜２１ｅには、ｎ型不純物を補充する必要はない。
【００８４】
上記のようにｐ型不純物をｐ型拡散層１７ａ，１７ｃ，１７ｄ，１７ｅに導入した後、フォトレジストパターン６８ａ〜６８ｅを除去し、Ｎ２雰囲気内において比較的低い温度（たとえば８５０℃程度）での熱処理を行う。それにより、図３５に示すように、ｐ型拡散層１７ａ，１７ｃ，１７ｄ，１７ｅの表面に、ｐ＋拡散層７１ａ〜７１ｄを形成する。
【００８５】
次に、図３６に示すように、スパッタリング法などを用いて、０．０６μｍ程度の厚みのチタン膜７２を堆積する。このチタン膜７２に、Ｎ２雰囲気内において比較的低い温度（たとえば８００℃程度）での熱処理を数十秒間程度施す。それにより、図３７に示すように、ｐ＋拡散層７１ａ〜７１ｄおよびｎ＋拡散層２１ａ〜２１ｅの表面上にシリサイド層（チタンシリサイド層）７４ａ〜７４ｈを形成し、コンタクトホールの側壁上に窒化チタン層７３ａ〜７３ｈを形成する。
【００８６】
その後、実施の形態１と同様の手法で、０．６μｍ程度の厚みのＡｌＳｉ，ＡｌＣｕなどの金属膜を全面に形成する。そして、該金属膜と窒化チタン層７３ａ〜７３ｈとをパターニングする。それ以降は、実施の形態１と同様の工程を経て本実施の形態２における半導体装置が形成される。
【００８７】
（実施の形態３）
次に、本発明の実施の形態３について、図３８〜図５１を用いて説明する。
【００８８】
次世代の超高速通信システム（１０Ｇｂ／ｓ以上の光通信システム、無線ＬＡＮ、移動通信システムなど）に用いられる高周波のバイポーラトランジスタとして、ＳｉＧｅベースのヘテロ接合バイポーラトランジスタ（ＨＢＴ：Ｈｅｔｅｒｏ−ｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）がある。
【００８９】
高周波のｎｐｎトランジスタを作製するには、ベースの厚みを薄くする必要がある。しかし、ベースの厚みを薄くすると、コレクタ−エミッタ間の耐圧を確保するのが困難となる。他方、コレクタ−エミッタ間の耐圧を確保するには、ベースに含まれる不純物の濃度を高くすればよい。ところが、この場合には、ベース−エミッタ間の耐圧を確保するのが困難となる。
【００９０】
そこで、シリコンより狭いバンドギャップのＳｉＧｅのエピタキシャル成長層（たとえばＧｅを１０〜３０％程度混入）でｎｐｎトランジスタのベースを作製すると、ベースを高濃度にしてもベース−エミッタ間の耐圧を確保することができる。したがって、厚みが薄く高濃度のベースを使用することができる。
【００９１】
さらに、炭素（Ｃ）をＳｉＧｅ（ベース）に添加する、ＳｉＧｅ：Ｃ技術というものもある。炭素（Ｃ）をＳｉＧｅ（ベース）に添加（たとえば１％以下程度）することで、熱処理中のボロンの外方拡散を抑制することができ、ＳｉＧｅ層の格子歪みを減少することができる。換言すると、さらに高性能および高信頼性を実現できる。
【００９２】
ところで、半導体装置の加工寸法の微細化は、同一シリコンウェハから取れる集積回路チップの数の増加による低コスト化と、高性能化という大きなメリットがあり、積極的に進められている。半導体装置を微細化するには、たとえばＭＯＳトランジスタにおいては、ゲート長を微細化することにつながる。
【００９３】
上述のようなｎｐｎトランジスタにおけるベースの問題は、ｎＭＯＳトランジスタにおけるチャネル領域の問題に類似している。すなわち、ゲート長を微細化するには、チャネル濃度を高くしてドレイン−ソース間のパンチスルー耐圧を確保しなければならないが、そうするとドレイン−チャネル領域間の耐圧を確保するのが困難となる。
【００９４】
そこで、本実施の形態３では、横型ＤＭＯＳトランジスタのチャネル領域にＳｉＧｅあるいはＳｉＧｅ：Ｃのエピタキシャル成長層を利用し、より微細なゲート長の横型ＤＭＯＳトランジスタを作製する。
【００９５】
次に、本実施の形態３における半導体装置の具体的な構造例について図５１を用いて説明する。
【００９６】
図５１に示すように、本実施の形態３では、ｐ型拡散層１０４の表面上にＳｉＧｅまたはＳｉＧｅ：Ｃのエピタキシャル成長層（化合物半導体層）１０５を形成し、該エピタキシャル成長層１０５で横型ＤＭＯＳトランジスタのチャネル領域を形成している。
【００９７】
エピタキシャル成長層１０５の厚みは、たとえば０．１μｍ〜０．３μｍ程度であり、エピタキシャル成長層１０５に含まれるｐ型不純物濃度は、たとえば１×１０１７ｃｍ−３〜１×１０１９ｃｍ−３程度である。
【００９８】
上記のようにエピタキシャル成長層１０５で横型ＤＭＯＳトランジスタのチャネル領域を形成することにより、チャネル領域に高濃度の不純物を導入することができ、チャネル長およびゲート長を短縮することができる。それにより、より微細なゲート長の横型ＤＭＯＳトランジスタを作製することができる。これ以外の構成については、実施の形態１の場合とほぼ同様である。
【００９９】
次に、上述の構造を有する本実施の形態３における半導体装置の製造方法について図３８〜図５１を用いて説明する。
【０１００】
図３８に示すように、上述の実施の形態１と同様の工程を経て、熱酸化膜８ｃまでを形成し、その後，図１４に示す窒化膜５６ａ，５６ｂを除去する。次に、熱酸化膜８ａ〜８ｉ上に、ｐ型拡散層（ｐウェル）１０４が形成される領域上に開口部１０２を有するフォトレジストパターン１０１ａ，１０１ｂを形成する。該フォトレジストパターン１０１ａ，１０１ｂをマスクとして、図３９に示すように、イオン注入法によりボロンイオンなどのｐ型不純物イオン１０３をｎ−エピタキシャル成長層７ｃに導入する。
【０１０１】
また、フォトレジストパターン１０１ａ，１０１ｂをマスクとして熱酸化膜８ｈをエッチングする。その後、フォトレジストパターン１０１ａ，１０１ｂを除去し、熱処理を施す。それにより、図４０に示すように、ｐ型拡散層１０４を形成する。
【０１０２】
次に、図４１に示すように、露出したｐ型拡散層１０４の表面上に、選択エピタキシャル成長法にてボロンなどのｐ型不純物を含むＳｉＧｅまたはＳｉＧｅ：Ｃのエピタキシャル成長層１０５を形成する。エピタキシャル成長層１０５の厚みは０．１μｍ〜０．３μｍ程度であり、エピタキシャル成長層１０５に含まれるｐ型不純物の濃度は１×１０１７ｃｍ−３〜１×１０１９ｃｍ−３程度である。
【０１０３】
その後、熱酸化膜８ａ〜８ｉを除去し、たとえば０．０１〜０．０２μｍ程度の厚みの熱酸化膜１３ａ〜１３ｉを形成する。この熱酸化膜１３ａ〜１３ｉの一部が横型ＤＭＯＳトランジスタのゲート酸化膜となる。
【０１０４】
次に、減圧ＣＶＤ法で、リン添加のポリシリコンまたはアモルファスシリコンからなるシリコン膜５７を、たとえば０．２μｍ程度の厚みで堆積する。このシリコン膜５７上であって横型ＤＭＯＳトランジスタのゲート電極が形成される位置の上に、フォトレジストパターン５８を形成する。
【０１０５】
該フォトレジストパターン５８をマスクとしてシリコン膜５７をエッチングする。それにより、図４２に示すように、ゲート電極５７を形成する。ゲート電極５７を熱酸化して酸化膜６３を形成する。
【０１０６】
次に、図４３に示すように、縦型ｎｐｎバイポーラトランジスタのベースとなるｐ型拡散層１７ａが形成される領域上に開口部１５ａ、横型ｐｎｐバイポーラトランジスタのコレクタおよびエミッタとなるｐ型拡散層１７ｂ〜１７ｄが形成される領域上に開口部１５ｂ〜１５ｄ，横型ＤＭＯＳトランジスタのバックゲートとなるｐ型拡散層１７ｅが形成される領域上に開口部１５ｅを有するフォトレジストパターン１４ａ〜１４ｆを形成する。このフォトレジストパターン１４ａ〜１４ｆをマスクとしてイオン注入法によりボロンイオン１６をｎ−エピタキシャル成長層７ａ〜７ｃに導入する。
【０１０７】
フォトレジストパターン１４ａ〜１４ｆを除去した後、熱処理を行なう。それにより、図４４に示すように、ｐ型拡散層１７ａ〜１７ｅを形成する。つまり、縦型ｎｐｎバイポーラトランジスタのベースと、横型ｐｎｐバイポーラトランジスタのコレクタおよびエミッタと、横型ＤＭＯＳトランジスタのバックゲートとを同時に形成する。
【０１０８】
図４５に示すように、横型ＤＭＯＳトランジスタのドレインが形成される領域上に開口部６５を有するフォトレジストパターン６４ａ，６４ｂを形成する。このフォトレジストパターン６４ａ，６４ｂをマスクとして、イオン注入法によりリンイオン６６をｎ−エピタキシャル成長層７ｃに導入する。フォトレジストパターン６４ａ，６４ｂを除去した後、熱処理を行なう。それにより、図４６に示すように、ｎ型拡散層（ｎ−ドレイン）６７を形成する。
【０１０９】
次に、図４７に示すように、縦型ｎｐｎバイポーラトランジスタのｐ型拡散層１７ａ上およびｎ＋拡散層１２上に、横型ｐｎｐバイポーラトランジスタのベースが形成される領域上に、横型ＤＭＯＳトランジスタのソースおよびドレインが形成される領域上にそれぞれ開口部を有するフォトレジストパターン１８ａ〜１８ｆを形成する。このフォトレジストパターン１８ａ〜１８ｆをマスクとして熱酸化膜１３ｂ，１３ｃ，１３ｆ，１３ｈ，１３ｈ１をエッチングすることにより、開口部１９ａ〜１９ｅを形成する。該エッチングにより、開口部１９ａ〜１９ｅに隣接する位置に、熱酸化膜１３ｂ１，１３ｃ１，１３ｆ１，１３ｈ２が残余する。
【０１１０】
その後、フォトレジストパターン１８ａ〜１８ｆをマスクとして、砒素やリンなどのｎ型不純物イオンをイオン注入法にてｎ−エピタキシャル成長層７ａ〜７ｃに導入する。フォトレジストパターン１８ａ〜１８ｆを除去した後、熱処理を行なう。それにより、図４８に示すように、ｎ＋拡散層２１ａ〜２１ｅを形成する。つまり、縦型ｎｐｎバイポーラトランジスタのエミッタおよびコレクタと、横型ｐｎｐバイポーラトランジスタのベースと、横型ＤＭＯＳトランジスタのソースおよびドレインとを同時に形成する。また、この熱処理で注入用開口部１９ａ〜１９ｅ上に酸化膜が形成される。
【０１１１】
次に、図４９に示すように、ＣＶＤ法により、たとえば不純物を添加しない０．２μｍ程度の厚みのＣＶＤ酸化膜からなる第１層間絶縁膜２２を堆積する。さらに、ＣＶＤ法により、たとえばボロンおよびリンを添加した０．６μｍ程度の厚みのＣＶＤ酸化膜からなる第２層間絶縁膜２３を堆積する。その後、適切な熱処理を行なうことで、第２層間絶縁膜２３を流動化させ、ウェハ表面を平坦化する。
【０１１２】
次に、第２層間絶縁膜２３上に、所定形状のフォトレジストパターン（図示せず）を形成する。該フォトレジストパターンをマスクとして反応性イオンを用いてドライエッチングを行なう。それにより、図５０に示すように、コンタクトホール２４ａ〜２４ｈを形成する。
【０１１３】
コンタクトホール２４ａ〜２４ｈの周囲には、第１層間絶縁膜２２ａ〜２２ｉおよび第２層間絶縁膜２３ａ〜２３ｉが残余し、また熱酸化膜１３ｂ２，１３ｅ１，１３ｅ２が残余することとなる。なお、図示していないが、ゲート電極５７用のコンタクトホールも同時に形成する。
【０１１４】
次に、スパッタリング法などを用いて、たとえば０．６μｍ程度の厚みのＡｌＳｉ，ＡｌＣｕなどの金属膜を全面に形成する。該金属膜をパターニングすることにより、図５１に示すように、第１配線２５ａ〜２５ｈを形成する。これ以降は実施の形態１と同様の工程を経て本実施の形態３における半導体装置が形成される。
【０１１５】
（実施の形態４）
次に、本発明の実施の形態４について、図５２〜図７９を用いて説明する。
【０１１６】
コレクタ−ｐ−型シリコン基板１間の容量を削減し、高周波特性を向上するために、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造やトレンチ分離構造を用いることができる。本実施の形態４では、バイポーラトランジスタと、ＳｉＧｅあるいはＳｉＧｅ：Ｃのエピタキシャル成長層を用いて作製した横型ＤＭＯＳトランジスタとを搭載した半導体装置において、ＳＯＩ構造およびトレンチ分離構造を採用する。
【０１１７】
図７９に、本実施の形態４における半導体装置の特徴的な構造例を示す。図７９に示すように、本実施の形態４では、ｐ−シリコン基板１上に熱酸化膜（絶縁膜）１１２を介してｎ−シリコン基板（半導体層）１１１ａ，１１１ａ１，１１１ａ２，１１１ｂおよびエピタキシャル成長層（ｐ＋エピタキシャル成長層：半導体層）１０５を形成している。このｎ−シリコン基板１１１ａ，１１１ａ１，１１１ａ２，１１１ｂおよびエピタキシャル成長層１０５が、ＳＯＩ構造における半導体層に相当し、熱酸化膜１１２が、ＳＯＩ構造における埋込絶縁膜となる。
【０１１８】
上記のエピタキシャル成長層１０５は、熱酸化膜１１２に達するようにｎ−シリコン基板内に形成され、ボロンなどのｐ型不純物を含むＳｉＧｅまたはＳｉＧｅ：Ｃからなる。このようにシリコン基板（半導体層）を貫通して埋込絶縁膜に達するようにエピタキシャル成長層を形成することにより、ｐウェルを自己整合的に形成可能となる。
【０１１９】
エピタキシャル成長層１０５で横型ＤＭＯＳトランジスタのチャネル領域を形成する。このエピタキシャル成長層１０５に含まれるｐ型不純物の濃度はたとえば、１×１０１７ｃｍ−３〜１×１０１９ｃｍ−３程度である。
【０１２０】
また、ｎ−シリコン基板に、熱酸化膜１１２に達するトレンチを形成し、該トレンチ内に分離絶縁膜としての酸化膜１２６ａ〜１２６ｄを埋め込んでいる。さらに、ｎ−シリコン基板１１１ａ，１１１ａ１の底部に、熱酸化膜１１２に達するｎ＋埋込拡散層１１９ａ，１１９ｂを形成している。これ以外の構成については、実施の形態１と基本的に同様である。
【０１２１】
次に、図５２〜図７９を用いて、本実施の形態４における半導体装置の製造方法について説明する。
【０１２２】
図５２に示すように、ｎ−シリコン基板１１１上に、たとえば０．１μｍ程度の厚みの熱酸化膜を形成し、該熱酸化膜上に減圧ＣＶＤ法により、たとえば０．１μｍ程度の厚みの窒化膜を形成する。この窒化膜上に、減圧ＣＶＤ法により、たとえば１μｍ程度の厚みの酸化膜１１４ａ，１１４ｂを形成し、該酸化膜上にフォトレジストパターン１１５ａ，１１５ｂを形成する。
【０１２３】
上記のフォトレジストパターン１１５ａ，１１５ｂをマスクとしてエッチングすることにより、開口部１１６を形成する。その結果、開口部１１６の周囲に、熱酸化膜１１２ａ，１１２ｂ、窒化膜１１３ａ，１１３ｂおよび酸化膜１１４ａ，１１４ｂを形成する。
【０１２４】
上記のフォトレジストパターン１１５ａ，１１５ｂを除去し、酸化膜１１４ａ，１１４ｂをマスクとしてＲＩＥ法でｎ−シリコン基板１１１をエッチングする。それにより、図５３に示すように、トレンチ１１７を形成する。該トレンチ１１７は、横型ＤＭＯＳトランジスタのウェルを形成する領域なので、横型ＤＭＯＳトランジスタの要求性能に合わせた深さが必要となる。たとえば０．５μｍ〜２μｍ程度の深さが必要である。また、エピタキシャル成長する領域であるので、成長させる層の面方向をｎ−シリコン基板１１１と合わせるため、該領域の幅は深さよりも充分に大きいことが必要である。たとえば、トレンチ１１７の幅を深さの１倍以上程度とする。
【０１２５】
上記の酸化膜１１４ａ，１１４ｂを除去した後、熱酸化を行なう。それにより、図５４に示すように、トレンチ１１７の表面に０．１μｍ程度の厚みの熱酸化膜１７２が形成される。該熱酸化はいわゆる犠牲酸化であり、トレンチ１１７表面のエッチングダメージを除去するために行なう。その後、窒化膜１１３ａ，１１３ｂをマスクとしてトレンチ１１７上の熱酸化膜１７２を除去する。
【０１２６】
次に、図５５に示すように、選択エピタキシャル成長法にて、ボロンなどのｐ型不純物を含むＳｉＧｅまたはＳｉＧｅ：Ｃのエピタキシャル成長層（ｐ＋エピタキシャル成長層：半導体層）１０５を形成する。その後、窒化膜１１３ａ，１１３ｂおよび熱酸化膜１１２ａ，１１２ｂを除去する。
【０１２７】
次に、図５６に示すように、０．１μｍ程度の厚みの熱酸化膜１１２を表面に形成したｐ−シリコン基板１をｎ−シリコン基板１１１と貼り合せる。そして、図５７に示すように、ｎ−シリコン基板１１１の表面をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法で研磨し、エピタキシャル成長層１０５を露出させる。その結果、エピタキシャル成長層１０５の周囲にｎ−シリコン基板（半導体層）１１１ａ，１１１ｂが残余することとなる。
【０１２８】
次に、図５８に示すように、エピタキシャル成長層１０５およびｎ−シリコン基板１１１ａ，１１１ｂ上に、ＣＶＤ法により１μｍ程度の厚みの酸化膜１７０を形成する。この酸化膜１７０上に、所定位置に開口部を有するフォトレジストパターン３ａ〜３ｃを形成する。
【０１２９】
フッ化水素（ＨＦ）の水溶液にウェハを浸漬し、上記のフォトレジストパターン３ａ〜３ｃをマスクとしてエッチングを行なう。それにより、図５９に示すように、酸化膜１７０に開口部４ａ，４ｂを形成する。その結果、開口部４ａ，４ｂの周囲に酸化膜１７０ａ〜１７０ｃが残余することとなる。フォトレジストパターン３ａ〜３ｃを除去した後、リンや砒素などのｎ型不純物イオンを、１〜２ＭｅＶ程度の高い加速電圧でｎ−シリコン基板１１１ａの底部まで注入する。
【０１３０】
次に、酸化膜１７０ａ〜１７０ｃを除去した後に熱処理を施し、ｎ型不純物を拡散させる。それにより、図６０に示すように、ｎ−シリコン基板１１１ａの底部にｎ＋埋込拡散層１１９ａ，１１９ｂを形成する。
【０１３１】
次に、図６１に示すように、ｎ−シリコン基板１１１ａ，１１１ｂ上に、０．１μｍ程度の厚みの熱酸化膜１２０ａ〜１２０ｃ、減圧ＣＶＤ法により０．１μｍ程度の厚みの窒化膜１２１ａ〜１２１ｃ、減圧ＣＶＤ法により１μｍ程度の厚みの酸化膜１２２ａ〜１２２ｃをそれぞれ形成する。この酸化膜上に開口部を有するフォトレジストパターン１２３ａ〜１２３ｃを形成する。該フォトレジストパターン１２３ａ〜１２３ｃをマスクとして酸化膜および窒化膜をエッチングする。それにより、トレンチ分離の開口部１２４ａ〜１２４ｄを形成する。なお、開口部１２４ａ〜１２４ｄの幅は、たとえば０．５μｍ程度である。
【０１３２】
上記のように開口部１２４ａ〜１２４ｄを形成することにより、該開口部１２４ａ〜１２４ｄの周囲に、熱酸化膜１２０ａ〜１２０ｃ、窒化膜１２１ａ〜１２１ｃ、酸化膜１２２ａ〜１２２ｃが残余することとなる。
【０１３３】
フォトレジストパターン１２３ａ〜１２３ｃを除去し、酸化膜１２２ａ〜１２２ｃをマスクとしてＲＩＥ法でｎ−シリコン基板１１１ａ，１１１ｂをエッチングする。それにより、図６２に示すように、熱酸化膜１１２に達するトレンチ１２５ａ〜１２５ｄを形成する。該トレンチ１２５ａ〜１２５ｄの形成により、トレンチ１２５ａ〜１２５ｄの周囲にｎ−シリコン基板１１１ａ１，１１１ａ２が残余することとなる。
【０１３４】
上記の酸化膜１２２ａ〜１２２ｃを除去した後、約０．１μｍ程度の熱酸化を行なう。それにより、図６３に示すように、トレンチ１２５ａ〜１２５ｄの表面に酸化膜１７１ａ〜１７１ｆが形成される。
【０１３５】
次に、図６４に示すように、ＣＶＤ法により、ｎ−シリコン基板１１１ａ，１１１ａ１，１１１ａ２，１１１ｂを覆うように１μｍ程度の厚みの酸化膜１２６を形成する。なお、酸化膜１２６の代わりにポリシリコンあるいはアモルファスシリコンなどの半導体膜を使用してもよい。
【０１３６】
ＣＰＭ法で酸化膜１２６の表面を研磨し、窒化膜１２１ａ〜１２１ｃが露出したところで研磨をストップする。それにより、図６５に示すように、トレンチ内に酸化膜１２６ａ〜１２６ｄを埋め込む。その後、窒化膜１２１ａ〜１２１ｃと熱酸化膜１２０ａ〜１２０ｃとを除去する。
【０１３７】
熱酸化を行い、たとえば０．０５μｍ程度の厚みの熱酸化膜８を形成する。該熱酸化膜８は、ｎ−シリコン基板１１１ａ，１１１ａ１，１１１ａ２，１１１ｂ上のみならず酸化膜１２６ａ〜１２６ｄ上にも延在するように形成される。熱酸化膜８上に、ＣＶＤ法により、たとえば０．１μｍ程度の厚みの窒化膜を堆積する。
【０１３８】
上記の窒化膜上に、所定位置に開口部を有するフォトレジストパターン５２ａ〜５２ｉを形成する。このフォトレジストパターン５２ａ〜５２ｉをマスクとして、フィールド酸化膜が形成される領域上に位置する窒化膜をエッチングする。それにより、上記窒化膜に開口部５３ａ〜５３ｈを形成する。このとき、開口部５３ａ〜５３ｈの周囲には、窒化膜５１ａ〜５１ｉが残余する。その後、フォトレジストパターン５２ａ〜５２ｉを除去する。
【０１３９】
次に、窒化膜５１ａ〜５１ｉをマスクとして熱酸化を行なう。それにより、図６６に示すように、たとえば０．２μｍ程度の厚みのフィールド酸化膜５４ａ〜５４ｈを形成する。このとき、フィールド酸化膜５４ａ〜５４ｈの周囲には、熱酸化膜８ａ〜８ｉが残余する。
【０１４０】
熱リン酸などを用いて窒化膜５１ａ〜５１ｉを除去した後、図６７に示すように、熱酸化膜８ａ〜８ｉ上にＣＶＤ法により、たとえば０．１μｍ程度の厚みの窒化膜５６を堆積する。該窒化膜５６上にフォトレジストパターン（図示せず）を形成し、該フォトレジストパターンをマスクとして窒化膜５６と熱酸化膜８ｃとをエッチングする。それにより、縦型ｎｐｎバイポーラトランジスタのコレクタ引出し用拡散層を形成するための拡散窓を形成する。この拡散窓の周囲に、図６８に示すように、窒化膜５６ａ，５６ｂが残余することとなる。その後、上記フォトレジストパターンを除去する。
【０１４１】
次に、リンのガス拡散法で上記の拡散窓を通してリンをｎ−シリコン基板１１１ａに導入してコレクタ引出し用ｎ＋拡散層１２を形成し、該ガス拡散法の際にウェハに堆積したリンガラスを除去する。続いて、ｎ＋拡散層１２の表面上に、たとえば０．１μｍ程度の厚みの薄い熱酸化膜８ｃを形成する。
【０１４２】
次に、窒化膜５６ａ，５６ｂと熱酸化膜８ａ〜８ｉを除去し、図６９に示すように、たとえば０．０１〜０．０２μｍ程度の厚みの熱酸化膜１３ａ〜１３ｉを形成する。この熱酸化膜１３ａ〜１３ｉの一部が横型ＤＭＯＳトランジスタのゲート酸化膜となる。
【０１４３】
次に、減圧ＣＶＤ法で、リン添加のポリシリコンまたはアモルファスシリコンからなるシリコン膜（半導体膜）を、たとえば０．２μｍ程度の厚みで堆積する。このシリコン膜上であって横型ＤＭＯＳトランジスタのゲート電極が形成される位置の上に、フォトレジストパターンを形成する。該フォトレジストパターンをマスクとしてシリコン膜をエッチングする。それにより、図７０に示すように、ゲート電極５７を形成する。このゲート電極５７の表面を熱酸化して酸化膜６３を形成する。
【０１４４】
次に、図７１に示すように、縦型ｎｐｎバイポーラトランジスタのベースとなるｐ型拡散層１７ａが形成される領域上に開口部１５ａ、横型ｐｎｐバイポーラトランジスタのコレクタおよびエミッタとなるｐ型拡散層１７ｂ〜１７ｄが形成される領域上に開口部１５ｂ〜１５ｄ，横型ＤＭＯＳトランジスタのバックゲートとなるｐ型拡散層１７ｅが形成される領域上に開口部１５ｅを有するフォトレジストパターン１４ａ〜１４ｆを形成する。このフォトレジストパターン１４ａ〜１４ｆをマスクとしてイオン注入法によりボロンイオンをｎ−シリコン基板１１１ａ，１１１ａ１およびエピタキシャル成長層１０５に導入する。
【０１４５】
フォトレジストパターン１４ａ〜１４ｆを除去した後、熱処理を行なう。それにより、図７２に示すように、ｐ型拡散層１７ａ〜１７ｅを形成する。つまり、縦型ｎｐｎバイポーラトランジスタのベースと、横型ｐｎｐバイポーラトランジスタのコレクタおよびエミッタと、横型ＤＭＯＳトランジスタのバックゲートとを同時に形成する。
【０１４６】
図７３に示すように、横型ＤＭＯＳトランジスタのドレインが形成される領域上に開口部６５を有するフォトレジストパターン６４ａ，６４ｂを形成する。このフォトレジストパターン６４ａ，６４ｂをマスクとして、イオン注入法によりリンイオン６６をｎ−シリコン基板１１１ｂに導入する。フォトレジストパターン６４ａ，６４ｂを除去した後、熱処理を行なう。それにより、図７４に示すように、ｎ型拡散層（ｎ−ドレイン）６７を形成する。
【０１４７】
次に、図７５に示すように、縦型ｎｐｎバイポーラトランジスタのｐ型拡散層１７ａ上およびｎ＋拡散層１２上に、横型ｐｎｐバイポーラトランジスタのベースが形成される領域上に、横型ＤＭＯＳトランジスタのソースおよびドレインが形成される領域上にそれぞれ開口部を有するフォトレジストパターン１８ａ〜１８ｆを形成する。このフォトレジストパターン１８ａ〜１８ｆをマスクとして熱酸化膜１３ｂ，１３ｃ，１３ｆ，１３ｈ，１３ｈ１をエッチングすることにより、開口部１９ａ〜１９ｅを形成する。該エッチングにより、開口部１９ａ〜１９ｅと隣接する位置に、熱酸化膜１３ｂ１，１３ｃ１，１３ｆ１，１３ｈ２が残余する。
【０１４８】
その後、フォトレジストパターン１８ａ〜１８ｆをマスクとして、砒素やリンなどのｎ型不純物イオン２０をイオン注入法にてｎ−シリコン基板１１１ａ，１１１ａ１，１１１ｂおよびエピタキシャル成長層１０５に導入する。フォトレジストパターン１８ａ〜１８ｆを除去した後、熱処理を行なう。それにより、図７６に示すように、ｎ＋拡散層２１ａ〜２１ｅを形成する。つまり、縦型ｎｐｎバイポーラトランジスタのエミッタおよびコレクタと、横型ｐｎｐバイポーラトランジスタのベースと、横型ＤＭＯＳトランジスタのソースおよびドレインとを同時に形成する。また、この熱処理で注入用開口部１９ａ〜１９ｅ上に酸化膜が形成される。
【０１４９】
次に、図７７に示すように、ＣＶＤ法により、たとえば不純物を添加しない０．２μｍ程度の厚みのＣＶＤ酸化膜からなる第１層間絶縁膜２２を堆積する。さらに、ＣＶＤ法により、たとえばボロンおよびリンを添加した０．６μｍ程度の厚みのＣＶＤ酸化膜からなる第２層間絶縁膜２３を堆積する。その後、適切な熱処理を行なうことで、第２層間絶縁膜２３を流動化させ、ウェハ表面を平坦化する。
【０１５０】
次に、第２層間絶縁膜２３上に、所定形状のフォトレジストパターン（図示せず）を形成する。該フォトレジストパターンをマスクとしてＲＩＥ法を用いたドライエッチングを行なう。それにより、図７８に示すように、コンタクトホール２４ａ〜２４ｈを形成する。
【０１５１】
コンタクトホール２４ａ〜２４ｈの周囲には、第１層間絶縁膜２２ａ〜２２ｉおよび第２層間絶縁膜２３ａ〜２３ｉが残余し、また熱酸化膜１３ｂ１，１３ｂ２，１３ｃ１，１３ｅ１，１３ｅ２，１３ｆ１，１３ｈ０，１３ｈ２が残余することとなる。なお、図示していないが、ゲート電極５７用のコンタクトホールも同時に形成する。
【０１５２】
次に、スパッタリング法などを用いて、たとえば０．６μｍ程度の厚みのＡｌＳｉ，ＡｌＣｕなどの金属膜を全面に形成する。該金属膜をパターニングすることにより、図７９に示すように、第１配線２５ａ〜２５ｈを形成する。これ以降は実施の形態１と同様の工程を経て本実施の形態４における半導体装置が形成される。
【０１５３】
（実施の形態５）
次に、本発明の実施の形態５について、図８０〜図１０５を用いて説明する。
【０１５４】
本実施の形態５では、横型ｎｐｎバイポーラトランジスタを採用し、ＳｉＧｅあるいはＳｉＧｅ：Ｃの選択エピタキシャル成長技術を、横型ｎｐｎバイポーラトランジスタおよび横型ｐｎｐバイポーラトランジスタに適用している。
【０１５５】
横型ｎｐｎバイポーラトランジスタのベースに、ＳｉＧｅあるいはＳｉＧｅ：Ｃのエピタキシャル成長層を用いることにより、コレクタ−ベース間の容量を大幅に減少することができ、縦型よりもさらに高周波動作可能な横型ｎｐｎバイポーラトランジスタが得られる。
【０１５６】
また、横型ｐｎｐバイポーラトランジスタのエミッタおよびコレクタにＳｉＧｅあるいはＳｉＧｅ：Ｃのエピタキシャル成長層を用いることにより、シリコン層を用いる場合よりも高いｐ型濃度の層を採用することができ、高い電流駆動能力が得られる。
【０１５７】
さらに、実施の形態４の場合と同様に、ＳＯＩ構造およびトレンチ分離構造を採用しているので、実施の形態４の場合と同様の効果も得られる。
【０１５８】
図１０５に、本実施の形態５における半導体装置の特徴的な構造例を示す。図１０５に示すように、本実施の形態５では、ｐ−シリコン基板１上に熱酸化膜１１２を介してｎ−シリコン基板（半導体層）１１１ａ，１１１ｂ，１１１ｂ１，１１１ｃ，１１１ｄ，１１１ｅ，１１１ｅ１，１１１ｆおよびエピタキシャル成長層（ｐ＋エピタキシャル成長層：半導体層）１０５ａ〜１０５ｅを形成している。このｎ−シリコン基板１１１ａ，１１１ｂ，１１１ｂ１，１１１ｃ，１１１ｄ，１１１ｅ，１１１ｅ１，１１１ｆおよびエピタキシャル成長層１０５ａ〜１０５ｅが、ＳＯＩ構造における半導体層に相当し、熱酸化膜１１２が、ＳＯＩ構造における埋込絶縁膜となる。
【０１５９】
上記のエピタキシャル成長層１０５ａ〜１０５ｅは、熱酸化膜１１２に達するようにｎ−シリコン基板内に形成され、ボロンなどのｐ型不純物を含み、ＳｉＧｅまたはＳｉＧｅ：Ｃからなる化合物半導体層である。
【０１６０】
エピタキシャル成長層１０５ａの表面に横型ｎｐｎバイポーラトランジスタのベースが形成され、エピタキシャル成長層１０５ｂ，１０５ｄの表面に横型ｐｎｐバイポーラトランジスタのコレクタが形成され、エピタキシャル成長層１０５ｃの表面に横型ｐｎｐバイポーラトランジスタのエミッタが形成され、エピタキシャル成長層１０５ｅで横型ＤＭＯＳトランジスタのチャネル領域を形成する。このエピタキシャル成長層１０５ａ〜１０５ｅに含まれるｐ型不純物の濃度はたとえば、１×１０１７ｃｍ−３〜１×１０１９ｃｍ−３程度である。
【０１６１】
また、ｎ−シリコン基板に、熱酸化膜１１２に達するトレンチを形成し、該トレンチ内に分離絶縁膜としての酸化膜１２６ａ〜１２６ｄを埋め込んでいる。さらに、ｎ−シリコン基板１１１ａ，１１１ｂ内に、熱酸化膜１１２に達するｎ＋拡散層１２ａ〜１２ｃを形成している。該ｎ＋拡散層１２ａ〜１２ｃの表面に、ｎ＋拡散層２１ａ〜２１ｃをそれぞれ形成する。
【０１６２】
ｎ＋拡散層２１ａ，２１ｃは、横型ｎｐｎバイポーラトランジスタのコレクタであり、ｎ＋拡散層２１ｂは、横型ｎｐｎバイポーラトランジスタのエミッタである。また、ｎ−シリコン基板１１１ｅの表面にｎ＋拡散層２１ｄを形成し、エピタキシャル成長層１０５ｅの表面にｎ＋拡散層２１ｅを形成し、ｎ−シリコン基板１１１ｆの表面にｎ＋拡散層２１ｆを形成する。ｎ＋拡散層２１ｅ，２１ｆは、それぞれ横型ＤＭＯＳトランジスタのソースおよびドレインとなる。上記以外の構成については、実施の形態４と基本的に同様である。
【０１６３】
次に、図８０〜図１０５を用いて、本実施の形態５における半導体装置の製造方法について説明する。
【０１６４】
図８０に示すように、ｎ−シリコン基板１１１上に、たとえば０．１μｍ程度の厚みの熱酸化膜を形成し、該熱酸化膜上に減圧ＣＶＤ法により、たとえば０．１μｍ程度の厚みの窒化膜を形成する。この窒化膜上に、減圧ＣＶＤ法により、たとえば１μｍ程度の厚みの酸化膜を形成し、該酸化膜上にフォトレジストパターン１１５ａ〜１１５ｆを形成する。
【０１６５】
上記のフォトレジストパターン１１５ａ〜１１５ｆをマスクとしてエッチングすることにより、開口部１１６ａ〜１１６ｅを形成する。その結果、開口部１１６ａ〜１１６ｅの周囲に、熱酸化膜１１２ａ〜１１２ｆ、窒化膜１１３ａ〜１１３ｆおよび酸化膜１１４ａ〜１１４ｆを形成する。
【０１６６】
上記のフォトレジストパターン１１５ａ〜１１５ｆを除去し、酸化膜１１４ａ〜１１４ｆをマスクとしてＲＩＥ法でｎ−シリコン基板１１１をエッチングする。それにより、図８１に示すように、トレンチ１１７ａ〜１１７ｅを形成する。該トレンチ１１７ａ〜１１７ｅは、横型ＤＭＯＳトランジスタのウェルおよびバイポーラトランジスタのベース、エミッタおよびコレクタを形成する領域なので、これらの要求性能に合わせた深さが必要となる。たとえば０．５μｍ〜２μｍ程度の深さが必要である。
【０１６７】
上記の酸化膜１１４ａ〜１１４ｆを除去した後、熱酸化を行なう。それにより、図８２に示すように、トレンチ１１７ａ〜１１７ｅの表面に０．１μｍ程度の厚みの熱酸化膜１７２ａ〜１７２ｅが形成される。それにより、トレンチ１１７ａ〜１１７ｅ表面のエッチングダメージを除去することができる。その後、窒化膜１１３ａ〜１１３ｆをマスクとしてトレンチ１１７ａ〜１１７ｅ上の熱酸化膜１７２ａ〜１７２ｅをエッチング除去する。
【０１６８】
次に、図８３に示すように、選択エピタキシャル成長法にて、ボロンなどのｐ型不純物を含むＳｉＧｅまたはＳｉＧｅ：Ｃのエピタキシャル成長層（ｐ＋エピタキシャル成長層）１０５ａ〜１０５ｅを形成する。エピタキシャル成長層１０５ａ〜１０５ｅに含まれるｐ型不純物の濃度はたとえば、１×１０１７ｃｍ−３〜１×１０１９ｃｍ−３程度である。
【０１６９】
エピタキシャル成長層１０５ａは、横型ｎｐｎバイポーラトランジスタのベースが形成される領域、エピタキシャル成長層１０５ｂ，１０５ｄは、横型ｐｎｐバイポーラトランジスタのコレクタが形成される領域、エピタキシャル成長層１０５ｃは、横型ｐｎｐバイポーラトランジスタのエミッタが形成される領域，エピタキシャル成長層１０５ｅは、横型ＤＭＯＳトランジスタのｐウェルとなる領域である。
【０１７０】
次に、窒化膜１１３ａ〜１１３ｆおよび熱酸化膜１１２ａ〜１１２ｆを除去する。その後、図８４に示すように、０．１μｍ程度の厚みの熱酸化膜１１２を表面に形成したｐ−シリコン基板１をｎ−シリコン基板１１１と貼り合せる。
【０１７１】
そして、図８５に示すように、ｎ−シリコン基板１１１の表面をＣＭＰ法で研磨し、エピタキシャル成長層１０５ａ〜１０５ｅが所望の厚さになった時点で研磨をストップする。エピタキシャル成長層１０５ａ〜１０５ｅの厚みがたとえば０．５μｍ〜２μｍ程度となるように研磨をストップする。その結果、エピタキシャル成長層１０５ａ〜１０５ｅが露出し、該エピタキシャル成長層１０５ａ〜１０５ｅの周囲にｎ−シリコン基板（半導体層）１１１ａ〜１１１ｆが残余することとなる。
【０１７２】
次に、図８６に示すように、エピタキシャル成長層１０５ａ〜１０５ｅおよびｎ−シリコン基板１１１ａ〜１１１ｆ上に、０．１μｍ程度の厚みの熱酸化膜１２０ａ〜１２０ｃ、減圧ＣＶＤ法により０．１μｍ程度の厚みの窒化膜１２１ａ〜１２１ｃ、減圧ＣＶＤ法により１μｍ程度の厚みの酸化膜１２２ａ〜１２２ｃをそれぞれ形成する。この酸化膜上に開口部を有するフォトレジストパターン１２３ａ〜１２３ｃを形成する。該フォトレジストパターン１２３ａ〜１２３ｃをマスクとして酸化膜および窒化膜をエッチングする。それにより、トレンチ分離の開口部１２４ａ〜１２４ｄを形成する。なお、開口部１２４ａ〜１２４ｄの幅は、たとえば０．５μｍ程度である。
【０１７３】
上記のように開口部１２４ａ〜１２４ｄを形成することにより、該開口部１２４ａ〜１２４ｄの周囲に、熱酸化膜１２０ａ〜１２０ｃ、窒化膜１２１ａ〜１２１ｃ、酸化膜１２２ａ〜１２２ｃが残余することとなる。
【０１７４】
フォトレジストパターン１２３ａ〜１２３ｃを除去し、酸化膜１２２ａ〜１２２ｃをマスクとしてＲＩＥ法でｎ−シリコン基板１１１ａ，１１１ｂ，１１１ｅ，１１１ｆをエッチングする。それにより、図８７に示すように、熱酸化膜１１２に達するトレンチ１２５ａ〜１２５ｄを形成する。該トレンチ１２５ａ〜１２５ｄの形成により、トレンチ１２５ａ〜１２５ｄの周囲にｎ−シリコン基板１１１ｂ１，１１１ｅ１が残余することとなる。
【０１７５】
上記の酸化膜１２２ａ〜１２２ｃを除去した後、約０．１μｍ程度の熱酸化を行なう。それにより、図８８に示すように、トレンチ１２５ａ〜１２５ｄの表面に酸化膜１７１ａ〜１７１ｆが形成される。
【０１７６】
次に、図８９に示すように、ＣＶＤ法により、ｎ−シリコン基板１１１ａ〜１１１ｆを覆うように１μｍ程度の厚みの酸化膜１２６を形成する。なお、酸化膜１２６の代わりにポリシリコンあるいはアモルファスシリコンなどの半導体膜を使用してもよい。
【０１７７】
ＣＰＭ法で酸化膜１２６の表面を研磨し、窒化膜１２１ａ〜１２１ｃが露出したところで研磨をストップする。それにより、図９０に示すように、トレンチ内に酸化膜１２６ａ〜１２６ｄを埋め込む。その後、窒化膜１２１ａ〜１２１ｃと熱酸化膜１２０ａ〜１２０ｃとを除去する。
【０１７８】
さらに熱酸化を行い、たとえば０．０５μｍ程度の厚みの熱酸化膜８を形成する。該熱酸化膜８は、ｎ−シリコン基板１１１ａ〜１１１ｆ上のみならず酸化膜１２６ａ〜１２６ｄ上にも形成される。熱酸化膜８上に、ＣＶＤ法により、たとえば０．１μｍ程度の厚みの窒化膜を堆積する。
【０１７９】
上記の窒化膜上に、所定位置に開口部を有するフォトレジストパターン５２ａ〜５２ｊを形成する。このフォトレジストパターン５２ａ〜５２ｊをマスクとして、フィールド酸化膜が形成される領域上に位置する窒化膜をエッチングする。それにより、上記窒化膜に開口部５３ａ〜５３ｉを形成する。このとき、開口部５３ａ〜５３ｉの周囲には、窒化膜５１ａ〜５１ｊが残余する。その後、フォトレジストパターン５２ａ〜５２ｊを除去する。
【０１８０】
次に、窒化膜５１ａ〜５１ｊをマスクとして熱酸化を行なう。それにより、図９１に示すように、たとえば０．２μｍ程度の厚みのフィールド酸化膜５４ａ〜５４ｉを形成する。このとき、フィールド酸化膜５４ａ〜５４ｉの周囲には、熱酸化膜８ａ〜８ｊが残余する。
【０１８１】
熱リン酸などを用いて窒化膜５１ａ〜５１ｊを除去した後、図９２に示すように、熱酸化膜８ａ〜８ｊ上にＣＶＤ法により、たとえば０．１μｍ程度の厚みの窒化膜５６を堆積する。該窒化膜５６上にフォトレジストパターン（図示せず）を形成し、該フォトレジストパターンをマスクとして窒化膜５６と熱酸化膜８ｂ〜８ｄとをエッチングする。それにより、横型ｎｐｎバイポーラトランジスタのエミッタおよびコレクタ引出し用拡散層を形成するための拡散窓１２７ａ〜１２７ｃを形成する。この拡散窓の周囲に、図９３に示すように、窒化膜５６ａ〜５６ｄが残余することとなる。その後、上記フォトレジストパターンを除去する。
【０１８２】
次に、リンのガス拡散法で上記の拡散窓１２７ａ〜１２７ｃを通してリンをｎ−シリコン基板１１１ａ，１１１ｂおよびエピタキシャル成長層１０５ａに導入することにより、図９４に示すように、エミッタ引出し用ｎ＋拡散層１２ｂと、コレクタ引出し用ｎ＋拡散層１２ａ〜１２ｃを形成する。そして、該ガス拡散法の際にウェハに堆積したリンガラスを除去する。続いて、ｎ＋拡散層１２ａ〜１２ｃの表面上に、たとえば０．１μｍ程度の厚みの薄い熱酸化膜を形成する。
【０１８３】
次に、窒化膜５６ａ〜５６ｄと熱酸化膜８ａ〜８ｊを除去し、図９４に示すように、たとえば０．０１〜０．０２μｍ程度の厚みの熱酸化膜１３ａ〜１３ｊを形成する。この熱酸化膜１３ａ〜１３ｊの一部が横型ＤＭＯＳトランジスタのゲート酸化膜となる。
【０１８４】
次に、減圧ＣＶＤ法で、リン添加のポリシリコンまたはアモルファスシリコンからなるシリコン膜（半導体膜）を、たとえば０．２μｍ程度の厚みで堆積する。このシリコン膜上であって横型ＤＭＯＳトランジスタのゲート電極が形成される位置の上に、フォトレジストパターンを形成する。該フォトレジストパターンをマスクとしてシリコン膜をエッチングする。それにより、図９５に示すように、ゲート電極５７を形成する。このゲート電極５７の表面を熱酸化して酸化膜６３を形成する。
【０１８５】
次に、図９６に示すように、横型ｎｐｎバイポーラトランジスタのベース引出し層（１７ａ，１７ｂ）が形成される領域上に開口部１５ａ，１５ｂ、横型ｐｎｐバイポーラトランジスタのコレクタおよびエミッタとなるｐ型拡散層１７ｃ〜１７ｅが形成される領域上に開口部１５ｃ〜１５ｅ，横型ＤＭＯＳトランジスタのバックゲートとなるｐ型拡散層１７ｆが形成される領域上に開口部１５ｆを有するフォトレジストパターン１４ａ〜１４ｇを形成する。このフォトレジストパターン１４ａ〜１４ｇをマスクとしてイオン注入法によりボロンイオンをｎ−シリコン基板１１１ａ，１１１ｂおよびエピタキシャル成長層１０５ｂ，１０５ｃ，１０５ｄ，１０５ｅに導入する。
【０１８６】
フォトレジストパターン１４ａ〜１４ｇを除去した後、熱処理を行なう。それにより、図９７に示すように、ｐ型拡散層１７ａ〜１７ｆを形成する。つまり、横型ｎｐｎバイポーラトランジスタのベースと、横型ｐｎｐバイポーラトランジスタのコレクタおよびエミッタと、横型ＤＭＯＳトランジスタのバックゲートとを同時に形成する。
【０１８７】
図９８に示すように、横型ＤＭＯＳトランジスタのドレインが形成される領域上に開口部６５を有するフォトレジストパターン６４ａ，６４ｂを形成する。このフォトレジストパターン６４ａ，６４ｂをマスクとして、イオン注入法によりリンイオンをｎ−シリコン基板１１１ｆに導入する。フォトレジストパターン６４ａ，６４ｂを除去した後、熱処理を行なう。それにより、図９９に示すように、ｎ型拡散層（ｎ−ドレイン）６７を形成する。
【０１８８】
次に、図１００に示すように、横型ｎｐｎバイポーラトランジスタのｎ＋拡散層１２ａ〜１２ｃ上、横型ｐｎｐバイポーラトランジスタのベースが形成される領域上、横型ＤＭＯＳトランジスタのソースおよびドレインが形成される領域上にそれぞれ開口部を有するフォトレジストパターン１８ａ〜１８ｇを形成する。このフォトレジストパターン１８ａ〜１８ｇをマスクとして熱酸化膜１３ｂ，１３ｃ，１３ｄ，１３ｇ，１３ｉ，１３ｉ１をエッチングすることにより、開口部１９ａ〜１９ｆを形成する。
【０１８９】
その後、フォトレジストパターン１８ａ〜１８ｇをマスクとして、砒素やリンなどのｎ型不純物イオンをイオン注入法にてｎ−シリコン基板１１１ａ，１１１ｂ，１１１ｅ，１１１ｆおよびエピタキシャル成長層１０５ａ，１０５ｅに導入する。フォトレジストパターン１８ａ〜１８ｇを除去した後、熱処理を行なう。それにより、図１０１に示すように、ｎ＋拡散層２１ａ〜２１ｆを形成する。つまり、横型ｎｐｎバイポーラトランジスタのエミッタおよびコレクタと、横型ｐｎｐバイポーラトランジスタのベースと、横型ＤＭＯＳトランジスタのソースおよびドレインとを同時に形成する。また、この熱処理で注入用開口部１９ａ〜１９ｆ上に酸化膜が形成される。
【０１９０】
図１０２に、図１０１の状態の半導体装置の平面図を示す。図１０１および図１０２に示すように、ｎ＋拡散層１２ａ，１２ｃは、横型ｎｐｎバイポーラトランジスタのコレクタであり、ｐ型拡散層１７ａ，１７ｂは、横型ｎｐｎバイポーラトランジスタのベースである。
【０１９１】
エピタキシャル成長層１０５ｂ，１０５ｄは分離しており、いずれも横型ｐｎｐバイポーラトランジスタのコレクタであり、それぞれに対し引出し用電極を設ける必要がある。なお、コレクタ形状は、図１４２のようにしてもよい。
【０１９２】
次に、図１０３に示すように、ＣＶＤ法により、たとえば不純物を添加しない０．２μｍ程度の厚みのＣＶＤ酸化膜からなる第１層間絶縁膜２２を堆積する。さらに、ＣＶＤ法により、たとえばボロンおよびリンを添加した０．６μｍ程度の厚みのＣＶＤ酸化膜からなる第２層間絶縁膜２３を堆積する。その後、適切な熱処理を行なうことで、第２層間絶縁膜２３を流動化させ、ウェハ表面を平坦化する。
【０１９３】
次に、第２層間絶縁膜２３上に、所定形状のフォトレジストパターン（図示せず）を形成する。該フォトレジストパターンをマスクとしてＲＩＥ法を用いたドライエッチングを行なう。それにより、図１０４に示すように、コンタクトホール２４ａ〜２４ｉを形成する。
【０１９４】
コンタクトホール２４ａ〜２４ｉの周囲には、第１層間絶縁膜２２ａ〜２２ｊおよび第２層間絶縁膜２３ａ〜２３ｊが残余し、また熱酸化膜１３ｃ２，１３ｆ１，１３ｆ２，１３ｆ３が残余することとなる。なお、図示していないが、ゲート電極５７用のコンタクトホールも同時に形成する。
【０１９５】
次に、スパッタリング法などを用いて、たとえば０．６μｍ程度の厚みのＡｌＳｉ，ＡｌＣｕなどの金属膜を全面に形成する。該金属膜をパターニングすることにより、図１０５に示すように、第１配線２５ａ〜２５ｉを形成する。これ以降は実施の形態１と同様の工程を経て本実施の形態５における半導体装置が形成される。
【０１９６】
（実施の形態６）
次に、本発明の実施の形態６について、図１０６〜図１２５を用いて説明する。
【０１９７】
高周波対応の縦型バイポーラトランジスタでは、エミッタ電極やベース電極の一部をポリシリコンやアモルファスシリコンで構成し、自己整合的にエミッタ開口位置を決定するＤＰＳＡ（Ｄｏｕｂｌｅ Ｐｏｌｙｓｉｌｉｃｏｎ Ｓｅｌｆ−Ａｌｉｇｎ）技術を利用することが好ましい。
【０１９８】
そこで、本実施の形態６では、横型ｎｐｎバイポーラトランジスタのエミッタ電極やベース電極の一部をポリシリコンやアモルファスシリコンなどのシリコン膜（半導体膜）で形成する。微細なコンタクトサイズには、金属材料よりも粒径が小さく加工が容易なポリシリコンやアモルファスシリコンが有利である。
【０１９９】
図１２５に、本実施の形態６における半導体装置の特徴的な構造例を示す。図１２５に示すように、本実施の形態６では、横型ｎｐｎバイポーラトランジスタのエミッタ電極を第１配線２５ｂとエミッタ引出し用パッド層１６３とで構成し、ベース電極を第１配線２５ａとベース引出し用パッド層（１５２ａ，１５２ｂ）とで構成している。また、エミッタ引出し用パッド層１６３下にｎ＋拡散層（高濃度不純物拡散層）１６２を形成している。
【０２００】
エミッタ引出し用パッド層１６３は、酸化膜１５６ａ，１５６ｂおよび酸化膜１６０を介してベース引出し用パッド層（１５２ａ，１５２ｂ）上に延在しており、これらの酸化膜によってエミッタ引出し用パッド層１６３とベース引出し用パッド層とは電気的に絶縁分離されている。
【０２０１】
また、横型ＤＭＯＳトランジスタのゲート電極を、シリコン膜を積層して形成している。そして、同一のシリコン膜をパターニングすることにより、該ゲート電極の上層のシリコン膜と、ベース引出し用パッド層とが形成される。上記以外の構成については、実施の形態５と基本的に同様である。
【０２０２】
次に、図１０６〜図１２５を用いて、本実施の形態６における半導体装置の製造方法について説明する。
【０２０３】
図１０６に示すように、実施の形態５と同様の工程を経て、熱酸化膜１３ａ〜１３ｊまでを形成する。その後、減圧ＣＶＤ法で、リン添加のポリシリコンまたはアモルファスシリコンからなるシリコン膜（半導体膜）１５１を、たとえば０．１μｍ程度の厚みで堆積する。このシリコン膜１５１上に、所定形状のフォトレジストパターン（図示せず）を形成する。該フォトレジストパターンをマスクとしてシリコン膜１５１をエッチングする。それにより、図１０７に示すように、トレンチ分離領域上、横型ｎｐｎバイポーラトランジスタのコレクタ上、横型ｐｎｐバイポーラトランジスタ上および横型ＤＭＯＳトランジスタ上に、シリコン膜１５１ａ〜１５１ｉを残す。
【０２０４】
次に、図１０８に示すように、不純物を添加していないポリシリコンまたはアモルファスシリコンからなるシリコン膜（半導体膜）１５２を、たとえば０．１μｍ程度の厚みで堆積する。
【０２０５】
図１０９に示すように、シリコン膜１５２上に、横型ｎｐｎバイポーラトランジスタのベースおよびエミッタが形成される領域上に開口部１５４を有するフォトレジストパターン１５３ａ，１５３ｂを形成する。該フォトレジストパターン１５３ａ，１５３ｂをマスクとしてＢＦ２イオンなどのｐ型不純物イオン５５をイオン注入法によりシリコン膜１５２に導入する。このとき、注入したイオンがシリコン膜１５２を突き抜けないように、加速電圧を調整しておく。
【０２０６】
なお、マスクを用いることなくシリコン膜１５２にｐ型不純物イオンを導入することも可能である。この場合には、マスク合わせ工程などを削減することができ、工程を簡略化することができる。
【０２０７】
しかし、シリコン膜１５２は横型ＤＭＯＳトランジスタのゲート電極の一部となるので、下層のシリコン膜１５１ｈに導入されたリン（ｎ型不純物）をシリコン膜１５２内に拡散させてｎ型のゲート電極として機能させる場合には、ｐ型不純物の濃度がリン（ｎ型不純物）の濃度よりも充分に低くなるようにそれぞれの濃度を設定しておく必要がある。
【０２０８】
次に、図１１０に示すように、減圧ＣＶＤ法により、たとえば０．１μｍ程度の厚みの酸化膜１５６を堆積する。該酸化膜１５６上に、図１１１に示すように、横型ｎｐｎバイポーラトランジスタのエミッタが形成される領域（エピタキシャル成長層１０５ａ）上に開口部１５８を有するフォトレジストパターン１５７ａ，１５７ｂを形成する。
【０２０９】
フォトレジストパターン１５７ａ，１５７ｂをマスクとして酸化膜１５６およびシリコン膜１５２をエッチングする。それにより、エピタキシャル成長層１０５ａの表面を露出させる開口部を設ける。このとき、該開口部の周囲には、図１１２に示すように、酸化膜１５６ａ，１５６ｂおよびシリコン膜１５２ａ，１５２ｂが残余する。
【０２１０】
上記のフォトレジストパターン１５７ａ，１５７ｂを除去した後、図１１２に示すように、エピタキシャル成長層１０５ａの表面上に、たとえば０．０１μｍ程度の厚みの熱酸化膜１５９を形成する。その後、図１１３に示すように、減圧ＣＶＤ法により、たとえば０．１μｍ程度の厚みの酸化膜１６０を堆積する。
【０２１１】
次に、図１１４に示すように、ＲＩＥ法により、酸化膜１６０および熱酸化膜１５９をエッチングし、エピタキシャル成長層１０５ａの表面を露出させる開口部を設ける。それにより、該開口部を規定する酸化膜１５６ａ，１５６ｂの側壁上に、酸化膜１６０で構成されるサイドウォール絶縁膜を形成する。
【０２１２】
酸化膜１５６ａ，１５６ｂをマスクとして、エピタキシャル成長層１０５ａの表面に砒素イオンを導入する。その後、熱処理を施することにより、図１１５に示すように、エピタキシャル成長層１０５ａの表面（ｎ＋拡散層１２ｂの表面）に、横型ｎｐｎバイポーラトランジスタのエミッタとなるｎ＋拡散層１６２を形成する。
【０２１３】
次に、減圧ＣＶＤ法により、たとえば０．１μｍ程度の厚みのポリシリコンまたはアモルファスシリコンからなるシリコン膜（半導体膜）１６３を堆積する。その後、シリコン膜１６３に砒素イオンを注入する。シリコン膜１６３上に、所定形状のフォトレジストパターンを形成し、該フォトレジストパターンをマスクとしてＲＩＥ法にてシリコン膜１６３および酸化膜１５６ａ，１５６ｂをエッチングする。それにより、図１１６に示すように、シリコン膜１６３および酸化膜１５６ａ，１５６ｂをパターニングし、エミッタ引出し用パッド層１６３を形成する。このエミッタ引出し用パッド層１６３の下には、酸化膜１５６ａ，１５６ｂが残る。
【０２１４】
次に、シリコン膜１５２ａ，１５２ｂ上に、所定形状のフォトレジストパターンを形成し、該フォトレジストパターンをマスクとしてＲＩＥ法にてシリコン膜１５２ａ，１５２ｂをエッチングする。それにより、図１１７に示すように、シリコン膜１５２ａ，１５２ｂをパターニングし、ベース引出し用パッド層（１５２ａ，１５２ｂ）を形成する。このとき、エピタキシャル成長層１０５ｅ上では、シリコン膜１５１ｈとシリコン膜１５２ｂ１との積層構造が残余する。これらが横型ＤＭＯＳトランジスタのゲート電極となる。その後、フォトレジストパターンを除去する。
【０２１５】
次に、図１１８に示すように、横型ｎｐｎバイポーラトランジスタのベース引出し層（１７ａ，１７ｂ）が形成される領域上に開口部１５ａ，１５ｂ、横型ｐｎｐバイポーラトランジスタのコレクタおよびエミッタとなるｐ型拡散層１７ｃ〜１７ｅが形成される領域上に開口部１５ｃ〜１５ｅ，横型ＤＭＯＳトランジスタのバックゲートとなるｐ型拡散層１７ｆが形成される領域上に開口部１５ｆを有するフォトレジストパターン１４ａ〜１４ｇを形成する。このフォトレジストパターン１４ａ〜１４ｇをマスクとしてイオン注入法によりボロンイオンをｎ−シリコン基板１１１ａ，１１１ｂおよびエピタキシャル成長層１０５ｂ，１０５ｃ，１０５ｄ，１０５ｅに導入する。
【０２１６】
フォトレジストパターン１４ａ〜１４ｇを除去した後、熱処理を行なう。それにより、図１１９に示すように、ｐ型拡散層１７ａ〜１７ｆを形成する。つまり、横型ｎｐｎバイポーラトランジスタのベースと、横型ｐｎｐバイポーラトランジスタのコレクタおよびエミッタと、横型ＤＭＯＳトランジスタのバックゲートとを同時に形成する。
【０２１７】
なお、このときの熱処理により、エミッタ引出し用パッド層１６３およびベース引出し用パッド層（１５２ａ，１５２ｂ）を覆う熱酸化膜６３ａと、横型ＤＭＯＳトランジスタのゲート電極（１５１ｈ，１５２ｂ１）を覆う熱酸化膜６３ｂとが形成される。
【０２１８】
図１２０に示すように、横型ＤＭＯＳトランジスタのドレインが形成される領域上に開口部６５を有するフォトレジストパターン６４ａ，６４ｂを形成する。このフォトレジストパターン６４ａ，６４ｂをマスクとして、イオン注入法によりリンイオン６６をｎ−シリコン基板１１１ｆに導入する。フォトレジストパターン６４ａ，６４ｂを除去した後、熱処理を行なう。それにより、図１２１に示すように、ｎ型拡散層（ｎ−ドレイン）６７を形成する。
【０２１９】
次に、図１２２に示すように、横型ｎｐｎバイポーラトランジスタのｎ＋拡散層１２ａ〜１２ｃ上、横型ｐｎｐバイポーラトランジスタのベースが形成される領域上、横型ＤＭＯＳトランジスタのソースおよびドレインが形成される領域上にそれぞれ開口部を有するフォトレジストパターン１８ａ〜１８ｇを形成する。このフォトレジストパターン１８ａ〜１８ｇをマスクとして熱酸化膜１３ｂ，６３ａ，１３ｄ，１３ｇ，１３ｉ，１３ｉ１をエッチングすることにより、開口部１９ａ〜１９ｆを形成する。
【０２２０】
その後、フォトレジストパターン１８ａ〜１８ｇをマスクとして、砒素やリンなどのｎ型不純物イオン２０をイオン注入法にてｎ−シリコン基板１１１ａ，１１１ｂ，１１１ｅ，１１１ｆ、エピタキシャル成長層１０５ｅおよびエミッタ引出し用パッド層１６３に導入する。フォトレジストパターン１８ａ〜１８ｇを除去した後、熱処理を行なう。それにより、図１２３に示すように、ｎ＋拡散層２１ａ，２１ｃ〜２１ｆを形成する。つまり、横型ｎｐｎバイポーラトランジスタのコレクタと、横型ｐｎｐバイポーラトランジスタのベースと、横型ＤＭＯＳトランジスタのソースおよびドレインとを同時に形成する。また、この熱処理で注入用開口部１９ａ〜１９ｆ上に酸化膜が形成される。
【０２２１】
次に、ＣＶＤ法により、たとえば不純物を添加しない０．２μｍ程度の厚みのＣＶＤ酸化膜からなる第１層間絶縁膜２２を堆積する。さらに、ＣＶＤ法により、たとえばボロンおよびリンを添加した０．６μｍ程度の厚みのＣＶＤ酸化膜からなる第２層間絶縁膜２３を堆積する。その後、適切な熱処理を行なうことで、第２層間絶縁膜２３を流動化させ、ウェハ表面を平坦化する。
【０２２２】
次に、第２層間絶縁膜２３上に、所定形状のフォトレジストパターン（図示せず）を形成する。該フォトレジストパターンをマスクとしてＲＩＥ法を用いたドライエッチングを行なう。それにより、図１２４に示すように、コンタクトホール２４ａ〜２４ｉを形成する。
【０２２３】
コンタクトホール２４ａ〜２４ｉの周囲には、第１層間絶縁膜２２ａ〜２２ｊおよび第２層間絶縁膜２３ａ〜２３ｊが残余し、また熱酸化膜６３ａ，６３ａ１，６３ａ２，１３ｄ１，１３ｆ１，１３ｆ２，１３ｆ３，１３ｇ１，１３ｉ０，１３ｉ２が残余することとなる。なお、図示していないが、ゲート電極（１５２ｂ１，１５１ｈ）用のコンタクトホールも同時に形成する。
【０２２４】
次に、スパッタリング法などを用いて、たとえば０．６μｍ程度の厚みのＡｌＳｉ，ＡｌＣｕなどの金属膜を全面に形成する。該金属膜をパターニングすることにより、図１２５に示すように、第１配線２５ａ〜２５ｉを形成する。これ以降は実施の形態１と同様の工程を経て本実施の形態６における半導体装置が形成される。
【０２２５】
（実施の形態７）
次に、本発明の実施の形態７について、図１２６〜図１４６を用いて説明する。
【０２２６】
本実施の形態７でも、横型ｎｐｎバイポーラトランジスタを採用し、ＳｉＧｅあるいはＳｉＧｅ：Ｃの選択エピタキシャル成長技術を、横型ｎｐｎバイポーラトランジスタおよび横型ｐｎｐバイポーラトランジスタに適用している。本実施の形態７では、ＳｉＧｅあるいはＳｉＧｅ：Ｃのエピタキシャル成長層の厚みを薄くし、バイポーラトランジスタを構成する不純物拡散層および電極の平面形状に工夫を施している。
【０２２７】
図１４６に示すように、本実施の形態７では、ＳｉＧｅあるいはＳｉＧｅ：Ｃのエピタキシャル成長層１０５ａ〜１０５ｅおよびｎ−シリコン基板１１１ａ〜１１１ｆの厚みを０．２μｍ〜０．４μｍ程度と薄くしている。それにより、トレンチの加工（開口、埋込など）が容易にできる。また、ｎ＋拡散層１２ａ〜１２ｃの形成を省略している。それにより、工程を削減することができる。さらに、ｎ＋拡散層２１ａ〜２１ｆおよびｐ型拡散層１７ａ〜１７ｆが埋込絶縁膜である熱酸化膜１１２に達するように形成されている。それにより、横型のトランジスタが形成できる。
【０２２８】
さらに、図１４１および図１４２に示すように、ｎ＋拡散層２１ａ，２１ｃは、横型ｎｐｎバイポーラトランジスタのコレクタであり、ｐ型拡散層１７ａ，１７ｂ，１７ｇ，１７ｈは、横型ｎｐｎバイポーラトランジスタのベースである。ｐ型拡散層１７ａ，１７ｂ，１７ｇ，１７ｈは、図１４２の例では、エピタキシャル成長層１０５ａの４隅にそれぞれ設けられている。このように、エピタキシャル成長層１０５ａの外周に沿ってベースとなる複数のｐ型拡散層１７ａ，１７ｂ，１７ｇ，１７ｈを間隔をあけて形成することにより、真性ベース１０５ａをコレクタ２１ａ，２１ｃと対向させることができる。外部ベース（１７ａ，１７ｂ，１７ｇ，１７ｈ）は、真性ベース１０５ａの電極引出し層であるので、この部分はトランジスタ動作に実質的に関与しない。
【０２２９】
また、図１４２に示すように、ｎ＋拡散層２１ａ，２１ｃの一部を、内側（ｐ＋型拡散層１０５ａ側）に突出させている。所望のコレクタ・ベース耐圧を確保するために、コレクタ２１ａ，２１ｃと真性ベース１０５ａと外部ベース（１７ａ，１７ｂ，１７ｇ，１７ｈ）との距離は異なっている。このようにコレクタの一部を突出させることで、コレクタから外部ベースまでの距離、コレクタから真性ベースまでの距離を独立に決めることができる。
【０２３０】
エピタキシャル成長層１０５ｂ，１０５ｄは分離しており、いずれも横型ｐｎｐバイポーラトランジスタのコレクタであり、それぞれに対し引出し用電極を設ける必要がある。なお、コレクタ形状は、図１０２のようにしてもよい。
【０２３１】
図１４３に、横型ｎｐｎバイポーラトランジスタのレイアウトの変形例を示す。図１４３に示すように、横型ｎｐｎバイポーラトランジスタのエミッタとなるｎ＋拡散層２１ｂの平面形状を円形とし、エピタキシャル成長層１０５ａ、ｎ−シリコン基板１１１ａおよびｎ＋拡散層２１ａ，２１ｃの平面形状を環状としている。そして、エピタキシャル成長層１０５ａの外周に沿って間隔をあけてｐ型拡散層１７ａ，１７ｂ，１７ｇ，１７ｈを配置し、ｐ型拡散層１７ａ，１７ｂ，１７ｇ，１７ｈ間に位置するｎ＋拡散層２１ａ，２１ｃを内側に突出させている。
【０２３２】
このように各領域の外周を略同心円の形態とすることにより、マスクの重ね合わせずれによる特性の変動を抑制することができる。上記以外の構成については実施の形態５と基本的に同様である。
【０２３３】
次に、図１２６〜図１４６を用いて、本実施の形態７における半導体装置の製造方法について説明する。
【０２３４】
図１２６に示すように、ｎ−シリコン基板１１１上に、たとえば０．１μｍ程度の厚みの熱酸化膜を形成し、該熱酸化膜上に減圧ＣＶＤ法により、たとえば０．１μｍ程度の厚みの窒化膜を形成する。この窒化膜上に、減圧ＣＶＤ法により、たとえば１μｍ程度の厚みの酸化膜を形成し、該酸化膜上にフォトレジストパターン１１５ａ〜１１５ｆを形成する。
【０２３５】
上記のフォトレジストパターン１１５ａ〜１１５ｆをマスクとしてエッチングすることにより、開口部１１６ａ〜１１６ｅを形成する。その結果、開口部１１６ａ〜１１６ｅの周囲に、熱酸化膜１１２ａ〜１１２ｆ、窒化膜１１３ａ〜１１３ｆおよび酸化膜１１４ａ〜１１４ｆが残る。
【０２３６】
上記のフォトレジストパターン１１５ａ〜１１５ｆを除去し、酸化膜１１４ａ〜１１４ｆをマスクとしてＲＩＥ法でｎ−シリコン基板１１１をエッチングする。それにより、図１２７に示すように、トレンチ１１７ａ〜１１７ｅを形成する。該トレンチ１１７ａ〜１１７ｅの深さは、後工程で形成されるエピタキシャル成長層に必要とされる深さとする。たとえば０．５μｍ〜２μｍ程度の深さとすることが考えられる。
【０２３７】
上記の酸化膜１１４ａ〜１１４ｆを除去した後、熱酸化を行なう。それにより、図１２８に示すように、トレンチ１１７ａ〜１１７ｅの表面に０．１μｍ程度の厚みの熱酸化膜１７２ａ〜１７２ｅが形成される。それにより、トレンチ１１７ａ〜１１７ｅ表面のエッチングダメージを除去することができる。その後、窒化膜１１３ａ〜１１３ｆをマスクとしてトレンチ１１７ａ〜１１７ｅ上の熱酸化膜１７２ａ〜１７２ｅをエッチング除去する。
【０２３８】
次に、図１２９に示すように、選択エピタキシャル成長法にて、ボロンなどのｐ型不純物を含むＳｉＧｅまたはＳｉＧｅ：Ｃのエピタキシャル成長層（ｐ＋エピタキシャル成長層）１０５ａ〜１０５ｅを形成する。エピタキシャル成長層１０５ａ〜１０５ｅに含まれるｐ型不純物の濃度はたとえば、１×１０１７ｃｍ−３〜１×１０１９ｃｍ−３程度である。
【０２３９】
エピタキシャル成長層１０５ａは、横型ｎｐｎバイポーラトランジスタのベースが形成される領域、エピタキシャル成長層１０５ｂ，１０５ｄは、横型ｐｎｐバイポーラトランジスタのコレクタが形成される領域、エピタキシャル成長層１０５ｃは、横型ｐｎｐバイポーラトランジスタのエミッタが形成される領域、エピタキシャル成長層１０５ｅは、横型ＤＭＯＳトランジスタのｐウェルとなる領域である。
【０２４０】
次に、窒化膜１１３ａ〜１１３ｆおよび熱酸化膜１１２ａ〜１１２ｆを除去する。その後、図１３０に示すように、０．１μｍ程度の厚みの熱酸化膜１１２を表面に形成したｐ−シリコン基板１をｎ−シリコン基板１１１と貼り合せる。
【０２４１】
そして、図１３１に示すように、ｎ−シリコン基板１１１の表面をＣＭＰ法で研磨し、エピタキシャル成長層１０５ａ〜１０５ｅが所望の厚さになった時点で研磨をストップする。本実施の形態７では、エピタキシャル成長層１０５ａ〜１０５ｅの厚みを、たとえば０．２μｍ〜０．４μｍ程度と薄くする。その結果、エピタキシャル成長層１０５ａ〜１０５ｅの周囲にｎ−シリコン基板（半導体層）１１１ａ〜１１１ｆが残余することとなる。
【０２４２】
次に、図１３２に示すように、エピタキシャル成長層１０５ａ〜１０５ｅおよびｎ−シリコン基板１１１ａ〜１１１ｆ上に、０．１μｍ程度の厚みの熱酸化膜、減圧ＣＶＤ法により０．１μｍ程度の厚みの窒化膜、減圧ＣＶＤ法により１μｍ程度の厚みの酸化膜をそれぞれ形成する。この酸化膜上に開口部を有するフォトレジストパターン１２３ａ〜１２３ｃを形成する。該フォトレジストパターン１２３ａ〜１２３ｃをマスクとして酸化膜および窒化膜をエッチングする。それにより、トレンチ分離の開口部１２４ａ〜１２４ｄを形成する。なお、開口部１２４ａ〜１２４ｄの幅は、たとえば０．５μｍ程度である。
【０２４３】
上記のように開口部１２４ａ〜１２４ｄを形成することにより、該開口部１２４ａ〜１２４ｄの周囲に、熱酸化膜１２０ａ〜１２０ｃ、窒化膜１２１ａ〜１２１ｃ、酸化膜１２２ａ〜１２２ｃが残余することとなる。
【０２４４】
フォトレジストパターン１２３ａ〜１２３ｃを除去し、酸化膜１２２ａ〜１２２ｃをマスクとしてＲＩＥ法でｎ−シリコン基板１１１ａ，１１１ｂ，１１１ｅ，１１１ｆをエッチングする。それにより、図１３３に示すように、熱酸化膜１１２に達するトレンチ１２５ａ〜１２５ｄを形成する。該トレンチ１２５ａ〜１２５ｄの形成により、トレンチ１２５ａ〜１２５ｄの周囲にｎ−シリコン基板１１１ｂ１，１１１ｅ１が新たに残余することとなる。
【０２４５】
上記の酸化膜１２２ａ〜１２２ｃを除去した後、約０．１μｍ程度の熱酸化を行なう。それにより、図１３４に示すように、トレンチ１２５ａ〜１２５ｄの表面に酸化膜１７１ａ〜１７１ｆが形成される。
【０２４６】
次に、図１３５に示すように、ＣＶＤ法により、ｎ−シリコン基板１１１ａ〜１１１ｆを覆うように１μｍ程度の厚みの酸化膜１２６を形成する。なお、酸化膜１２６の代わりにポリシリコンあるいはアモルファスシリコンなどの半導体膜を使用してもよい。
【０２４７】
ＣＰＭ法で酸化膜１２６の表面を研磨し、窒化膜１２１ａ〜１２１ｃが露出したところで研磨をストップする。それにより、図１３６に示すように、トレンチ内に酸化膜１２６ａ〜１２６ｄを埋め込む。その後、窒化膜１２１ａ〜１２１ｃと熱酸化膜１２０ａ〜１２０ｃとを除去する。
【０２４８】
さらに熱酸化を行い、たとえば０．０１μｍ〜０．０２μｍ程度の厚みの熱酸化膜１３を形成する。該熱酸化膜１３は、ｎ−シリコン基板１１１ａ〜１１１ｆ上のみならず酸化膜１２６ａ〜１２６ｄ上にも形成される。この熱酸化膜１３の一部が横型ＤＭＯＳトランジスタのゲート酸化膜となる。
【０２４９】
次に、減圧ＣＶＤ法で、リン添加のポリシリコンまたはアモルファスシリコンからなるシリコン膜（半導体膜）を、たとえば０．２μｍ程度の厚みで堆積する。このシリコン膜上であって横型ＤＭＯＳトランジスタのゲート電極が形成される位置の上に、フォトレジストパターン（図示せず）を形成する。該フォトレジストパターンをマスクとしてシリコン膜をエッチングする。それにより、図１３６に示すように、ゲート電極５７を形成する。このゲート電極５７の表面を熱酸化して酸化膜６３を形成する。
【０２５０】
次に、横型ｎｐｎバイポーラトランジスタのベース引出し層（１７ａ，１７ｂ）が形成される領域上に開口部１５ａ，１５ｂ、横型ｐｎｐバイポーラトランジスタのコレクタおよびエミッタとなるｐ型拡散層１７ｃ〜１７ｅが形成される領域上に開口部１５ｃ〜１５ｅ，横型ＤＭＯＳトランジスタのバックゲートとなるｐ型拡散層１７ｆが形成される領域上に開口部１５ｆを有するフォトレジストパターン１４ａ〜１４ｇを形成する。このフォトレジストパターン１４ａ〜１４ｇをマスクとしてイオン注入法によりボロンイオンをｎ−シリコン基板１１１ａ，１１１ｂおよびエピタキシャル成長層１０５ｂ，１０５ｃ，１０５ｄ，１０５ｅに導入する。
【０２５１】
フォトレジストパターン１４ａ〜１４ｇを除去した後、熱処理を行なう。それにより、図１３７に示すように、ｐ型拡散層１７ａ〜１７ｈを形成する。つまり、横型ｎｐｎバイポーラトランジスタのベースと、横型ｐｎｐバイポーラトランジスタのコレクタおよびエミッタと、横型ＤＭＯＳトランジスタのバックゲートとを同時に形成する。
【０２５２】
図１３８に示すように、横型ＤＭＯＳトランジスタのドレインが形成される領域上に開口部６５を有するフォトレジストパターン６４ａ，６４ｂを形成する。このフォトレジストパターン６４ａ，６４ｂをマスクとして、イオン注入法によりリンイオンをｎ−シリコン基板１１１ｆに導入する。フォトレジストパターン６４ａ，６４ｂを除去した後、熱処理を行なう。それにより、図１３９に示すように、ｎ型拡散層（ｎ−ドレイン）６７を形成する。
【０２５３】
次に、図１４０に示すように、横型ｎｐｎバイポーラトランジスタのｎ＋拡散層１２ａ〜１２ｃが形成される領域上、横型ｐｎｐバイポーラトランジスタのベースが形成される領域上、横型ＤＭＯＳトランジスタのソースおよびドレインが形成される領域上にそれぞれ開口部を有するフォトレジストパターン１８ａ〜１８ｇを形成する。このフォトレジストパターン１８ａ〜１８ｇをマスクとして熱酸化膜１３をエッチングすることにより、開口部１９ａ〜１９ｆを形成する。このとき、開口部１９ａ〜１９ｆの周囲に、熱酸化膜１３ａ，１３ｂ，１３ｂ１，１３ｃ，１３ｄ，１３ｅ，１３ｆが残る。
【０２５４】
その後、フォトレジストパターン１８ａ〜１８ｇをマスクとして、砒素やリンなどのｎ型不純物イオンをイオン注入法にてｎ−シリコン基板１１１ａ，１１１ｂ，１１１ｅ，１１１ｆおよびエピタキシャル成長層１０５ａ，１０５ｅに導入する。フォトレジストパターン１８ａ〜１８ｇを除去した後、熱処理を行なう。それにより、図１４１に示すように、ｎ＋拡散層２１ａ〜２１ｆを形成する。つまり、横型ｎｐｎバイポーラトランジスタのエミッタおよびコレクタと、横型ｐｎｐバイポーラトランジスタのベースと、横型ＤＭＯＳトランジスタのソースおよびドレインとを同時に形成する。また、この熱処理で注入用開口部１９ａ〜１９ｆ上に酸化膜が形成される。図１４２に、図１４１に示す半導体装置の平面図を示す。
【０２５５】
次に、図１４４に示すように、ＣＶＤ法により、たとえば不純物を添加しない０．２μｍ程度の厚みのＣＶＤ酸化膜からなる第１層間絶縁膜２２を堆積する。さらに、ＣＶＤ法により、たとえばボロンおよびリンを添加した０．６μｍ程度の厚みのＣＶＤ酸化膜からなる第２層間絶縁膜２３を堆積する。その後、適切な熱処理を行なうことで、第２層間絶縁膜２３を流動化させ、ウェハ表面を平坦化する。
【０２５６】
次に、第２層間絶縁膜２３上に、所定形状のフォトレジストパターン（図示せず）を形成する。該フォトレジストパターンをマスクとしてＲＩＥ法を用いたドライエッチングを行なう。それにより、図１４５に示すように、コンタクトホール２４ａ〜２４ｉを形成する。
【０２５７】
コンタクトホール２４ａ〜２４ｉの周囲には、第１層間絶縁膜２２ａ〜２２ｊおよび第２層間絶縁膜２３ａ〜２３ｊが残余し、また熱酸化膜１３ａ，１３ｂ，１３ｃ，１３ｄ，１３ｄ１，１３ｄ２，１３ｄ３，１３ｅ，１３ｆ，１３ｆ１，１３ｇが残余することとなる。なお、図示していないが、ゲート電極５７用のコンタクトホールも同時に形成する。
【０２５８】
次に、スパッタリング法などを用いて、たとえば０．６μｍ程度の厚みのＡｌＳｉ，ＡｌＣｕなどの金属膜を全面に形成する。該金属膜をパターニングすることにより、図１４６に示すように、第１配線２５ａ〜２５ｉを形成する。これ以降は実施の形態１と同様の工程を経て本実施の形態７における半導体装置が形成される。
【０２５９】
（実施の形態８）
次に、本発明の実施の形態８について、図１４７〜図１６６を用いて説明する。
【０２６０】
本実施の形態８では、上述の実施の形態７における横型ｎｐｎバイポーラトランジスタにＤＰＳＡ技術を適用する。より具体的には、横型ｎｐｎバイポーラトランジスタのエミッタ電極やベース電極の一部をポリシリコンやアモルファスシリコンなどのシリコン膜（半導体膜）で形成する。
【０２６１】
図１６６に示すように、本実施の形態８では、横型ｎｐｎバイポーラトランジスタのエミッタ電極を第１配線２５ｂとエミッタ引出し用パッド層１６３とで構成し、ベース電極を第１配線２５ａとベース引出し用パッド層（１５２ａ，１５２ｂ）とで構成している。また、エミッタ引出し用パッド層１６３下にｎ＋拡散層１６２を形成している。
【０２６２】
エミッタ引出し用パッド層１６３は、酸化膜１５６ａ，１５６および酸化膜１６０を介してベース引出し用パッド層（１５２ａ，１５２ｂ）上に延在しており、これらの酸化膜によってエミッタ引出し用パッド層１６３とベース引出し用パッド層とは電気的に絶縁分離されている。上記以外の構成については実施の形態７と基本的に同様である。
【０２６３】
次に、図１４７〜図１６６を用いて、本実施の形態８における半導体装置の製造方法について説明する。
【０２６４】
実施の形態７と同様の工程を経て、トレンチ内に酸化膜１２６ａ〜１２６ｄを埋め込む。その後、窒化膜１２１ａ〜１２１ｃと熱酸化膜１２０ａ〜１２０ｃとを除去する。
【０２６５】
さらに熱酸化を行い、図１４７に示すように、たとえば０．０５μｍ程度の厚みの熱酸化膜８を形成する。該熱酸化膜８は、ｎ−シリコン基板１１１ａ〜１１１ｆ上のみならず酸化膜１２６ａ〜１２６ｄ上にも形成される。熱酸化膜８上にＣＶＤ法などにより、たとえば０．１μｍ程度の厚みの窒化膜を堆積し、該窒化膜上に所定形状のフォトレジストパターン５２ａ〜５２ｄを形成する。
【０２６６】
フォトレジストパターン５２ａ〜５２ｄをマスクとして窒化膜をエッチングし、フィールド酸化膜が形成される領域上に開口部５３ａ〜５３ｃを形成する。この開口部５３ａ〜５３ｃの周囲には窒化膜５１ａ〜５１ｄが残る。その後、フォトレジストパターン５２ａ〜５２ｄを除去する。
【０２６７】
窒化膜５１ａ〜５１ｄをマスクとして熱酸化を行い、図１４８に示すように、たとえば０．２μｍ程度の厚みのフィールド酸化膜５４ａ〜５４ｃを形成する。その後、窒化膜５１ａ〜５１ｄと熱酸化膜８ａ〜８ｄとを除去する。
【０２６８】
次に、熱酸化を行い、図１４９に示すように、たとえば０．０１μｍ〜０．０２μｍ程度の厚みの熱酸化膜１３ａ〜１３ｄを形成する。この熱酸化膜１３ｄの一部が横型ＤＭＯＳトランジスタのゲート酸化膜となる。熱酸化膜１３ａ〜１３ｄ上に、減圧ＣＶＤ法で、リン添加のポリシリコンまたはアモルファスシリコンからなるシリコン膜（半導体膜）１５１を、たとえば０．２μｍ程度の厚みで堆積する。
【０２６９】
このシリコン膜１５１上に、所定形状のフォトレジストパターン（図示せず）を形成する。該フォトレジストパターンをマスクとしてシリコン膜１５１をエッチングする。それにより、図１５０に示すように、トレンチ分離領域上、横型ｎｐｎバイポーラトランジスタのコレクタ上、横型ｐｎｐバイポーラトランジスタ上および横型ＤＭＯＳトランジスタ上に、シリコン膜１５１ａ〜１５１ｃを残す。
【０２７０】
次に、図１５１に示すように、不純物を添加していないポリシリコンまたはアモルファスシリコンからなるシリコン膜（半導体膜）１５２を、たとえば０．１μｍ程度の厚みで堆積する。
【０２７１】
図１５２に示すように、シリコン膜１５２上に、横型ｎｐｎバイポーラトランジスタのベースおよびエミッタが形成される領域上に開口部１５４を有するフォトレジストパターン１５３ａ，１５３ｂを形成する。該フォトレジストパターン１５３ａ，１５３ｂをマスクとしてＢＦ２イオンなどのｐ型不純物イオンをイオン注入法によりシリコン膜１５２に導入する。このとき、注入したイオンがシリコン膜１５２を突き抜けないように、加速電圧を調整しておく。
【０２７２】
なお、マスクを用いることなくシリコン膜１５２にｐ型不純物イオンを導入することも可能である。この場合には、マスク合わせ工程などを削減することができ、工程を簡略化することができる。
【０２７３】
しかし、シリコン膜１５２は横型ＤＭＯＳトランジスタのゲート電極の一部となるので、下層のシリコン膜１５１ｃに導入されたリン（ｎ型不純物）をシリコン膜１５２内に拡散させてｎ型のゲート電極として機能させる場合には、ｐ型不純物の濃度がリン（ｎ型不純物）の濃度よりも充分に低くなるようにそれぞれの濃度を設定しておく必要がある。
【０２７４】
次に、図１５３に示すように、減圧ＣＶＤ法により、たとえば０．１μｍ程度の厚みの酸化膜１５６を堆積する。該酸化膜１５６上に、横型ｎｐｎバイポーラトランジスタのエミッタが形成される領域（エピタキシャル成長層１０５ａ）上に開口部１５８を有するフォトレジストパターン１５７ａ，１５７ｂを形成する。
【０２７５】
フォトレジストパターン１５７ａ，１５７ｂをマスクとして酸化膜１５６およびシリコン膜１５２をエッチングする。それにより、エピタキシャル成長層１０５ａの表面を露出させる開口部を設ける。このとき、該開口部の周囲には、図１５４に示すように、酸化膜１５６ａ，１５６ｂおよびシリコン膜１５２ａ，１５２ｂが残余する。
【０２７６】
上記のフォトレジストパターン１５７ａ，１５７ｂを除去した後、図１５４に示すように、たとえば０．０１μｍ程度の厚みの熱酸化膜１５９を形成する。その後、減圧ＣＶＤ法により、たとえば０．１μｍ程度の厚みの酸化膜１６０を堆積する。ＲＩＥ法により、酸化膜１６０および熱酸化膜１５９をエッチングし、エピタキシャル成長層１０５ａの表面を露出させる開口部を設ける。それにより、図１５５に示すように、該開口部を規定する酸化膜１５６ａ，１５６ｂの側壁上に、酸化膜１６０で構成されるサイドウォール絶縁膜を形成する。
【０２７７】
酸化膜１５６ａ，１５６ｂをマスクとして、エピタキシャル成長層１０５ａの表面に砒素イオンを導入する。その後、熱処理を施することにより、図１５６に示すように、エピタキシャル成長層１０５ａの表面に、横型ｎｐｎバイポーラトランジスタのエミッタとなるｎ＋拡散層１６２を形成する。
【０２７８】
次に、図１５６に示すように、減圧ＣＶＤ法により、たとえば０．１μｍ程度の厚みのポリシリコンまたはアモルファスシリコンからなるシリコン膜（半導体膜）１６３を堆積する。その後、シリコン膜１６３に砒素イオンを注入する。シリコン膜１６３上に、所定形状のフォトレジストパターンを形成し、該フォトレジストパターンをマスクとしてＲＩＥ法にてシリコン膜１６３および酸化膜１５６ａ，１５６ｂをエッチングする。
【０２７９】
それにより、シリコン膜１６３および酸化膜１５６ａ，１５６ｂをパターニングし、図１５７に示すように、エミッタ引出し用パッド層１６３を形成する。このエミッタ引出し用パッド層１６３の下には、酸化膜１５６ａ，１５６ｂが残る。
【０２８０】
次に、シリコン膜１５２ａ，１５２ｂ上に、所定形状のフォトレジストパターンを形成し、該フォトレジストパターンをマスクとしてＲＩＥ法にてシリコン膜１５２ａ，１５２ｂをエッチングする。それにより、図１５８に示すように、シリコン膜１５２ａ，１５２ｂをパターニングし、ベース引出し用パッド層（１５２ａ，１５２ｂ）を形成する。このとき、エピタキシャル成長層１０５ｅ上では、シリコン膜１５１ｃとシリコン膜１５２ｂ１との積層構造が残余する。これらが横型ＤＭＯＳトランジスタのゲート電極となる。その後、フォトレジストパターンを除去する。
【０２８１】
次に、図１５９に示すように、横型ｎｐｎバイポーラトランジスタのベース引出し層（１７ａ，１７ｂ）が形成される領域上に開口部１５ａ，１５ｂ、横型ｐｎｐバイポーラトランジスタのコレクタおよびエミッタとなるｐ型拡散層１７ｃ〜１７ｅが形成される領域上に開口部１５ｃ〜１５ｅ，横型ＤＭＯＳトランジスタのバックゲートとなるｐ型拡散層１７ｆが形成される領域上に開口部１５ｆを有するフォトレジストパターン１４ａ〜１４ｇを形成する。このフォトレジストパターン１４ａ〜１４ｇをマスクとしてイオン注入法によりボロンイオンなどのｐ型不純物イオンをｎ−シリコン基板１１１ａ，１１１ｂおよびエピタキシャル成長層１０５ｂ，１０５ｃ，１０５ｄ，１０５ｅに導入する。
【０２８２】
フォトレジストパターン１４ａ〜１４ｇを除去した後、熱処理を行なう。それにより、図１６０に示すように、ｐ型拡散層１７ａ〜１７ｆを形成する。つまり、横型ｎｐｎバイポーラトランジスタのベースと、横型ｐｎｐバイポーラトランジスタのコレクタおよびエミッタと、横型ＤＭＯＳトランジスタのバックゲートとを同時に形成する。
【０２８３】
なお、このときの熱処理により、エミッタ引出し用パッド層１６３およびベース引出し用パッド層（１５２ａ，１５２ｂ）を覆う熱酸化膜６３ａと、横型ＤＭＯＳトランジスタのゲート電極（１５１ｈ，１５２ｂ１）を覆う熱酸化膜６３ｂとが形成される。
【０２８４】
図１６１に示すように、横型ＤＭＯＳトランジスタのドレインが形成される領域上に開口部６５を有するフォトレジストパターン６４ａ，６４ｂを形成する。このフォトレジストパターン６４ａ，６４ｂをマスクとして、イオン注入法によりリンイオンなどのｎ型不純物イオンをｎ−シリコン基板１１１ｆに導入する。フォトレジストパターン６４ａ，６４ｂを除去した後、熱処理を行なう。それにより、図１６２に示すように、ｎ型拡散層（ｎ−ドレイン）６７を形成する。
【０２８５】
次に、図１６３に示すように、横型ｎｐｎバイポーラトランジスタのエミッタおよびコレクタが形成される領域上、横型ｐｎｐバイポーラトランジスタのベースが形成される領域上、横型ＤＭＯＳトランジスタのソースおよびドレインが形成される領域上にそれぞれ開口部を有するフォトレジストパターン１８ａ〜１８ｇを形成する。このフォトレジストパターン１８ａ〜１８ｇをマスクとして熱酸化膜１３ａ，６３ａ，１３ｄ，１３ｄ１をエッチングすることにより、開口部１９ａ〜１９ｆを形成する。
【０２８６】
その後、フォトレジストパターン１８ａ〜１８ｇをマスクとして、砒素やリンなどのｎ型不純物イオン２０をイオン注入法にてｎ−シリコン基板１１１ａ，１１１ｂ，１１１ｅ，１１１ｆ、エピタキシャル成長層１０５ｅおよびエミッタ引出し用パッド層１６３に導入する。フォトレジストパターン１８ａ〜１８ｇを除去した後、熱処理を行なう。それにより、図１６４に示すように、ｎ＋拡散層２１ａ，２１ｃ〜２１ｆを形成する。つまり、横型ｎｐｎバイポーラトランジスタのコレクタと、横型ｐｎｐバイポーラトランジスタのベースと、横型ＤＭＯＳトランジスタのソースおよびドレインとを同時に形成する。また、この熱処理で注入用開口部１９ａ〜１９ｆ上に酸化膜が形成される。
【０２８７】
次に、ＣＶＤ法により、たとえば不純物を添加しない０．２μｍ程度の厚みのＣＶＤ酸化膜からなる第１層間絶縁膜２２を堆積する。さらに、ＣＶＤ法により、たとえばボロンおよびリンを添加した０．６μｍ程度の厚みのＣＶＤ酸化膜からなる第２層間絶縁膜２３を堆積する。その後、適切な熱処理を行なうことで、第２層間絶縁膜２３を流動化させ、ウェハ表面を平坦化する。
【０２８８】
次に、第２層間絶縁膜２３上に、所定形状のフォトレジストパターン（図示せず）を形成する。該フォトレジストパターンをマスクとしてＲＩＥ法を用いたドライエッチングを行なう。それにより、図１６５に示すように、コンタクトホール２４ａ〜２４ｉを形成する。
【０２８９】
コンタクトホール２４ａ〜２４ｉの周囲には、第１層間絶縁膜２２ａ〜２２ｊおよび第２層間絶縁膜２３ａ〜２３ｊが残余し、また熱酸化膜６３ａ，６３ａ１，６３ａ２，１３ｃ，１３ｃ１，１３ｃ２，１３ｃ３，１３ｃ４，１３ｄ，１３ｄ１，１３ｄ２，６３ｂ，１３ｄ３，１３ｄ４が残余することとなる。なお、図示していないが、ゲート電極（１５２ｂ１，１５１ｃ）用のコンタクトホールも同時に形成する。
【０２９０】
次に、スパッタリング法などを用いて、たとえば０．６μｍ程度の厚みのＡｌＳｉ，ＡｌＣｕなどの金属膜を全面に形成する。該金属膜をパターニングすることにより、図１６６に示すように、第１配線２５ａ〜２５ｉを形成する。これ以降は実施の形態１と同様の工程を経て本実施の形態８における半導体装置が形成される。
【０２９１】
以上のように本発明の実施の形態について説明を行なったが、上述の各実施の形態の特徴を適宜組み合わせることも当初から予定されている。
【０２９２】
また、今回開示した実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【０２９３】
【発明の効果】
本発明によれば、ＭＯＳトランジスタのドレインに低濃度領域を設ているので、該低濃度領域の濃度をバイポーラトランジスタの各要素と独立に決定することができる。したがって、バイポーラトランジスタの各要素間の耐圧を低下させることなく、ＭＯＳトランジスタの飽和電圧を低下させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態における半導体装置の等価回路図である。
【図２】本発明の実施の形態１における半導体装置の製造工程における第１工程を示す断面図である。
【図３】本発明の実施の形態１における半導体装置の製造工程における第２工程を示す断面図である。
【図４】本発明の実施の形態１における半導体装置の製造工程における第３工程を示す断面図である。
【図５】本発明の実施の形態１における半導体装置の製造工程における第４工程を示す断面図である。
【図６】本発明の実施の形態１における半導体装置の製造工程における第５工程を示す断面図である。
【図７】本発明の実施の形態１における半導体装置の製造工程における第６工程を示す断面図である。
【図８】本発明の実施の形態１における半導体装置の製造工程における第７工程を示す断面図である。
【図９】本発明の実施の形態１における半導体装置の製造工程における第８工程を示す断面図である。
【図１０】本発明の実施の形態１における半導体装置の製造工程における第９工程を示す断面図である。
【図１１】本発明の実施の形態１における半導体装置の製造工程における第１０工程を示す断面図である。
【図１２】本発明の実施の形態１における半導体装置の製造工程における第１１工程を示す断面図である。
【図１３】本発明の実施の形態１における半導体装置の製造工程における第１２工程を示す断面図である。
【図１４】本発明の実施の形態１における半導体装置の製造工程における第１３工程を示す断面図である。
【図１５】本発明の実施の形態１における半導体装置の製造工程における第１４工程を示す断面図である。
【図１６】本発明の実施の形態１における半導体装置の製造工程における第１５工程を示す断面図である。
【図１７】本発明の実施の形態１における半導体装置の製造工程における第１６工程を示す断面図である。
【図１８】本発明の実施の形態１における半導体装置の製造工程における第１７工程を示す断面図である。
【図１９】本発明の実施の形態１における半導体装置の製造工程における第１８工程を示す断面図である。
【図２０】本発明の実施の形態１における半導体装置の製造工程における第１９工程を示す断面図である。
【図２１】本発明の実施の形態１における半導体装置の製造工程における第２０工程を示す断面図である。
【図２２】本発明の実施の形態１における半導体装置の製造工程における第２１工程を示す断面図である。
【図２３】本発明の実施の形態１における半導体装置の製造工程における第２２工程を示す断面図である。
【図２４】本発明の実施の形態１における半導体装置の製造工程における第２３工程を示す断面図である。
【図２５】図２４の状態の半導体装置の斜視図である。
【図２６】図２４の状態の半導体装置の平面図である。
【図２７】本発明の実施の形態１における半導体装置の製造工程における第２４工程を示す断面図である。
【図２８】本発明の実施の形態１における半導体装置の製造工程における第２５工程を示す断面図である。
【図２９】本発明の実施の形態１における半導体装置の製造工程における第２６工程を示す断面図である。
【図３０】本発明の実施の形態１における半導体装置の製造工程における第２７工程を示す断面図である。
【図３１】本発明の実施の形態１における半導体装置の製造工程における第２８工程を示す断面図である。
【図３２】本発明の実施の形態１における半導体装置の断面図である。
【図３３】本発明の実施の形態１における半導体装置の抵抗部の構造例を示す断面図である。
【図３４】本発明の実施の形態２における半導体装置の製造工程における特徴的な第１工程を示す断面図である。
【図３５】本発明の実施の形態２における半導体装置の製造工程における特徴的な第２工程を示す断面図である。
【図３６】本発明の実施の形態２における半導体装置の製造工程における特徴的な第３工程を示す断面図である。
【図３７】本発明の実施の形態２における半導体装置の特徴的な構造を示す断面図である。
【図３８】本発明の実施の形態３における半導体装置の製造工程における特徴的な第１工程を示す断面図である。
【図３９】本発明の実施の形態３における半導体装置の製造工程における特徴的な第２工程を示す断面図である。
【図４０】本発明の実施の形態３における半導体装置の製造工程における特徴的な第３工程を示す断面図である。
【図４１】本発明の実施の形態３における半導体装置の製造工程における特徴的な第４工程を示す断面図である。
【図４２】本発明の実施の形態３における半導体装置の製造工程における特徴的な第５工程を示す断面図である。
【図４３】本発明の実施の形態３における半導体装置の製造工程における特徴的な第６工程を示す断面図である。
【図４４】本発明の実施の形態３における半導体装置の製造工程における特徴的な第７工程を示す断面図である。
【図４５】本発明の実施の形態３における半導体装置の製造工程における特徴的な第８工程を示す断面図である。
【図４６】本発明の実施の形態３における半導体装置の製造工程における特徴的な第９工程を示す断面図である。
【図４７】本発明の実施の形態３における半導体装置の製造工程における特徴的な第１０工程を示す断面図である。
【図４８】本発明の実施の形態３における半導体装置の製造工程における特徴的な第１１工程を示す断面図である。
【図４９】本発明の実施の形態３における半導体装置の製造工程における特徴的な第１２工程を示す断面図である。
【図５０】本発明の実施の形態３における半導体装置の製造工程における特徴的な第１３工程を示す断面図である。
【図５１】本発明の実施の形態３における半導体装置の特徴的な構造を示す断面図である。
【図５２】本発明の実施の形態４における半導体装置の製造工程における第１工程を示す断面図である。
【図５３】本発明の実施の形態４における半導体装置の製造工程における第２工程を示す断面図である。
【図５４】本発明の実施の形態４における半導体装置の製造工程における第３工程を示す断面図である。
【図５５】本発明の実施の形態４における半導体装置の製造工程における第４工程を示す断面図である。
【図５６】本発明の実施の形態４における半導体装置の製造工程における第５工程を示す断面図である。
【図５７】本発明の実施の形態４における半導体装置の製造工程における第６工程を示す断面図である。
【図５８】本発明の実施の形態４における半導体装置の製造工程における第７工程を示す断面図である。
【図５９】本発明の実施の形態４における半導体装置の製造工程における第８工程を示す断面図である。
【図６０】本発明の実施の形態４における半導体装置の製造工程における第９工程を示す断面図である。
【図６１】本発明の実施の形態４における半導体装置の製造工程における第１０工程を示す断面図である。
【図６２】本発明の実施の形態４における半導体装置の製造工程における第１１工程を示す断面図である。
【図６３】本発明の実施の形態４における半導体装置の製造工程における第１２工程を示す断面図である。
【図６４】本発明の実施の形態４における半導体装置の製造工程における第１３工程を示す断面図である。
【図６５】本発明の実施の形態４における半導体装置の製造工程における第１４工程を示す断面図である。
【図６６】本発明の実施の形態４における半導体装置の製造工程における第１５工程を示す断面図である。
【図６７】本発明の実施の形態４における半導体装置の製造工程における第１６工程を示す断面図である。
【図６８】本発明の実施の形態４における半導体装置の製造工程における第１７工程を示す断面図である。
【図６９】本発明の実施の形態４における半導体装置の製造工程における第１８工程を示す断面図である。
【図７０】本発明の実施の形態４における半導体装置の製造工程における第１９工程を示す断面図である。
【図７１】本発明の実施の形態４における半導体装置の製造工程における第２０工程を示す断面図である。
【図７２】本発明の実施の形態４における半導体装置の製造工程における第２１工程を示す断面図である。
【図７３】本発明の実施の形態４における半導体装置の製造工程における第２２工程を示す断面図である。
【図７４】本発明の実施の形態４における半導体装置の製造工程における第２３工程を示す断面図である。
【図７５】本発明の実施の形態４における半導体装置の製造工程における第２４工程を示す断面図である。
【図７６】本発明の実施の形態４における半導体装置の製造工程における第２５工程を示す断面図である。
【図７７】本発明の実施の形態４における半導体装置の製造工程における第２６工程を示す断面図である。
【図７８】本発明の実施の形態４における半導体装置の製造工程における第２７工程を示す断面図である。
【図７９】本発明の実施の形態４における半導体装置の特徴的な構造を示す断面図である。
【図８０】本発明の実施の形態５における半導体装置の製造工程における第１工程を示す断面図である。
【図８１】本発明の実施の形態５における半導体装置の製造工程における第２工程を示す断面図である。
【図８２】本発明の実施の形態５における半導体装置の製造工程における第３工程を示す断面図である。
【図８３】本発明の実施の形態５における半導体装置の製造工程における第４工程を示す断面図である。
【図８４】本発明の実施の形態５における半導体装置の製造工程における第５工程を示す断面図である。
【図８５】本発明の実施の形態５における半導体装置の製造工程における第６工程を示す断面図である。
【図８６】本発明の実施の形態５における半導体装置の製造工程における第７工程を示す断面図である。
【図８７】本発明の実施の形態５における半導体装置の製造工程における第８工程を示す断面図である。
【図８８】本発明の実施の形態５における半導体装置の製造工程における第９工程を示す断面図である。
【図８９】本発明の実施の形態５における半導体装置の製造工程における第１０工程を示す断面図である。
【図９０】本発明の実施の形態５における半導体装置の製造工程における第１１工程を示す断面図である。
【図９１】本発明の実施の形態５における半導体装置の製造工程における第１２工程を示す断面図である。
【図９２】本発明の実施の形態５における半導体装置の製造工程における第１３工程を示す断面図である。
【図９３】本発明の実施の形態５における半導体装置の製造工程における第１４工程を示す断面図である。
【図９４】本発明の実施の形態５における半導体装置の製造工程における第１５工程を示す断面図である。
【図９５】本発明の実施の形態５における半導体装置の製造工程における第１６工程を示す断面図である。
【図９６】本発明の実施の形態５における半導体装置の製造工程における第１７工程を示す断面図である。
【図９７】本発明の実施の形態５における半導体装置の製造工程における第１８工程を示す断面図である。
【図９８】本発明の実施の形態５における半導体装置の製造工程における第１９工程を示す断面図である。
【図９９】本発明の実施の形態５における半導体装置の製造工程における第２０工程を示す断面図である。
【図１００】本発明の実施の形態５における半導体装置の製造工程における第２１工程を示す断面図である。
【図１０１】本発明の実施の形態５における半導体装置の製造工程における第２２工程を示す斜視図である。
【図１０２】図１０１の状態の半導体装置の平面図である。
【図１０３】本発明の実施の形態５における半導体装置の製造工程における第２３工程を示す断面図である。
【図１０４】本発明の実施の形態５における半導体装置の製造工程における第２４工程を示す断面図である。
【図１０５】本発明の実施の形態５における半導体装置の特徴的な構造を示す断面図である。
【図１０６】本発明の実施の形態６における半導体装置の製造工程における第１工程を示す断面図である。
【図１０７】本発明の実施の形態６における半導体装置の製造工程における第２工程を示す断面図である。
【図１０８】本発明の実施の形態６における半導体装置の製造工程における第３工程を示す断面図である。
【図１０９】本発明の実施の形態６における半導体装置の製造工程における第４工程を示す断面図である。
【図１１０】本発明の実施の形態６における半導体装置の製造工程における第５工程を示す断面図である。
【図１１１】本発明の実施の形態６における半導体装置の製造工程における第６工程を示す断面図である。
【図１１２】本発明の実施の形態６における半導体装置の製造工程における第７工程を示す断面図である。
【図１１３】本発明の実施の形態６における半導体装置の製造工程における第８工程を示す断面図である。
【図１１４】本発明の実施の形態６における半導体装置の製造工程における第９工程を示す断面図である。
【図１１５】本発明の実施の形態６における半導体装置の製造工程における第１０工程を示す断面図である。
【図１１６】本発明の実施の形態６における半導体装置の製造工程における第１１工程を示す断面図である。
【図１１７】本発明の実施の形態６における半導体装置の製造工程における第１２工程を示す断面図である。
【図１１８】本発明の実施の形態６における半導体装置の製造工程における第１３工程を示す断面図である。
【図１１９】本発明の実施の形態６における半導体装置の製造工程における第１４工程を示す断面図である。
【図１２０】本発明の実施の形態６における半導体装置の製造工程における第１５工程を示す断面図である。
【図１２１】本発明の実施の形態６における半導体装置の製造工程における第１６工程を示す断面図である。
【図１２２】本発明の実施の形態６における半導体装置の製造工程における第１７工程を示す断面図である。
【図１２３】本発明の実施の形態６における半導体装置の製造工程における第１８工程を示す断面図である。
【図１２４】本発明の実施の形態６における半導体装置の製造工程における第１９工程を示す断面図である。
【図１２５】本発明の実施の形態６における半導体装置の特徴的な構造を示す断面図である。
【図１２６】本発明の実施の形態７における半導体装置の製造工程における第１工程を示す断面図である。
【図１２７】本発明の実施の形態７における半導体装置の製造工程における第２工程を示す断面図である。
【図１２８】本発明の実施の形態７における半導体装置の製造工程における第３工程を示す断面図である。
【図１２９】本発明の実施の形態７における半導体装置の製造工程における第４工程を示す断面図である。
【図１３０】本発明の実施の形態７における半導体装置の製造工程における第５工程を示す断面図である。
【図１３１】本発明の実施の形態７における半導体装置の製造工程における第６工程を示す断面図である。
【図１３２】本発明の実施の形態７における半導体装置の製造工程における第７工程を示す断面図である。
【図１３３】本発明の実施の形態７における半導体装置の製造工程における第８工程を示す断面図である。
【図１３４】本発明の実施の形態７における半導体装置の製造工程における第９工程を示す断面図である。
【図１３５】本発明の実施の形態７における半導体装置の製造工程における第１０工程を示す断面図である。
【図１３６】本発明の実施の形態７における半導体装置の製造工程における第１１工程を示す断面図である。
【図１３７】本発明の実施の形態７における半導体装置の製造工程における第１２工程を示す断面図である。
【図１３８】本発明の実施の形態７における半導体装置の製造工程における第１３工程を示す断面図である。
【図１３９】本発明の実施の形態７における半導体装置の製造工程における第１４工程を示す断面図である。
【図１４０】本発明の実施の形態７における半導体装置の製造工程における第１５工程を示す断面図である。
【図１４１】本発明の実施の形態７における半導体装置の製造工程における第１６工程を示す斜視図である。
【図１４２】図１４１に示す半導体装置の平面図である。
【図１４３】図１４１に示す半導体装置におけるｎｐｎバイポーラトランジスタの平面図である。
【図１４４】本発明の実施の形態７における半導体装置の製造工程における第１７工程を示す断面図である。
【図１４５】本発明の実施の形態７における半導体装置の製造工程における第１８工程を示す断面図である。
【図１４６】本発明の実施の形態７における半導体装置の特徴的な構造を示す断面図である。
【図１４７】本発明の実施の形態８における半導体装置の製造工程における第１工程を示す断面図である。
【図１４８】本発明の実施の形態８における半導体装置の製造工程における第２工程を示す断面図である。
【図１４９】本発明の実施の形態８における半導体装置の製造工程における第３工程を示す断面図である。
【図１５０】本発明の実施の形態８における半導体装置の製造工程における第４工程を示す断面図である。
【図１５１】本発明の実施の形態８における半導体装置の製造工程における第５工程を示す断面図である。
【図１５２】本発明の実施の形態８における半導体装置の製造工程における第６工程を示す断面図である。
【図１５３】本発明の実施の形態８における半導体装置の製造工程における第７工程を示す断面図である。
【図１５４】本発明の実施の形態８における半導体装置の製造工程における第８工程を示す断面図である。
【図１５５】本発明の実施の形態８における半導体装置の製造工程における第９工程を示す断面図である。
【図１５６】本発明の実施の形態８における半導体装置の製造工程における第１０工程を示す断面図である。
【図１５７】本発明の実施の形態８における半導体装置の製造工程における第１１工程を示す断面図である。
【図１５８】本発明の実施の形態８における半導体装置の製造工程における第１２工程を示す断面図である。
【図１５９】本発明の実施の形態８における半導体装置の製造工程における第１３工程を示す断面図である。
【図１６０】本発明の実施の形態８における半導体装置の製造工程における第１４工程を示す断面図である。
【図１６１】本発明の実施の形態８における半導体装置の製造工程における第１５工程を示す断面図である。
【図１６２】本発明の実施の形態８における半導体装置の製造工程における第１６工程を示す斜視図である。
【図１６３】本発明の実施の形態８における半導体装置の製造工程における第１７工程を示す断面図である。
【図１６４】本発明の実施の形態８における半導体装置の製造工程における第１８工程を示す断面図である。
【図１６５】本発明の実施の形態８における半導体装置の特徴的な構造を示す断面図である。
【図１６６】本発明の実施の形態８における半導体装置の特徴的な構造を示す断面図である。
【符号の説明】
１ ｐ−シリコン基板、２，２ａ〜２ｄ，８，８ａ〜８ｊ，１３，１３ａ〜１３ｌ，６３，６３ａ，６３ｂ，１１２，１１２ａ〜１１２ｇ，１２０ａ〜１２０ｃ，１５９，１７１ａ〜１７１ｆ，１７２，１７２ａ〜１７２ｆ 熱酸化膜、３ａ〜３ｄ，１４ａ〜１４ｇ，１８ａ〜１８ｇ，５２ａ〜５２ｊ，５８，５９ａ，５９ｂ，６４ａ，６４ｂ，６８ａ〜６８ｅ，１０１ａ，１０１ｂ，１１５ａ〜１１５ｆ，１２３ａ〜１２３ｃ，１５３ａ，１５３ｂ，１５７ａ，１５７ｂ フォトレジストパターン、４ａ〜４ｃ，９ａ〜９ｄ，１１，１５ａ〜１５ｆ，１９ａ〜１９ｆ，５３ａ〜５３ｉ，６０，６５，６９ａ〜６９ｄ，１０２，１１６，１１６ａ〜１１６ｅ，１２４ａ〜１２４ｄ，１２７ａ〜１２７ｃ，１５４，１５８開口部、６ａ〜６ｄ，１１９ａ，１１９ｂ ｎ＋埋込拡散層、７，７ａ〜７ｄｎ−エピタキシャル成長層、１０ａ〜１０ｆ ｐ＋分離拡散層、１７ａ〜１７ｉ，６２，１０４ ｐ型拡散層、１２，１２ａ〜１２ｃ，２１ａ〜２１ｆ，１６２ｎ＋拡散層、２４ａ〜２４ｉ コンタクトホール、２５ａ〜２５ｊ 第１配線、２６ａ，２６ｂ 第３層間絶縁膜、２７ スルーホール、２８ 第２配線、２９ 保護膜、３０ 入力端子、３１ 出力端子、３２ 反転入力端子、５１，５１ａ〜５１ｊ，５５，５５ａ〜５５ｃ，５６，５６ａ〜５６ｄ，１１３ａ〜１１３ｆ，１２１ａ〜１２１ｃ 窒化膜、５４ａ〜５４ｊ フィールド酸化膜、５７，１５１，１５１ａ〜１５１ｉ、１５２，１５２ａ，１５２ｂ，１６３ シリコン膜、２２，２２ａ〜２２ｊ，２３，２３ａ〜２３ｊ，１１４ａ〜１１４ｆ，１２２ａ〜１２２ｃ，１２６，１２６ａ〜１２６ｄ，１５６，１５６ａ，１５６ｂ，１６０，１７０，１７０ａ〜１７０ｃ ＣＶＤ酸化膜、６７ ｎ型拡散層、７１ａ〜７１ｄ ｐ＋拡散層、７２ チタン膜、７３ａ〜７３ｈ 窒化チタン層、７４ａ〜７４ｈ シリサイド層、１０５，１０５ａ〜１０５ｅ エピタキシャル成長層、１１１，１１１ａ〜１１１ｆ ｎ−シリコン基板、１１７，１１７ａ〜１１７ｅ，１２５ａ〜１２５ｄ トレンチ、１６３ エミッタ引出し用パッド層、５ Ｓｂイオン、１６，６１，７０，１０３ Ｂイオン、２０，１６１，１６４ Ａｓイオン、５５，１５５ ＢＦ２イオン、６６，１１８ Ｐイオン。

Claims (19)

  1. 第１導電型の半導体基板と、
    前記半導体基板上に形成された第２導電型の半導体層と、
    前記半導体層表面に選択的に形成されたフィールド絶縁膜と、
    前記半導体層表面から前記半導体基板に達し、各素子を分離する第１導電型の素子分離領域と、
    前記半導体層上にゲート絶縁膜を介して形成されたＤＭＯＳ（Ｄｏｕｂｌｅ−Ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのゲート電極と、
    前記半導体層の表面に形成され、前記ＤＭＯＳトランジスタのソース側から前記ゲート電極下にまで達する第１導電型のウェル領域と、
    前記半導体層の表面に形成され、第１バイポーラトランジスタのベースとして機能する第１導電型の第１不純物拡散層と、
    前記半導体層の表面に形成され、抵抗として機能する第１導電型の第２不純物拡散層と、
    前記半導体層の表面に形成され、第２バイポーラトランジスタのエミッタおよびコレクタとして機能する第１導電型の第３および第４不純物拡散層と、
    前記ウェル領域の表面に形成され、前記ＤＭＯＳトランジスタのバックゲート領域として機能する第１導電型の第５不純物拡散層と、
    前記半導体層の表面に形成され、前記ＤＭＯＳトランジスタのドレインとして機能し、相対的に低濃度の第２導電型の不純物を含む低濃度領域と、相対的に高濃度の第２導電型の不純物を含む第１高濃度領域とを有する第６不純物拡散層と、
    前記半導体層の表面に形成され、前記第１バイポーラトランジスタのエミッタおよびコレクタ引出し層として機能する第２導電型の第７および第８不純物拡散層と、
    前記半導体層の表面に形成され、第２バイポーラトランジスタのベース引出し層として機能する第２導電型の第９不純物拡散層と、
    前記ウェル領域の表面に形成され、前記ＤＭＯＳトランジスタのソースとして機能し、前記第１高濃度領域と同程度の第２導電型の不純物を含む第２高濃度領域で構成される第１０不純物拡散層と、
    を備えた半導体装置。
  2. 前記第１バイポーラトランジスタはｎｐｎバイポーラトランジスタであり、前記第２バイポーラトランジスタはｐｎｐバイポーラトランジスタであり、
    前記第２バイポーラトランジスタのエミッタが電源端子と接続され、
    前記第２バイポーラトランジスタのベースは入力端子と接続され、
    前記第２バイポーラトランジスタのコレクタが前記第１バイポーラトランジスタのベースと接続され、
    前記第１バイポーラトランジスタのコレクタは抵抗を介して前記電源端子と接続され、
    前記第１バイポーラトランジスタのエミッタは出力端子および前記ＤＭＯＳトランジスタのドレインと接続され、
    前記ＤＭＯＳトランジスタのゲートは反転入力端子と接続され、
    前記ＤＭＯＳトランジスタのソースおよび前記バックゲート領域が接地された、請求項１に記載の半導体装置。
  3. 前記第１バイポーラトランジスタ、前記第２バイポーラトランジスタおよび前記ＤＭＯＳトランジスタを覆い、前記第１から第１０不純物拡散層および前記ＤＭＯＳトランジスタのゲート電極に達するコンタクトホールを有する層間絶縁膜と、
    前記コンタクトホール直下に位置する前記第１、第２、第３，第４および第５不純物拡散層の表面に形成された第１導電型の高濃度不純物拡散層と、
    前記高濃度不純物拡散層の表面に形成されたシリサイド層と、
    前記シリサイド層の端部から前記コンタクトホールの側壁上に延在する窒化金属層と、
    前記シリサイド層および窒化金属層上に形成された配線とをさらに備えた、請求項１または請求項２に記載の半導体装置。
  4. 前記ＤＭＯＳトランジスタのチャネル領域を、シリコンとゲルマニウム（Ｇｅ）またはシリコンとゲルマニウムと炭素を含む第１導電型の化合物半導体層で形成した、請求項１から請求項３のいずれかに記載の半導体装置。
  5. 第１導電型の半導体基板と、
    前記半導体基板上に絶縁膜を介して形成された第２導電型の半導体層と、
    前記半導体層表面に選択的に形成されたフィールド絶縁膜と、
    前記半導体層表面から前記半導体基板に達し、各素子を分離する素子分離領域と、
    前記半導体層を貫通して前記絶縁膜に達し、シリコンとゲルマニウム（Ｇｅ）またはシリコンとゲルマニウムと炭素を含む、第１導電型の化合物半導体層と、
    前記化合物半導体層上にゲート絶縁膜を介して形成されたＤＭＯＳ（Ｄｏｕｂｌｅ−Ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのゲート電極と、
    前記半導体層の表面に形成され、第１バイポーラトランジスタのベースとして機能する第１導電型の第１不純物拡散層と、
    前記半導体層の表面に形成され、抵抗として機能する第１導電型の第２不純物拡散層と、
    前記半導体層の表面に形成され、第２バイポーラトランジスタのエミッタおよびコレクタとして機能する第１導電型の第３および第４不純物拡散層と、
    前記化合物半導体層の表面に形成され、前記ＤＭＯＳトランジスタのバックゲート領域として機能する第１導電型の第５不純物拡散層と、
    前記半導体層の表面に形成され、前記ＤＭＯＳトランジスタのドレインとして機能し、相対的に低濃度の第２導電型の不純物を含む低濃度領域と、相対的に高濃度の第２導電型の不純物を含む第１高濃度領域とを有する第６不純物拡散層と、
    前記半導体層の表面に形成され、前記第１バイポーラトランジスタのエミッタおよびコレクタ引出し層として機能する第２導電型の第７および第８不純物拡散層と、
    前記半導体層の表面に形成され、第２バイポーラトランジスタのベース引出し層として機能する第２導電型の第９不純物拡散層と、
    前記化合物半導体層の表面に形成され、前記ＤＭＯＳトランジスタのソースとして機能し、前記第１高濃度領域と同程度の第２導電型の不純物を含む第２高濃度領域で構成される第１０不純物拡散層と、
    を備えた半導体装置。
  6. 第１導電型の半導体基板と、
    前記半導体基板上に絶縁膜を介して形成された第２導電型の半導体層と、
    前記半導体層表面に選択的に形成されたフィールド絶縁膜と、
    前記半導体層表面から前記半導体基板に達し、各素子を分離する素子分離領域と、
    前記半導体層を貫通して前記絶縁膜に達し、シリコンとゲルマニウム（Ｇｅ）またはシリコンとゲルマニウムと炭素を含み、第１バイポーラトランジスタのベースとなる領域が形成される第１導電型の第１化合物半導体層と、
    前記半導体層を貫通して前記絶縁膜に達し、シリコンとゲルマニウム（Ｇｅ）またはシリコンとゲルマニウムと炭素を含み、第２バイポーラトランジスタのエミッタおよびコレクタとなる領域が形成される第２および第３化合物半導体層と、
    前記半導体層を貫通して前記絶縁膜に達し、シリコンとゲルマニウム（Ｇｅ）またはシリコンとゲルマニウムと炭素を含み、ＤＭＯＳ（Ｄｏｕｂｌｅ−Ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのチャネル領域およびその直下の領域が形成される第４化合物半導体層と、
    前記第４化合物半導体層上にゲート絶縁膜を介して形成された前記ＤＭＯＳトランジスタのゲート電極と、
    前記半導体層の表面で前記第１化合物半導体層の周囲に接触して形成され、前記第１バイポーラトランジスタのベース引出し層として機能する第１導電型の第１不純物拡散層と、
    前記半導体層の表面に形成され、抵抗として機能する第１導電型の第２不純物拡散層と、
    前記第２および第３化合物半導体層の表面に形成され、前記第２バイポーラトランジスタのエミッタ引出し層およびコレクタ引出し層として機能する第１導電型の第３および第４不純物拡散層と、
    前記第４化合物半導体層の表面に形成され、前記ＤＭＯＳトランジスタのバックゲート領域として機能する第１導電型の第５不純物拡散層と、
    前記半導体層の表面に形成され、前記ＤＭＯＳトランジスタのドレインとして機能し、相対的に低濃度の第２導電型の不純物を含む低濃度領域と、相対的に高濃度の第２導電型の不純物を含む第１高濃度領域とを有する第６不純物拡散層と、
    前記半導体層の表面に形成され、前記第１バイポーラトランジスタのエミッタおよびコレクタ引出し層として機能する第２導電型の第７および第８不純物拡散層と、
    前記半導体層の表面に形成され、第２バイポーラトランジスタのベース引出し層として機能する第２導電型の第９不純物拡散層と、
    前記第４化合物半導体層の表面に形成され、前記ＤＭＯＳトランジスタのソースとして機能し、前記第１高濃度領域と同程度の第２導電型の不純物を含む第２高濃度領域で構成される第１０不純物拡散層と、
    を備えた半導体装置。
  7. 前記第１から第１０不純物拡散層を、前記絶縁膜に達するように形成した、請求項６に記載の半導体装置。
  8. 前記第１不純物拡散層は、外方に突出する複数の第１突出領域を有し、
    前記第８不純物拡散層は、前記第１突出領域間に向かって内方に突出する第２突出領域を有する、請求項７に記載の半導体装置。
  9. 前記第１、第７および第８不純物拡散層の形状を同心円形状とした、請求項８に記載の半導体装置。
  10. 前記ＤＭＯＳトランジスタのゲート電極を、下層部となる第１半導体層と、上層部となる第２半導体層との積層構造で構成し、
    前記第１不純物拡散層上において前記第２半導体層で形成される前記第１バイポーラトランジスタのベース引出電極と、
    前記第７不純物拡散層上において、前記ベース引出電極から絶縁膜で隔離された第３半導体層で形成される前記第１バイポーラトランジスタのエミッタ引出電極とをさらに備えた、請求項１から請求項９のいずれかに記載の半導体装置。
  11. 前記第１半導体層から前記ゲート電極の第２半導体層に第２導電型の不純物を拡散することにより、前記ゲート電極の第２半導体層を第２導電型とし、
    前記第２半導体層で形成される前記第１バイポーラトランジスタの前記ベース引出電極は第１導電型である、請求項１０に記載の半導体装置。
  12. 第１導電型のベースを有する第１バイポーラトランジスタと、第２導電型のベースを有する第２バイポーラトランジスタと、ＤＭＯＳ（Ｄｏｕｂｌｅ−Ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタとを備えた半導体装置の製造方法であって、
    第１導電型の半導体基板上に第２導電型の半導体層を形成する工程と、
    前記半導体層の表面に選択的にフィールド絶縁膜を形成する工程と、
    前記半導体層の表面に第１導電型の不純物を選択的に導入することにより、前記半導体層の表面から前記半導体基板に達し、各素子間を分離する素子分離領域を形成する工程と、
    前記半導体層上にゲート絶縁膜を介して前記ＤＭＯＳトランジスタのゲート電極を形成する工程と、
    前記半導体層の表面に第１導電型の不純物を選択的に導入することにより、前記ＤＭＯＳトランジスタのソース側から前記ゲート電極下にまで達するウェル領域を形成する工程と、
    前記半導体層の表面に第１導電型の不純物を選択的に導入することにより、第１バイポーラトランジスタのベースとして機能する第１不純物拡散層と、抵抗として機能する第２不純物拡散層と、第２バイポーラトランジスタのエミッタおよびコレクタとして機能する第３および第４不純物拡散層と、前記ウェル領域表面に前記ＤＭＯＳトランジスタのバックゲート領域として機能する第５不純物拡散層とを形成する工程と、
    前記半導体層に第２導電型の不純物を選択的に導入することにより、前記ＤＭＯＳトランジスタのドレインの低濃度領域を形成する工程と、
    前記半導体層に第２導電型の不純物を選択的に導入することにより、前記ＤＭＯＳトランジスタのドレインとして機能する第６不純物拡散層と、前記第１バイポーラトランジスタのエミッタおよびコレクタ引出し層として機能する第７および第８不純物拡散層と、前記第２バイポーラトランジスタのベース引出し層として機能する第９不純物拡散層と、前記ＤＭＯＳトランジスタのソースとして機能する第１０不純物拡散層とを形成する工程と、
    を備えた半導体装置の製造方法。
  13. 前記第１および第２バイポーラトランジスタと、前記ＤＭＯＳトランジスタとを覆うように層間絶縁膜を形成する工程と、
    前記層間絶縁膜に、前記第１から第１０不純物拡散層および前記ＤＭＯＳトランジスタのゲート電極に達するコンタクトホールを形成する工程と、
    前記第１から第５不純物拡散層に達するコンタクトホールを露出させ、前記第６から第１０不純物拡散層および前記ＤＭＯＳトランジスタのゲート電極に達するコンタクトホールとを覆うマスクを形成する工程と、
    前記マスクを用いて前記第１、第３から第５不純物拡散層の表面に第１導電型の不純物を導入し、高濃度不純物拡散層を形成する工程と、
    前記マスクを除去する工程と、
    前記コンタクトホール内に延在するように前記層間絶縁膜上に金属膜を形成する工程と、
    前記金属膜に窒素雰囲気での熱処理を施すことにより、前記高濃度不純物拡散層の表面にシリサイド層を形成するともに、前記コンタクトホールの側壁上の前記金属膜を窒化金属層とする工程と、
    前記シリサイド層上および前記窒化金属層上に配線を形成する工程とをさらに備えた、請求項１２に記載の半導体装置の製造方法。
  14. 前記ウェル領域の形成前に、前記半導体層全面上に絶縁膜を形成する工程と、
    前記ウェル領域の表面を露出させる開口部を前記絶縁膜に形成する工程と、
    露出した前記ウェル領域の表面上に、シリコンとゲルマニウム（Ｇｅ）またはシリコンとゲルマニウムと炭素を含む第１導電型の化合物半導体層を形成する工程とをさらに備え、
    前記ゲート電極の形成工程は、前記化合物半導体層上に前記ゲート絶縁膜を介して前記ゲート電極を形成する工程を含む、請求項１２に記載の半導体装置の製造方法。
  15. 第１導電型のベースを有する第１バイポーラトランジスタと、第２導電型のベースを有する第２バイポーラトランジスタと、ＤＭＯＳ（Ｄｏｕｂｌｅ−Ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタとを備えた半導体装置の製造方法であって、
    第２導電型の第１半導体基板に第１トレンチを形成する工程と、
    前記第１トレンチ内に、シリコンとゲルマニウム（Ｇｅ）またはシリコンとゲルマニウムと炭素を含む第１導電型の化合物半導体層を埋込む工程と、
    前記第１半導体基板上に第１絶縁膜を介して第１導電型の第２半導体基板を接合する工程と、
    前記第１半導体基板の厚みを減じることにより、前記化合物半導体層を露出させる工程と、
    前記第１半導体基板を貫通して前記第１絶縁膜に達する第２トレンチを形成する工程と、
    前記第２トレンチ内に第２絶縁膜を介して第３絶縁膜または半導体膜を埋込む工程と、
    前記第１半導体基板表面に選択的にフィールド絶縁膜を形成する工程と、
    前記化合物半導体層上にゲート絶縁膜を介して前記ＤＭＯＳトランジスタのゲート電極を形成する工程と、
    前記第１半導体基板および前記化合物半導体層に第１導電型の不純物を選択的に導入することにより、前記第１バイポーラトランジスタのベースとして機能する第１不純物拡散層と、抵抗として機能する第２不純物拡散層と、前記第２バイポーラトランジスタのエミッタおよびコレクタとして機能する第３および第４不純物拡散層と、前記化合物半導体層表面に前記ＤＭＯＳトランジスタのバックゲート領域として機能する第５不純物拡散層とを形成する工程と、
    前記第１半導体基板に第２導電型の不純物を選択的に導入することにより、前記ＤＭＯＳトランジスタのドレインの低濃度領域を形成する工程と、
    前記第１半導体基板および前記化合物半導体層に第２導電型の不純物を選択的に導入することにより、前記ＤＭＯＳトランジスタのドレインとして機能する第６不純物拡散層と、前記第１バイポーラトランジスタのエミッタおよびコレクタ引出し層として機能する第７および第８不純物拡散層と、前記第２バイポーラトランジスタのベース引出し層として機能する第９不純物拡散層と、前記ＤＭＯＳトランジスタのソースとして機能する第１０不純物拡散層とを形成する工程と、を備えた半導体装置の製造方法。
  16. 前記ＤＭＯＳトランジスタのゲート電極を形成する工程は、
    前記第１半導体基板上および前記化合物半導体層上に、前記ゲート絶縁膜と第２導電型の第１半導体層とを順次形成する工程と、
    前記第１半導体層をパターニングすることにより、前記第１不純物拡散層が形成される領域上の前記ゲート絶縁膜と前記第１半導体層とを除去する工程と、
    前記第１半導体層を覆うように不純物無添加の第２半導体層を形成する工程と、
    前記第１バイポーラトランジスタのベース引出電極となる前記第２半導体層の部分に第１導電型の不純物を導入する工程と、
    前記第２半導体層上に第１層間絶縁膜を堆積し、前記第１層間絶縁膜と前記第２半導体層とをパターニングすることにより、前記第７不純物拡散層が形成される領域上に開口部を形成する工程と、
    前記第１層間絶縁膜上に第２層間絶縁膜を堆積し、該第２層間絶縁膜に異方性エッチングを施すことにより、前記開口部の側壁にサイドウォールスペーサを形成する工程と、
    前記第２層間絶縁膜上に第３半導体層を形成し、該第３半導体層をパターニングして前記第１バイポーラトランジスタのエミッタ引出電極を形成する工程と、
    前記第１層間絶縁膜を除去する工程と、
    前記第１と第２半導体層をパターニングすることにより、前記第１バイポーラトランジスタのベース引出電極と、前記ＤＭＯＳトランジスタのゲート電極とを形成する工程とを含む、請求項１５に記載の半導体装置の製造方法。
  17. 前記第１半導体層から第２導電型の不純物を前記第２半導体層に拡散させて前記第２半導体層を第２導電型に変換できるように、前記第１半導体層に導入する第２導電型の不純物濃度を、前記第２半導体層に導入する第１導電型の不純物濃度よりも高くする、請求項１６に記載の半導体装置の製造方法。
  18. 第１導電型のベースを有する第１バイポーラトランジスタと、第２導電型のベースを有する第２バイポーラトランジスタと、ＤＭＯＳ（Ｄｏｕｂｌｅ−Ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタとを備えた半導体装置の製造方法であって、
    第２導電型の第１半導体基板に間隔をあけて第１から第４トレンチを形成する工程と、
    前記第１から第４トレンチ内に、シリコンとゲルマニウム（Ｇｅ）またはシリコンとゲルマニウムと炭素を含む第１導電型の第１から第４化合物半導体層をそれぞれ埋込む工程と、
    前記第１半導体基板上に第１絶縁膜を介して第１導電型の第２半導体基板を接合する工程と、
    前記第１半導体基板の厚みを減じることにより、前記第１から第４化合物半導体層を露出させる工程と、
    前記第１半導体基板を貫通して前記第１絶縁膜に達する第５トレンチを形成する工程と、
    前記第５トレンチ内に第２絶縁膜を介して第３絶縁膜または半導体膜を埋込む工程と、
    前記第１半導体基板表面に選択的にフィールド絶縁膜を形成する工程と、
    前記第４化合物半導体層上にゲート絶縁膜を介して前記ＤＭＯＳトランジスタのゲート電極を形成する工程と、
    前記第１半導体基板および前記第２から第４化合物半導体層に第１導電型の不純物を選択的に導入することにより、前記第１バイポーラトランジスタのベース引出し層として機能する第１不純物拡散層の一部と、抵抗として機能する第２不純物拡散層と、前記第２および第３化合物半導体層表面に前記第２バイポーラトランジスタのエミッタ引出し層およびコレクタ引出し層として機能する第３および第４不純物拡散層と、前記第４化合物半導体層表面に前記ＤＭＯＳトランジスタのバックゲート領域として機能する第５不純物拡散層とを形成する工程と、
    前記第１半導体基板に第２導電型の不純物を選択的に導入することにより、前記ＤＭＯＳトランジスタのドレインの低濃度領域を形成する工程と、
    前記第１半導体基板、前記第１および第４化合物半導体層に第２導電型の不純物を選択的に導入することにより、前記ＤＭＯＳトランジスタのドレインとして機能する第６不純物拡散層と、前記第１バイポーラトランジスタのエミッタおよびコレクタ引出し層として機能する第７および第８不純物拡散層と、前記第２バイポーラトランジスタのベース引出し層として機能する第９不純物拡散層と、前記第４化合物半導体層表面に前記ＤＭＯＳトランジスタのソースとして機能する第１０不純物拡散層とを形成する工程と、
    を備えた半導体装置の製造方法。
  19. 前記第１から第１０不純物拡散層の形成工程は、前記第１絶縁膜に達するように前記第１から第１０不純物拡散層を形成する工程を含む、請求項１８に記載の半導体装置の製造方法。
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