KR100866924B1 - 바이폴라 트랜지스터 제조방법 - Google Patents
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Abstract
바이폴라 트랜지스터를 제조하는 방법을 제공한다.
본 발명은 실리콘 기판에 매몰영역을 형성하고, 컬렉터 싱커가 소자분리막에 의해서 제1전도층과 서로 분리되는 반도체 기판을 제공하는 단계 ; 상기 반도체 기판의 표면에 제1절연막, 제2,3전도층 및 제2절연막을 연속하여 도포하는 단계 ; 상기 제2절연막 및 제2,3전도층을 식각하여 제1절연막을 외부노출시키는 에미터 개구부를 형성하는 단계 ; 상기 에미터 개구부의 내부면에 측벽 절연막을 일정두께로 형성한 다음 상기 제1절연막을 선택적으로 식각하여 제1전도층 일부를 외부노출시키는 단계 ; 상기 에미터 개구부를 통해 외부노출되는 제1전도층의 표면에 베이스층을 형성하는 단계 ; 상기 에미터 개구부에 채워지면서 제2절연막에 도포되는 제4전도층과 제2절연막을 베이스-에미터 마스크로서 식각하여 베이스 전극과 에미터 전극을 형성하는 단계 ; 및 상기 제2,3전도층 및 제1절연막을 컬렉터 마스크로서 식각하여 컬렉터 전극을 형성하는 단계를 포함한다.
바이폴라 트랜지스터, 자기정렬
Description
본 발명은 바이폴라 트랜지스터를 제조하는 방법에 관한 것으로, 더욱 상세히는 에미터 전극과 베이스 전극간의 수평거리를 짧게 형성하여 에미터 전극과 베이스 전극사이에서 발생되는 전류저항을 감소시키고, 최대진동주파수(fmax) 특성 및 잡음지수(Noise figure)특성을 향상시킬 수 있으며, 소자를 가일층 고속화할 수 있으며, 소자의 크기를 줄일 수 있는 바이폴라 트랜지스터 제조방법에 관한 것이다.
일반적으로 바이폴라 접합 트랜지스터(Bipolar Juction Transistor)(이하, 바이폴라 트랜지스터 이라함.)는 모스 전계 효과 트랜지스터(MOSFET : MOS Field Effect Transistor)에 비해 전류 구동능력이 크고 동작속도가 빠르기 때문에 최근에 각종 전자제품의 특정부분을 모스 전계 효과 트랜지스터 대신에 바이폴라 트랜지스터로 대체하여 사용하는 예가 증가하고 있다.
이러한 바이폴라 트랜지스터는 NPN 또는 PNP 도핑구조를 갖는 세 개의 인접하게 도핑된 불순물 영역들 또는 불순물 층 들을 포함한다. 중간 영역은 베이 스(base)를 형성하고, 두개의 단부 영역 들(end regions)은 에미터(emitter)와 컬렉터(collector)를 형성한다.
여기서, 상기 에미터는 베이스와 컬렉터보다 상대적으로 높은 불순물 농도를 가지며, 상기 베이스는 컬렉터보다 상대적으로 높은 불순물 농도를 갖는다.
이러한 바이폴라 트랜지스터는 증폭기 또는 스위치로서 동작하는바, 예를 들면 증폭기로서 사용하는 경우에는 베이스와 에미터 사이에 공급되는 입력신호를 증폭하고, 출력신호가 에미터/컬렉터 양단에 나타난다. 그리고, 스위치로서 사용하는 경우에는 에미터/컬렉터 양단에 나타나는 출력신호가 에미터/컬렉터 를 개방하거나 폐쇄하는 상태로 스위칭 시킨다.
도 1은 종래기술에 따른 바이폴라 트랜지스터를 도시한 종단면도로서, 도 1에 도시한 바와 같이, 종래의 바이폴라 트랜지스터는 P형 기판(101)상에 형성된 N+ 매몰 층(102), N- 컬렉터 에피영역(103), N+ 컬렉터 싱커영역(104) 및 SIC(Selectively-Implanted Collector)영역이 형성된 SIC층(106)을 구비한다.
N- 컬렉터 에피영역(103)은 LOCOS(LOCcal Oxidation of Silicon)공정에 의해서 구비되는 산화 소자분리막(105)에 의해 에미터와 베이스가 형성되는 영역과 컬렉터가 형성되는 영역으로 분리된다.
상기 에미터와 베이스가 형성되는 영역에는 실리콘 질화막(107)을 증착하여 패터닝하고, 그 위에 베이스 에피층(108)을 형성한다. 여기서, 상기 베이스 에피층은 에피텍셜 Si/Si-Ge/Si층으로 구성된다.
이어서, 상기 베이스 에피층(108)에는 실리콘 산화막(109)을 도포한 다음, 에미터 부분만 노출되도록 부분적으로 식각하고, 노출부위에는 에미터 전극용 N+ 폴리실리콘(110)을 도포한다.
그리고, 에미터와 베이스 간의 소자 격리를 위하여 실리콘 산화막(109)과 측벽절연막(111)을 형성한 다음,외부노출되어 있는 N+ 폴리실리콘(110), 베이스 에피층(108) 및 N+ 컬렉터 싱커(104) 위에 금속 실리사이드(Silicide)(112B,112C,112E)를 형성한다.
그러나, 이와 같은 종래기술에 의한 바이폴라 트랜지스터의 경우, 에미터와 베이스간에 전기적 격리를 위하여 사용하는 전체 절연막의 수평거리(L)는 상기 측벽절연막(111)과 N+ 폴리실리콘(110)사이에 형성되는 실리콘 산화막(109)에 의해서 길어지기 때문에, 베이스 에피층(108)에 도포되는 금속 실리사이드(112b)에 의해서 이루어지는 베이스 전극의 저항이 높아지게 되고, 이로 인하여 최대 진동주파수를 향상시키는데 한계가 있었다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 그 목적은 베이스 전극과 에미터 전극사이에서 발생되는 전류저항을 최대한 억제하여 최대 진동주파수의 특성 및 잡음지수 특성을 향상시킬 수 있고, 소자크기를 줄일 수 있는 바이폴라 트랜지스터 제조방법을 제공하고자 한다.
상기와 같은 목적을 달성하기 위한 구체적인 수단으로서, 본 발명은 실리콘 기판에 매몰영역을 형성하고, 컬렉터 싱커가 소자분리막에 의해서 제1전도층과 서로 분리되는 반도체 기판을 제공하는 단계 ; 상기 반도체 기판의 표면에 제1절연막, 제2,3전도층 및 제2절연막을 연속하여 도포하는 단계 ; 상기 제2절연막 및 제2,3전도층을 식각하여 제1절연막을 외부노출시키는 에미터 개구부를 형성하는 단계 ; 상기 에미터 개구부의 내부면에 측벽 절연막을 일정두께로 형성한 다음 상기 제1절연막을 선택적으로 식각하여 제1전도층 일부를 외부노출시키는 단계 ; 상기 에미터 개구부를 통해 외부노출되는 제1전도층의 표면에 베이스층을 형성하는 단계 ; 상기 에미터 개구부에 채워지면서 제2절연막에 도포되는 제4전도층과 제2절연막을 베이스-에미터 마스크로서 식각하여 베이스 전극과 에미터 전극을 형성하는 단계 ; 및 상기 제2,3전도층 및 제1절연막을 컬렉터 마스크로서 식각하여 컬렉터 전극을 형성하는 단계를 포함하는 바이폴라 트랜지스터 제조방법을 제공한다.
바람직하게, 상기 제1전도층은 N형 또는 P형 불순물이 1E14/㎤ 내지 1E19/㎤ 으로 도핑되는 실리콘 반도체로 이루어진다.
바람직하게, 상기 제2전도층과 제4전도층은 P형 또는 N형 불순물이 1E15/㎤ 내지 1E21/㎤ 으로 도핑되는 폴리 실리콘 박막으로 이루어진다.
바람직하게, 상기 제3전도층은 전도성 금속소재 또는 전도성 금속소재가 포함된 실리사이드 중 어느 하나로 이루어진다.
바람직하게, 상기 베이스층은 P형 또는 N형 실리콘막, 실리콘-게르마늄막 또는 이들의 조합으로 이루어진다.
바람직하게, 상기 베이스 전극을 형성하는 단계는 상기 제1절연막이 제거된 에미터 개구부의 바닥면에 베이스층을 형성하는 단계; 상기 에미터 개구부의 내부공간에 채워지면서 상기 제2절연막의 표면에 제4전도층을 도포하는 단계 ; 상기 제4전도층의 표면에 도포되는 감광막을 패턴닝한 다음 베이스-에미터 마스크를 형성하는 단계 및 상기 제4전도층 및 제2절연막을 식각하여 제3전도층을 외부노출시키는 단계를 포함한다.
바람직하게, 상기 에미터 전극을 형성하는 단계는 상기 제1절연막이 제거된 에미터 개구부의 바닥면에 베이스층을 형성하는 단계; 상기 에미터 개구부의 내부공간에 채워지면서 상기 제2절연막의 표면에 제4전도층을 도포하는 단계 ; 상기 제4전도층의 표면에 도포되는 감광막을 패턴닝하여 베이스-에미터 마스크를 형성하는 단계; 상기 제4전도층 및 제2절연막을 식각하여 제3전도층을 외부노출시키는 단계 및 상기 베이스-에미터 마스크를 제거하여 제4전도층을 외부노출시키는 단계를 포함한다.
바람직하게, 상기 컬렉터 전극을 형성하는 단계는 상기 제3,4전도층을 덮도록 도포되는 감광막을 패턴닝하여 컬렉터 마스크를 형성하는 단계 ; 상기 제2,3전도층 및 제1절연막을 식각하여 상기 컬렉터 싱커를 외부노출시키는 단계 및 상기 컬렉터 마스크를 제거하는 단계를 포함한다.
바람직하게, 상기 에미터 전극과 베이스 전극간의 수평거리는 상기 측벽 절연막의 두께에 의해서 제어된다.
바람직하게, 상기 베이스층을 제1전도층의 표면에 형성하기 전 또는 형성 후에 불순물을 상기 제1전도층의 필요부분에 이온 주입하여 SIC영역을 형성하는 단계를 추가 포함한다.
본 발명에 의하면, 매몰영역을 형성하고, 컬렉터 싱커가 소자분리막에 의해서 제1전도층과 서로 분리되는 반도체 기판에 제1절연막, 제2,3전도층 및 제2절연막을 도포하고, 제2절연막 및 제2,3전도층을 식각하여 형성되는 에미터 개구부의 내부면에 측벽 절연막을 일정두께로 형성하고, 제1절연막의 일부를 제거하여 외부노출되는 제1전도층의 표면에 베이스층을 형성하고, 에미터 개구부에 채워지면서 제2절연막에 도포되는 제4전도층과 제2절연막을 베이스-에미터 마스크로서 식각하여 베이스 전극과 에미터 전극을 형성한 다음 상기 제2,3전도층 및 제1절연막을 컬렉터 마스크로서 식각하여 컬렉터 전극을 형성함으로써, 에미터 전극과 베이스 전극간의 수평거리는 측벽 절연막의 두께에 의해서 종래에 비하여 상대적으로 짧게 형성되기 때문에, 에미터 전극과 베이스 전극사이에서 발생되는 전류저항을 효과적 으로 감소시킬 수 있고, 최대진동주파수(fmax) 특성 및 잡음지수(Noise figure)특성을 현저히 향상시킬 수 있고, 소자를 가일층 고속화할 수 있는 한편, 베이스 전극과 에미터 전극 간의 거리가 가까워진 만큼 소자의 크기를 줄일 수 있는 효과가 얻어진다.
이하 본 발명의 실시 예에 대해 첨부된 도면에 따라 더욱 상세히 설명한다.
본 발명의 바람직한 실시 예에 따른 바이폴라 트랜지스터는 도 2(h)에 도시한 바와 같이, 반도체 기판, 제1절연막(207), 제1,2전도층(203, 208), 베이스 전극으로 사용되는 제3전도층(209), 에미터 전극으로 사용되는 제4전도층(214) 및 컬렉터 전극으로 사용되는 컬렉터 싱커(204)을 포함한다.
즉, 상기 반도체 기판은 P형 실리콘 기판(201)상에 N형 매몰영역(202)을 구비하고, 상기 매몰영역(202)에는 제1전도층(203)인 컬렉터 에피막과 더불어 컬렉터 전극으로 사용되는 컬렉터 싱커(collector sinker)(204)를 형성하고, 베이스-에미터 영역(A)과 컬렉터 영역(B)을 서로 분리하는 소자 분리막(205)을 구비하는 한편, 상기 제1전도층(203)을 외부 노출시키도록 식각되는 제1절연막(207)에는 베이스층(213)인 베이스 에피를 형성한다.
이에 따라, 상기 매몰영역(202)의 상부에 형성되는 제1전도층(203)과 상기 제1전도층(203)의 표면에 형성되는 베이스층(213)을 포함하는 베이스-에미터 영역(A)과 상기 매몰영역(202)의 상부에 형성되는 컬렉터 싱커(204)를 포함하는 컬렉터 영역(B)은 상기 소자 분리막(205)에 의해서 서로 전기적으로 분리된다.
여기서, 상기 제1전도층(203)은 N형 또는 P형 불순물이 1E14/㎤ 내지 1E19/㎤ 으로 도핑되는 실리콘 반도체로 이루어질 수 있으며, 상기 베이스층(213)은 P형 또는 N형 실리콘막, 실리콘-게르마늄막 또는 이들의 조합으로 이루어질 수 있다.
그리고, 상기 에미터 전극과 대응하는 제1전도층(203)에는 고전류 영역에서 컷오프 주파수를 저하시키는 커크효과(Kirk Effect)를 억제할 수 있도록 상기 베이스층(213)을 제1전도층(203)의 표면에 형성하기 전에 N형 불순물을 상기 제1전도층의 필요부분에 이온 주입함으로써 SIC영역(211)을 구비하는 것이 바람직하다.
한편, 상기 반도체 기판의 표면에 순차적으로 적층되는 제1절연막(207), 제2전도층(208), 제3전도층(209) 및 제2절연막(210)을 식각하여 에미터 개구부(E)를 형성한 다음, 그 내부면에 일정두께로 도포되는 제3절연막인 측벽 절연막(212)을 구비한다.
그리고, 상기 에미터 전극은 상기 측벽 절연막(212)이 형성된 에미터 개구부(E)에 N+ 폴리 실리콘이 채워져 형성된 제4전도층(214)에 의해서 구비되고, 상기 베이스 전극은 상기 에미터 전극을 형성하기 위하여 제3전도층(209)의 상부면에 적층된 제4전도층(214) 및 제2절연막(210)을 식각공정에 의하여 제거함으로써 외부노출되는 제3전도층(209)에 의해서 구비된다.
여기서, 상기 제2,4전도층(208,214)은 P형 또는 N형 불순물을 1E15/㎤ 내지 1E21/㎤ 으로 도핑한 폴리 실리콘 박막으로 이루어지는 것이 바람직하며, 상기 제3전도층(209)은 전도성 금속소재 또는 전도성 금속소재가 포함된 실리사이드 중 어느 하나로 이루어지는 것이 바람직하다.
또한, 상기 컬렉터 전극은 상기 컬렉터 영역(B)에 해당하는 제2,3전도층(208,209) 및 제1절연막(207)을 식각공정에 의해서 제거함으로써 외부노출되는 컬렉터 싱커(204)에 의해서 구비된다.
한편, 상기 제4전도층(214)에 의해서 형성되는 에미터 전극과 상기 제3전도층(209)에 의해서 형성되는 베이스 전극사이는 상기 에미터 개구부(E)의 내부면에 도포되는 제3절연막인 측벽 절연막(212)에 의해서 전기적으로 서로 격리된다.
이때, 상기 에미터 전극과 베이스 전극간의 수평거리(L')는 상기 에미터 개구부의 내부면에 고르게 도포되는 측벽 절연막(212)의 두께에 의해서 짧게 형성됨으로써, 에미터 전극과 베이스 전극사이에서 발생되는 전류저항을 효과적으로 감소시킬 수 있고, 이로 인하여 최대진동주파수(fmax) 특성 및 잡음지수(Noise figure)특성을 향상시키고, 소자의 고속화 및 저 잡음화를 얻을 수 있는 한편, 소자의 크기를 줄일 수 있는 소형화 설계를 도모할 수 있다.
도 2(a) 내지 도 2(h)는 본 발명의 바람직한 실시 예에 따른 바이폴라 트랜지스터를 제조하는 방법을 순차적으로 나타낸 공정 단면도이다.
실리콘 기판에 매몰영역을 형성하고, 컬렉터 싱커가 소자분리막에 의해서 제1전도층과 서로 분리되는 반도체 기판을 제공하는 단계
본 발명의 바람직한 실시 예에 따른 바이폴라 트랜지스터를 제조하는 공정은 도 2(a)에 도시한 바와 같이, P형 실리콘 기판(201)을 준비하는 것으로 시작되는바, 상기 실리콘 기판(201)의 표면에 비소(Arsenic :As) 또는 인(Phosphorus : P) 과 같은 N형 불순물을 이온으로 주입하는 이온주입공정 또는 고상으로 확산하는 고상 확산공정(solid-state diffusion)에 의해서 확산하여 N형 불순물이 고농도로 도핑된 N형 매몰영역(202)을 형성하며, 이때, 상기 매몰영역(202)은 서브-컬렉터 영역이라고 하기도 한다.
이어서, 상기 매몰영역(202)의 표면에는 에피택시얼(epitaxial)기술을 이용하여 저농도로 도핑된 N형 단결정 실리콘막으로 이루어지는 컬렉터 에피막인 제1전도층(203)과, 컬렉터 싱커(collector sinker)(204)를 형성한다.
여기서, 상기 컬렉터 에피막으로 구비되는 제1전도층(203)은 N형 불순물이 1E14/㎤ 내지 1E19/㎤ 으로 도핑되는 실리콘 반도체로 이루어지거나 P형 불순물이 불순물이 1E14/㎤ 내지 1E19/㎤ 으로 도핑되는 실리콘 반도체로 이루어질 수 있다.
그리고, 상기 제1전도층(203)과 컬렉터 싱커(204)는 소자 분리막(205)에 의해서 서로 전기적으로 분리되며, 상기 소자 분리막(205)은 LOCOS(LOCal Oxidation silicon), STI(Shallow Trench Isolation), PSL(Polysilicon Spacer LOCOS), PBL(Polysilicon Buffered LOCOS) 등과 같은 방법에 의해서 형성될 수 있다.
이에 따라, 상기 제1전도층(203)은 베이스 전극과 에미터 전극이 형성되는 베이스-에미터 영역(A)과 서로 대응하고, 상기 컬렉터 싱커(104)는 컬렉터 전극이 형성되는 컬렉터 영역(B)과 서로 대응되어야 하며, 이들 영역들은 상기 소자 분리막(205)에 의해서 한정된다.
또한, 상기 소자 분리막(205)은 상기 매몰영역(202)의 표면에 상기 제1전도층(203)과 컬렉터 싱커(204)를 형성한 후에 구비되는 것으로 도시하고 설명하였지 만 이에 한정되는 것은 아니며 상기 제1전도층(203)과 컬렉터 싱커(204)를 형성하기 전에 구비될 수도 있다.
상기 반도체 기판의 표면에 제1절연막, 제2,3전도층 및 제2절연막을 연속하여 도포하는 단계
매몰영역(202), 제1전도층 및 컬렉터 싱커(204)를 구비하는 반도체 기판의 표면에는 도 2(b)에 도시한 바와 같이, 제1절연막(207), 제2전도층(208), 제3전도층(209) 및 제2절연막(210)을 하부로 부터 상부로 연속하여 순차적으로 도포함으로서, 2개의 절연막 사이에 2개의 전도층이 적층되도록 한다.
상기 제1절연막(207)은 상기 반도체 기판의 표면에 미도시된 스퍼터링 장치를 이용하여 일정두께로 증착되는 하부 절연층으로 구비되며, 이러한 절연막은 실리콘 산화막으로 이루어지는 것이 바람직하다.
상기 제2전도층(208)은 상기 제1절연막(207)의 표면에 P+ 폴리 실리콘이 일정두께로 도포되는 전도층으로 구비되며, 이러한 제2전도층(208)은 P형 불순물이 1E15/㎤ 내지 1E21/㎤ 으로 도핑되는 폴리 실리콘 박막으로 이루어지거나 N형 불순물이 불순물이 1E15/㎤ 내지 1E21/㎤ 으로 도핑되는 폴리 실리콘 박막으로 이루어질 수 있다.
상기 제3전도층(209)은 상기 제2전도층(208)의 표면에 전도성 금속소재 또는 전도성 금속소재가 포함된 실리사이드가 일정두께로 도포되는 전도층으로 구비된다.
여기서, 상기 금속 실리사이드(silicide)는 탄탈륨, 텅스텐, 타이타늄, 몰리브데늄 등과 같은 내화 금속소재가 일정비율로 포함된 박막 실리콘 화합물로 이루어지는 것이 바람직하다.
또한, 상기 제2절연막(210)는 상기 제3전도층(209)의 표면에 미도시된 스퍼터링 장치를 이용하여 일정두께로 증착되는 상부 절연층으로 구비되며, 이러한 절연막은 실리콘 질화막으로 이루어지는 것이 바람직하다.
상기 제2절연막 및 제2,3전도층을 식각하여 제1절연막을 외부노출시키는 에미터 개구부를 형성하는 단계
상기 제1,2 절연막(207,210) 및 제2,3전도층(208,209)을 연속하여 적층한 상태에서, 최상층인 제2절연막(210)의 표면에 미도시된 감광막을 도포한 다음 이를 패턴닝하여 마스크를 형성한다.
이어서, 사진 및 노광공정에 의해서 상기 제2절연막(210), 제2,3전도층(208,209)을 연속하여 1차로 식각함으로써 도 2(c)에 도시한 바와 같이, 상기 베이스-에미터 영역(A)에서 식각되지 않은 제1절연막(207)이 외부노출되는 에미터 개구부(E)를 형성한 다음 상기 제2절연막(210)에 잔류하는 감광막은 제거된다.
상기 에미터 개구부의 내부면에 측벽 절연막을 일정두께로 형성한 다음 상기 제1절연막을 선택적으로 식각하여 제1전도층 일부를 외부노출시키는 단계
상기 제1절연막(207)이 외부노출되는 에미터 개구부(E)의 내부면에는 도 2(d)에 도시한 바와 같이, 에치백(Etch Back) 공정에 의해서 베이스와 에미터를 서로 전기적으로 격리시킬 수 있도록 제3절연막인 측벽 절연막(212)을 일정두께로 형성한다.
이어서, 상기 에미터 개구부(E)의 내부면에 형성된 측벽 절연막(212)의 하부단과 접하는 제1절연막(207)은 2차 식각공정인 습식식각에 의해서 선택적으로 제거됨으로서 상기 에미터 개구부(E)와 대응하는 제1전도층(203)은 상기 에미터 개구부(E)를 통하여 외부노출된다.
이때, 상기 제1절연막(207)이 습식식각으로 제거되는 범위는 상기 에미터 개구부(E)을 통해 외부노출되는 노출면적 보다 상대적으로 넓게 상기 측벽 절연막(212)과 접하는 제2전도층(208)의 일부가 하부로 노출될 정도로 이루어지는 것이 바람직하다.
상기 에미터 개구부를 통해 외부노출되는 제1전도층의 표면에 베이스층을 형성하는 단계
상기 에미터 개구부(E)를 통하여 외부노출되는 제1전도층(203)에는 도 2(e)에 도시한 바와 같이, 선택적인 에피 성장법을 이용하여 베이스 에피층인 베이스층(213)을 형성한다.
상기 베이스층(213)은 상기 에미터 개구부(E)를 통하여 외부노출되는 제1전도층(203)의 표면에 500 내지 900도의 비교적 저온 범위에서 이루어지는 선택적 에피 성장법에 의해서 형성된다.
이러한 베이스층(213)은 P형 또는 N형 실리콘막, 실리콘-게르마늄막 또는 이들의 조합으로 이루어질 수 있다.
한편, 상기 에미터 개구부(E)와 대응하는 제1전도층(203)에는 SIC영역(211)을 구비하는바, 이러한 SIC영역(211)은 고전류 영역에서 컷오프 주파수를 저하시키는 커크효과(Kirk Effect)를 억제하기 위하여 형성되는 것으로, 상기 베이스층(213)을 제1전도층(203)의 표면에 형성하기 전 또는 형성 후에 N형 불순물을 필요부분에 이온 주입하는 것으로 구비될 수 있으며, 상기 SIC영역(211)에 의해서 컬렉터의 직렬저항이 감소되고, 동작속도가 향상될 수 있다.
상기 에미터 개구부에 채워지면서 제2절연막에 도포되는 제4전도층과 제2절연막을 베이스-에미터 마스크로서 식각하여 베이스 전극과 에미터 전극을 형성하는 단계
상기 제1절연막(207)이 제거된 에미터 개구부(E)의 바닥면에 제1전도층(203)과 접하는 베이스층(213)을 형성한 상태에서 도 2(f)에 도시한 바와 같이, 상기 에미터 개구부(E)의 내부공간에는 N+ 폴리 실리콘이 채워지고, 상기 제2절연막(210)의 표면에 N+ 폴리 실리콘이 일정두께로 도포되는 제4전도층(214)을 형성한다.
이에 따라, 상기 제4전도층(214)은 상기 베이스-에미터 영역(A) 및 컬렉터 영역(B)을 포함하는 기판 전체 영역에 도포된다.
여기서, 상기 제4전도층(214)은 제2전도층(208)과 마찬가지로 P형 불순물이 1E15/㎤ 내지 1E21/㎤ 으로 도핑되는 폴리 실리콘 박막으로 이루어지거나 N형 불순 물이 불순물이 1E15/㎤ 내지 1E21/㎤ 으로 도핑되는 폴리 실리콘 박막으로 이루어질 수 있다.
이어서, 상기 제4전도층(214)의 표면에 감광막을 도포한 다음 상기 베이스-에미터 영역(A)의 베이스층(213)과 대응하는 영역에만 감광막이 잔류하도록 패턴닝함으로서 베이스-에미터 마스크(214a)를 형성한다.
그리고, 사진 및 노광공정에 의해서 상기 베이스-에미터 마스크(214a)와 대응하는 영역을 제외하고, 불필요한 영역에 해당하는 제4전도층(214) 및 제2절연막(210)을 제거하는 3차 식각공정을 수행함으로써 제3전도층(209)을 외부노출시킨 다음, 상기 베이스-에미터 마스크(214a)을 제거함으로써, 제4전도층(214)을 외부노출시킨다.
이러한 경우, 도 2(g)에 도시한 바와 같이, 에미터 전극으로 사용될 수 있도록 에미터 개구부(E)에 채워진 제4전도층(214)이 외부노출되고, 베이스 전극으로 사용되는 제3전도층(209)이 외부로 노출된다.
여기서, 에미터 전극으로 사용되는 제4전도층(214)과 베이스 전극으로 사용되는 제3전도층(209)과의 사이는 제3절연막인 측벽 절연막(212)에 의해서 전기적으로 서로 격리된다.
이때, 상기 에미터 전극과 베이스 전극간의 수평거리(L')는 상기 에미터 개구부의 내부면에 고르게 도포되는 측벽 절연막의 두께에 의해서 종래에 비해 상대적으로 짧게 제어될 수 있다.
이러한 경우, 상기 측벽 절연막(212)의 두께에 의해서 결정되는 에미터 전극 과 베이스 전극간의 수평거리(L')가 짧아지면서 에미터 전극과 베이스 전극사이에서 발생되는 전류저항을 효과적으로 감소시킬 수 있고, 이로 인하여 소자의 고속화 및 저 잡음화를 얻을 수 있는 한편, 소자의 소형화를 도모할 수 있다.
상기 제2,3전도층 및 제1절연막을 컬렉터 마스크로서 식각하여 컬렉터 전극을 형성하는 단계
상기 제4전도층(214)과 제2절연막(210)을 식각하는 공정에 의해서 상기 베이스-에미터 영역(A)에 베이스 전극과 에미터 전극을 형성한 다음, 상기 베이스-에미터 영역(A)과 컬렉터 영역(B)을 포함하는 전체 영역에 미도시된 감광막을 도포한 다음, 이를 패터닝함으로써, 도 2(g)에 도시한 바와 같이, 상기 컬렉터 영역(B)과 대응하는 영역을 통해 제3전도층(209)이 외부노출되는 반면에 베이스-에미터 영역(A)과 대응하는 영역에 감광막이 잔류하는 컬렉터 마스크(209a)를 형성한다.
이러한 상태에서, 사진 및 노광공정에 의해서 상기 컬렉터 마스크(209a)와 대응하는 영역을 제외하고, 불필요한 영역에 해당하는 제2,3전도층(208,209) 및 제1절연막(207)을 제거하는 4차 식각공정을 수행함으로써, 도 2(h)에 도시한 바와 같이, 컬렉터 전극으로 사용되는 컬렉터 싱커(204)를 외부노출시키고, 상기 컬렉터 마스크(209a)을 제거함으로서 베이스 전극으로 사용되는 제3전도층(209) 및 에미터 전극으로 사용되는 제4전도층(214)를 외부노출시킨다.
이어서, 베이스-에미터 영역에 베이스 전극 및 에미터 전극을 형성하고, 콜렉터 영역에 컬렉터 전극이 형성된 기판에 금속배선 공정을 수행하여 바이폴라 트 랜지스터를 제조하는 공정을 완료하게 된다.
본 발명은 특정한 실시예에 관련하여 도시하고 설명하였지만, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 벗어나지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당업계에서 통상의 지식을 가진 자는 용이하게 알 수 있음을 밝혀두고자 한다.
도 1은 종래기술에 따른 바이폴라 트랜지스터를 도시한 종단면도이다.
도 2(a) 내지 도 2(h)는 본 발명의 바람직한 실시 예에 따른 바이폴라 트랜지스터를 제조하는 방법을 순차적으로 도시한 공정 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
201 : 실리콘 기판 202 : 매몰영역
203 : 제1전도층 204 : 컬렉터 싱커
205 : 소자 분리막 207 : 제1절연막
208 : 제2전도층 209 : 제3전도층
209a : 컬렉터 마스크 210 : 제2절연막
211 : SIC영역 212 : 측벽 절연막
213 : 베이스층 214 : 제4전도층
214a : 베이스-에미터 마스크
Claims (11)
- 실리콘 기판에 매몰영역을 형성하고, 컬렉터 싱커가 소자분리막에 의해서 제1전도층과 서로 분리되는 반도체 기판을 제공하는 단계 ;상기 반도체 기판의 표면에 제1절연막, 제2,3전도층 및 제2절연막을 연속하여 도포하는 단계 ;상기 제2절연막 및 제2,3전도층을 식각하여 제1절연막을 외부노출시키는 에미터 개구부를 형성하는 단계 ;상기 에미터 개구부의 내부면에 측벽 절연막을 일정두께로 형성한 다음 상기 제1절연막을 선택적으로 식각하여 제1전도층 일부를 외부노출시키는 단계 ;상기 에미터 개구부를 통해 외부노출되는 제1전도층의 표면에 베이스층을 형성하는 단계 ;상기 에미터 개구부에 채워지면서 제2절연막에 도포되는 제4전도층과 제2절연막을 베이스-에미터 마스크로서 식각하여 베이스 전극과 에미터 전극을 형성하는 단계 ; 및상기 제2,3전도층 및 제1절연막을 컬렉터 마스크로서 식각하여 컬렉터 전극을 형성하는 단계를 포함하는 바이폴라 트랜지스터 제조방법.
- 제1항에 있어서, 상기 제1전도층은 N형 또는 P형 불순물이 1E14/㎤ 내지 1E19/㎤ 으로 도핑되는 실리콘 반도체로 이루어짐을 특징으로 하는 바이폴라 트랜 지스터 제조방법.
- 제1항에 있어서, 상기 제2전도층과 제4전도층은 P형 또는 N형 불순물이 1E15/㎤ 내지 1E21/㎤ 으로 도핑되는 폴리 실리콘 박막으로 이루어짐을 특징으로 하는 바이폴라 트랜지스터 제조방법.
- 제1항에 있어서, 상기 제3전도층은 전도성 금속소재 또는 전도성 금속소재가 포함된 실리사이드 중 어느 하나로 이루어짐을 특징으로 하는 바이폴라 트랜지스터 제조방법.
- 제1항에 있어서, 상기 베이스층은 P형 또는 N형 실리콘막, 실리콘-게르마늄막 또는 이들의 조합으로 이루어짐을 특징으로 하는 바이폴라 트랜지스터 제조방법.
- 제1항에 있어서, 상기 베이스 전극을 형성하는 단계는상기 제1절연막이 제거된 에미터 개구부의 바닥면에 베이스층을 형성하는 단계;상기 에미터 개구부의 내부공간에 채워지면서 상기 제2절연막의 표면에 제4전도층을 도포하는 단계 ;상기 제4전도층의 표면에 도포되는 감광막을 패턴닝한 다음 베이스-에미터 마스크를 형성하는 단계 및상기 제4전도층 및 제2절연막을 식각하여 제3전도층을 외부노출시키는 단계를 포함함을 특징으로 하는 바이폴라 트랜지스터 제조방법.
- 제1항에 있어서, 상기 에미터 전극을 형성하는 단계는상기 제1절연막이 제거된 에미터 개구부의 바닥면에 베이스층을 형성하는 단계;상기 에미터 개구부의 내부공간에 채워지면서 상기 제2절연막의 표면에 제4전도층을 도포하는 단계 ;상기 제4전도층의 표면에 도포되는 감광막을 패턴닝하여 베이스-에미터 마스크를 형성하는 단계;상기 제4전도층 및 제2절연막을 식각하여 제3전도층을 외부노출시키는 단계 및상기 베이스-에미터 마스크를 제거하여 제4전도층을 외부노출시키는 단계를 포함함을 특징으로 하는 바이폴라 트랜지스터 제조방법.
- 제1항에 있어서, 상기 컬렉터 전극을 형성하는 단계는상기 제3,4전도층을 덮도록 도포되는 감광막을 패턴닝하여 컬렉터 마스크를 형성하는 단계 ;상기 제2,3전도층 및 제1절연막을 식각하여 상기 컬렉터 싱커를 외부노출시 키는 단계 및 상기 컬렉터 마스크를 제거하는 단계를 포함함을 특징으로 하는 바이폴라 트랜지스터 제조방법.
- 제1항에 있어서, 상기 에미터 전극과 베이스 전극간의 수평거리는 상기 측벽 절연막의 두께에 의해서 제어됨을 특징으로 하는 바이폴라 트랜지스터 제조방법.
- 제1항에 있어서, 상기 베이스층을 제1전도층의 표면에 형성하기 전 또는 형성 후에 불순물을 상기 제1전도층의 필요부분에 이온 주입하여 SIC영역을 형성하는 단계를 추가 포함함을 특징으로 하는 바이폴라 트랜지스터 제조방법.
- 제1항 내지 제10항 중 어느 하나의 방법에 의해서 제조되는 바이폴라 트랜지스터.
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| KR1020080041175A KR100866924B1 (ko) | 2008-05-02 | 2008-05-02 | 바이폴라 트랜지스터 제조방법 |
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08335554A (ja) * | 1995-06-07 | 1996-12-17 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPH1079394A (ja) | 1996-07-12 | 1998-03-24 | Hitachi Ltd | バイポーラトランジスタおよびその製造方法 |
-
2008
- 2008-05-02 KR KR1020080041175A patent/KR100866924B1/ko not_active IP Right Cessation
Patent Citations (2)
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