JPH08335554A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH08335554A JPH08335554A JP14037095A JP14037095A JPH08335554A JP H08335554 A JPH08335554 A JP H08335554A JP 14037095 A JP14037095 A JP 14037095A JP 14037095 A JP14037095 A JP 14037095A JP H08335554 A JPH08335554 A JP H08335554A
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- silicon
- silicon substrate
- oxide film
- forming
- polysilicon
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Abstract
(57)【要約】
【目的】 選択エピタキシャル成長の際にファセット面
を形成せずに行い、デバイスの信頼性を向上させる。 【構成】 エピタキシャル成長法により、（００１）シ
リコン基板３１にｎ層のコレクタを形成し、シリコン酸
化膜３４、ｐ+ −ポリシリコン３５、シリコン窒化膜３
６を順次形成する。シリコン基板３１を、従来の位置か
ら４５度回転した位置に配置し、ホトリソグラフィ、エ
ッチングにより、スリットを開ける。シリコン窒化膜サ
イドウォール３７を形成した後、シリコン酸化膜のみを
エッチングするエッチャントによって、エッチングし、
シリコンの島を囲む辺の方位を［１００］、［０１０］
とする。選択成長法により、ベースとなるｐ型シリコン
３８，３９の形成を行う。シリコン酸化膜サイドウォー
ル４０を形成し、エミッタとなるｎ+ −ポリシリコン４
１を形成する。
を形成せずに行い、デバイスの信頼性を向上させる。 【構成】 エピタキシャル成長法により、（００１）シ
リコン基板３１にｎ層のコレクタを形成し、シリコン酸
化膜３４、ｐ+ −ポリシリコン３５、シリコン窒化膜３
６を順次形成する。シリコン基板３１を、従来の位置か
ら４５度回転した位置に配置し、ホトリソグラフィ、エ
ッチングにより、スリットを開ける。シリコン窒化膜サ
イドウォール３７を形成した後、シリコン酸化膜のみを
エッチングするエッチャントによって、エッチングし、
シリコンの島を囲む辺の方位を［１００］、［０１０］
とする。選択成長法により、ベースとなるｐ型シリコン
３８，３９の形成を行う。シリコン酸化膜サイドウォー
ル４０を形成し、エミッタとなるｎ+ −ポリシリコン４
１を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子のうち選択
エピタキシャル成長をその製造工程に用いるパイポーラ
トランジスタ、ＭＯＳＦＥＴなどの半導体素子の製造方
法に関するものである。
エピタキシャル成長をその製造工程に用いるパイポーラ
トランジスタ、ＭＯＳＦＥＴなどの半導体素子の製造方
法に関するものである。
【０００２】
【従来の技術】半導体素子の１つであるバイポーラトラ
ンジスタの製造方法として、トランジスタのエミッタを
ホトリソグラフィを用いずに、自己整合的に形成する方
法がある。この方法は、ホトリソグラフィ、エッチング
によりシリコン基板を露出しておき、露出したシリコン
基板にシリコンを選択エピタキシャル成長させてベース
を形成し、その後、エミッタを自己整合的に形成するも
のである。これにより、精度のよい微細なバイポーラト
ランジスタを提供しようとするものである。図２は、選
択エピタキシャル成長を用いたバイポーラトランジスタ
の製造方法のうち主要な部分について説明する概略図で
ある。以下、この図を参照しつつ、ｎｐｎトランジスタ
を製造する方法について説明する。 （１） 図２（ａ）の工程 通常、減圧エピタキシャル成長法によって形成されたコ
レクタとしてｎ層を持ち、［１１０］が劈開面である
（００１）シリコン基板１上に、減圧エピタキシャル成
長法により、シリコン酸化膜２、ベース取り出し電極用
のｐ+ −ポリシリコン３、シリコン窒化膜４を順次形成
する。次に、ベースを形成するためにホトリソグラフ
ィ、エッチングによりシリコン窒化膜４及びｐ+ −ポリ
シリコン３にスリットを開ける。その後、減圧エピタキ
シャル成長法及びエッチバックにより、シリコン窒化膜
のサイドウォール５を形成し、シリコン窒化膜４及びそ
のサイドウォール５をエッチングマスクとして、シリコ
ン酸化膜２のみをエッチングするエッチャントによって
シリコン酸化膜２をエッチングし、シリコン基板１を露
出する。
ンジスタの製造方法として、トランジスタのエミッタを
ホトリソグラフィを用いずに、自己整合的に形成する方
法がある。この方法は、ホトリソグラフィ、エッチング
によりシリコン基板を露出しておき、露出したシリコン
基板にシリコンを選択エピタキシャル成長させてベース
を形成し、その後、エミッタを自己整合的に形成するも
のである。これにより、精度のよい微細なバイポーラト
ランジスタを提供しようとするものである。図２は、選
択エピタキシャル成長を用いたバイポーラトランジスタ
の製造方法のうち主要な部分について説明する概略図で
ある。以下、この図を参照しつつ、ｎｐｎトランジスタ
を製造する方法について説明する。 （１） 図２（ａ）の工程 通常、減圧エピタキシャル成長法によって形成されたコ
レクタとしてｎ層を持ち、［１１０］が劈開面である
（００１）シリコン基板１上に、減圧エピタキシャル成
長法により、シリコン酸化膜２、ベース取り出し電極用
のｐ+ −ポリシリコン３、シリコン窒化膜４を順次形成
する。次に、ベースを形成するためにホトリソグラフ
ィ、エッチングによりシリコン窒化膜４及びｐ+ −ポリ
シリコン３にスリットを開ける。その後、減圧エピタキ
シャル成長法及びエッチバックにより、シリコン窒化膜
のサイドウォール５を形成し、シリコン窒化膜４及びそ
のサイドウォール５をエッチングマスクとして、シリコ
ン酸化膜２のみをエッチングするエッチャントによって
シリコン酸化膜２をエッチングし、シリコン基板１を露
出する。
【０００３】（２） 図２（ｂ）の工程 シリコン窒化膜４及びシリコン酸化膜２上にシリコンが
形成されず、シリコンの上のみにシリコンが形成される
いわゆる選択エピタキシャル成長（以下、選択成長と呼
ぶ）によりベースとなるｐ型シリコンの形成を行う。こ
の時、シリコン基板１からエピタキシャルシリコン６が
成長し、ｐ+ −ポリシリコン３からはポリコン７が成長
してくる。成長膜厚は、丁度このポリシリコン７の膜厚
と、エピタキシャルシリコン６の膜厚の和がシリコン酸
化膜２の膜厚に等しいかそれよりもやや大きめで、ポリ
シリコン６の表面とエピタキシャルシリコン５の表面が
完全に接続されるまでとする。この時、エピタキシャル
シリコン６の両端部では垂直な面ではなく斜めの面（以
下、ファセット面と呼ぶ）８が形成されるのが一般であ
り、この部分に空洞９が形成されることになる。 （３） 図２（ｃ）の工程 シリコン酸化膜からなるサイドウォール１０を形成す
る。 （４） 図２（ｄ）の工程 エミッタとなるｎ+ −ポリシリコン１１を形成するとＮ
ＰＮバイポーラトランジスタの主要な部分が形成される
こととなる。
形成されず、シリコンの上のみにシリコンが形成される
いわゆる選択エピタキシャル成長（以下、選択成長と呼
ぶ）によりベースとなるｐ型シリコンの形成を行う。こ
の時、シリコン基板１からエピタキシャルシリコン６が
成長し、ｐ+ −ポリシリコン３からはポリコン７が成長
してくる。成長膜厚は、丁度このポリシリコン７の膜厚
と、エピタキシャルシリコン６の膜厚の和がシリコン酸
化膜２の膜厚に等しいかそれよりもやや大きめで、ポリ
シリコン６の表面とエピタキシャルシリコン５の表面が
完全に接続されるまでとする。この時、エピタキシャル
シリコン６の両端部では垂直な面ではなく斜めの面（以
下、ファセット面と呼ぶ）８が形成されるのが一般であ
り、この部分に空洞９が形成されることになる。 （３） 図２（ｃ）の工程 シリコン酸化膜からなるサイドウォール１０を形成す
る。 （４） 図２（ｄ）の工程 エミッタとなるｎ+ −ポリシリコン１１を形成するとＮ
ＰＮバイポーラトランジスタの主要な部分が形成される
こととなる。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
バイポーラトランジスタの製造方法においては、以下の
ような課題があった。図３は、図２の工程により形成さ
れる従来のバイポーラトランジスタの拡大図である。図
３に示すように、ベースとなるエピタキシャルシリコン
６の端部には、エピタキシャル成長の際に一般に現れる
斜めの面であるファセット面８があるため、ポリシリコ
ン７とシリコン酸化膜２とエピタキシャルシリコン６の
面で囲まれた空洞９が形成されることになる。また、デ
バイスの構造によっては、ファセット面８に、コレクタ
とベースのｐ／ｎ接合１２が形成されることもある。こ
のような空洞９に製造工程中に薬品などの取り込み（例
えば、エピタキシャルシリコン６とポリシリコン７が接
続されない部位があり、そこから薬品などが空洞９に取
り込まれる）があったり、またデバイス完成後も上部の
層にピンホールなどがあって、そこからこの空洞９中に
水や不純物を含んだ空気などが入り込む可能性が十分存
在する。このような事故が起きると、薬品や水分などが
パイポーラトランジスタのファセット面８に付着し、そ
れらが導電体として作用し、接合リークを引き起こすこ
ととなり、デバイスの信頼性に不安を残すこととなる。
このようなファセット面の形成は、選択成長をＭＯＳＦ
ＥＴに使用するプロセスでも問題となる。
バイポーラトランジスタの製造方法においては、以下の
ような課題があった。図３は、図２の工程により形成さ
れる従来のバイポーラトランジスタの拡大図である。図
３に示すように、ベースとなるエピタキシャルシリコン
６の端部には、エピタキシャル成長の際に一般に現れる
斜めの面であるファセット面８があるため、ポリシリコ
ン７とシリコン酸化膜２とエピタキシャルシリコン６の
面で囲まれた空洞９が形成されることになる。また、デ
バイスの構造によっては、ファセット面８に、コレクタ
とベースのｐ／ｎ接合１２が形成されることもある。こ
のような空洞９に製造工程中に薬品などの取り込み（例
えば、エピタキシャルシリコン６とポリシリコン７が接
続されない部位があり、そこから薬品などが空洞９に取
り込まれる）があったり、またデバイス完成後も上部の
層にピンホールなどがあって、そこからこの空洞９中に
水や不純物を含んだ空気などが入り込む可能性が十分存
在する。このような事故が起きると、薬品や水分などが
パイポーラトランジスタのファセット面８に付着し、そ
れらが導電体として作用し、接合リークを引き起こすこ
ととなり、デバイスの信頼性に不安を残すこととなる。
このようなファセット面の形成は、選択成長をＭＯＳＦ
ＥＴに使用するプロセスでも問題となる。
【０００５】図４は、いわゆるエレベーティッド・ソー
スドレイン構造と呼ばれるＭＯＳＦＥＴを示す図であ
る。このＭＯＳＦＥＴは、通常のＭＯＳＦＥＴのソース
ドレイン部分に選択成長によりエピタキシャルシリコン
を形成し、この部分にイオン注入によりドーバントを導
入し、引き出し電極とするものであり、シリコン基板中
のソースドレインを薄く形成して、ショートチャネル効
果を抑制し、エピタキシャルシリコンによりシリコン基
板中のソースドレインが薄くなることにより抵抗が大き
くなった分の抵抗を低減するというものである。図４
中、２１は劈開面が［１１０］である（００１）シリコ
ン基板、２２はシリコン酸化膜、２３はゲート電極、２
４はエレベーティッド・ソースドレインであるエピタキ
シャルシリコン、２５はファセット面である。図４のよ
うに、ファセット面２５が形成された状態でイオン注入
を行うとゲート電極２３付近のエレベーティッド・ソー
スドレインが薄くなる領域では、シリコ基板２１側にま
でイオンが入り込むことになり、それだけゲート近傍の
ソースドレインが厚くなり、シリコン基板２１中のソー
スドレインを薄くしてショートチャネル効果を抑制する
というエレベーティッド・ソースドレインのメリットが
大幅に阻害されることとなり、新たな工夫が必要とな
る。
スドレイン構造と呼ばれるＭＯＳＦＥＴを示す図であ
る。このＭＯＳＦＥＴは、通常のＭＯＳＦＥＴのソース
ドレイン部分に選択成長によりエピタキシャルシリコン
を形成し、この部分にイオン注入によりドーバントを導
入し、引き出し電極とするものであり、シリコン基板中
のソースドレインを薄く形成して、ショートチャネル効
果を抑制し、エピタキシャルシリコンによりシリコン基
板中のソースドレインが薄くなることにより抵抗が大き
くなった分の抵抗を低減するというものである。図４
中、２１は劈開面が［１１０］である（００１）シリコ
ン基板、２２はシリコン酸化膜、２３はゲート電極、２
４はエレベーティッド・ソースドレインであるエピタキ
シャルシリコン、２５はファセット面である。図４のよ
うに、ファセット面２５が形成された状態でイオン注入
を行うとゲート電極２３付近のエレベーティッド・ソー
スドレインが薄くなる領域では、シリコ基板２１側にま
でイオンが入り込むことになり、それだけゲート近傍の
ソースドレインが厚くなり、シリコン基板２１中のソー
スドレインを薄くしてショートチャネル効果を抑制する
というエレベーティッド・ソースドレインのメリットが
大幅に阻害されることとなり、新たな工夫が必要とな
る。
【０００６】このように、選択成長時に顕著なファセッ
ト面が形成されるのは、用いられているシリコン基板が
（００１）基板であることと、デバイスを形成する方向
（ゲートの走っている方向やバイポーラトランジスタの
エミッタ電極などのエッジの方向）が、［１１０］又は
［１−１０］に平行であることに原因がある。このよう
な方向が選択されるのは、［１１０］が劈開面であるこ
とによっている。下記文献のA.Ishitaniらによれば、シ
リコンの選択成長において見られるファセット面は、
｛１１３｝（｛１１−３｝、｛１−１３｝、｛１−１−
３｝面も含む）面であることが報告されている。 文献：JAPANESE JOURNAL OF APPLIED PHYSICS 、２４
［１０］（１９８５）、Ishitani他著、「Facet Format
ion in Selective Silicon Epitaxial Growth 」、Ｐ．
１２６７−１２６９ 従って、周囲が［１１０］と［１−１０］のシリコン酸
化膜で囲まれたシリコンの島にシリコンの選択成長を行
うと、約１８．４度でシリコン基板面と交差するファセ
ット面が形成されることなる。
ト面が形成されるのは、用いられているシリコン基板が
（００１）基板であることと、デバイスを形成する方向
（ゲートの走っている方向やバイポーラトランジスタの
エミッタ電極などのエッジの方向）が、［１１０］又は
［１−１０］に平行であることに原因がある。このよう
な方向が選択されるのは、［１１０］が劈開面であるこ
とによっている。下記文献のA.Ishitaniらによれば、シ
リコンの選択成長において見られるファセット面は、
｛１１３｝（｛１１−３｝、｛１−１３｝、｛１−１−
３｝面も含む）面であることが報告されている。 文献：JAPANESE JOURNAL OF APPLIED PHYSICS 、２４
［１０］（１９８５）、Ishitani他著、「Facet Format
ion in Selective Silicon Epitaxial Growth 」、Ｐ．
１２６７−１２６９ 従って、周囲が［１１０］と［１−１０］のシリコン酸
化膜で囲まれたシリコンの島にシリコンの選択成長を行
うと、約１８．４度でシリコン基板面と交差するファセ
ット面が形成されることなる。
【０００７】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、（００１）シリコン基板を用い、そ
の上に素子を形成する際、いずれかの工程で前記シリコ
ン基板の露出部に選択的にシリコンをエピタキシャル成
長する工程を含む半導体素子の製造方法において、前記
シリコン基板の露出部を構成する辺の大部分が［１０
０］と［０１０］方向とこれらに等価な方向に平行な辺
で構成されるようにしている。
を解決するために、（００１）シリコン基板を用い、そ
の上に素子を形成する際、いずれかの工程で前記シリコ
ン基板の露出部に選択的にシリコンをエピタキシャル成
長する工程を含む半導体素子の製造方法において、前記
シリコン基板の露出部を構成する辺の大部分が［１０
０］と［０１０］方向とこれらに等価な方向に平行な辺
で構成されるようにしている。
【０００８】
【作用】第１の発明によれば、以上のように半導体素子
の製造方法を構成したので、シリコンを選択成長する際
に、シリコン基板の露出部を構成する辺の大部分が［１
００］と［０１０］方向とこれらに等価な方向に平行な
辺で構成されるようにしたので、露出部に選択的にシリ
コンをエピタキシャル成長する際に、その端部に｛１１
３｝ファセット面が形成されることがなくなり、端部に
おいて垂直にエピタキシャルシリコンが形成される。従
って、前記課題を解決できるのである。
の製造方法を構成したので、シリコンを選択成長する際
に、シリコン基板の露出部を構成する辺の大部分が［１
００］と［０１０］方向とこれらに等価な方向に平行な
辺で構成されるようにしたので、露出部に選択的にシリ
コンをエピタキシャル成長する際に、その端部に｛１１
３｝ファセット面が形成されることがなくなり、端部に
おいて垂直にエピタキシャルシリコンが形成される。従
って、前記課題を解決できるのである。
【０００９】
【実施例】第１の実施例 図５は、本第１の実施例で使用するシリコン基板を示す
図である。図５に示すように、本第１の実施例では、劈
開面３２が［１１０］方向の（００１）シリコン基板３
１を使用する。そして、［１００］と［０１０］方向に
平行な辺で囲まれた矩形領域にＮＰＮバイポーラトラン
ジスタ３３を形成するものとする。図１（ａ）〜（ｄ）
は、本発明の第１の実施例のバイポーラトランジスタの
製造方法を示し、図５中のＡ−Ａ断面における製造工程
図である。以下、これらの図を参照しつつ、本発明の第
１の実施例のバイポーラトランジスタの製造方法を説明
する。
図である。図５に示すように、本第１の実施例では、劈
開面３２が［１１０］方向の（００１）シリコン基板３
１を使用する。そして、［１００］と［０１０］方向に
平行な辺で囲まれた矩形領域にＮＰＮバイポーラトラン
ジスタ３３を形成するものとする。図１（ａ）〜（ｄ）
は、本発明の第１の実施例のバイポーラトランジスタの
製造方法を示し、図５中のＡ−Ａ断面における製造工程
図である。以下、これらの図を参照しつつ、本発明の第
１の実施例のバイポーラトランジスタの製造方法を説明
する。
【００１０】（１） 図１（ａ）の工程 減圧エピタキシャル成長法により、（００１）シリコン
基板３１にｎ層のコレクタを形成する。その後、シリコ
ン基板３１上に減圧エピタキシャル成長法により、シリ
コン酸化膜３４、ベース取り出し電極用のｐ+ −ポリシ
リコン３５、シリコン窒化膜３６を順次形成する。シリ
コン基板３１を従来の位置から４５度回転した位置に配
置し、ホトリソグラフィによりレジストパターンを形成
する。図５から分かるように、シリコン基板３１をこの
ような位置に配置することにより、レジストパターンの
辺が［１００］及び［０１０］方向に平行になる。次
に、レジストパターンをマスクとして、ドライエッチン
グにより、シリコン窒化膜３６及びｐ+ −ポリシリコン
３５を除去し、スリットを開ける。その後、レジスタパ
ターンを除去すると、［１００］及び［０１０］方向が
辺となる島が形成される。その後、減圧エピタキシャル
成長法及びエッチバックにより、ｐ+ −ポリシリコン３
５を絶縁するために、シリコン窒化膜サイドウォール３
７を形成する。そして、シリコン窒化膜３６及びシリコ
ン窒化膜サイドウォール３７をマスクとして、シリコン
酸化膜のみをエッチングするエッチャント（例えば、Ｈ
Ｆ水溶液）によって、露出したシリコン酸化膜３４及び
ｐ+ −ポリシリコン３５下のシリコン酸化膜３４をエッ
チングし、シリコンの島を囲む辺の方位を［１００］、
［０１０］とする。
基板３１にｎ層のコレクタを形成する。その後、シリコ
ン基板３１上に減圧エピタキシャル成長法により、シリ
コン酸化膜３４、ベース取り出し電極用のｐ+ −ポリシ
リコン３５、シリコン窒化膜３６を順次形成する。シリ
コン基板３１を従来の位置から４５度回転した位置に配
置し、ホトリソグラフィによりレジストパターンを形成
する。図５から分かるように、シリコン基板３１をこの
ような位置に配置することにより、レジストパターンの
辺が［１００］及び［０１０］方向に平行になる。次
に、レジストパターンをマスクとして、ドライエッチン
グにより、シリコン窒化膜３６及びｐ+ −ポリシリコン
３５を除去し、スリットを開ける。その後、レジスタパ
ターンを除去すると、［１００］及び［０１０］方向が
辺となる島が形成される。その後、減圧エピタキシャル
成長法及びエッチバックにより、ｐ+ −ポリシリコン３
５を絶縁するために、シリコン窒化膜サイドウォール３
７を形成する。そして、シリコン窒化膜３６及びシリコ
ン窒化膜サイドウォール３７をマスクとして、シリコン
酸化膜のみをエッチングするエッチャント（例えば、Ｈ
Ｆ水溶液）によって、露出したシリコン酸化膜３４及び
ｐ+ −ポリシリコン３５下のシリコン酸化膜３４をエッ
チングし、シリコンの島を囲む辺の方位を［１００］、
［０１０］とする。
【００１１】（２） 図１（ｂ）の工程 例えば、Ｂ2 Ｈ6 ／Ｓi 2 Ｈ2 Ｃｌ2 ／ＨＣｌ／Ｈ2 を
ガスとして、選択成長法により、ベースとなるｐ型シリ
コンの形成を行う。この時、シリコン基板３１からエピ
タキシャルシリコン３８が成長し、ｐ+ −ポリシリコン
３５からはポリシリコン３９が成長してくる。成長膜厚
は、丁度このポリシリコン３５の膜厚と、エピタキシャ
ルシリコン３８の膜厚の和がシリコン酸化膜３４の膜厚
に等しいかそれよりもやや大きめで、ポリシリコン３９
の表面とエピタキシャルシリコン３８の表面が完全に接
続されるまでとする。これで、ベース３８とベース取り
出し電極３５が接続される。図５に示すように、｛１１
３｝面は、その辺（［１００］、［０１０］）と平行に
走ることができずにファセット面は形成されない。した
がって、エピタキシャルシリコン３８の端部では、ファ
セット面はなく、大きな空洞ができない。 （３） 図１（ｃ）の工程 減圧エピタキシャル成長法及びエッチバックにより、シ
リコン酸化膜からなるシリコン酸化膜サイドウォール４
０を形成し、ポリシリコン３９を絶縁する。 （４） 図１（ｄ）の工程 減圧エピタキシャル成長法により、エミッタとなるｎ+
−ポリシリコン４１を形成するとＮＰＮバイポーラトラ
ンジスタの主要な部分が形成されることとなる。以上説
明したように、本第１の実施例によれば、使用するシリ
コン基板３１の面方位が（００１）である場合に、シリ
コンの選択成長を行う領域が［１００］及び［０１０］
方向に平行な辺で囲まれた領域となるようにしたので、
シリコンの選択成長でみられる｛１１３｝ファセット面
の形成が起こらない。その結果、エピタキシャルシリコ
ンの端部が垂直に成長することとなるので、その端部に
空洞の発生することを防止することができる。そのた
め、信頼性に優れたバイポーラトランジスタが実現でき
る。
ガスとして、選択成長法により、ベースとなるｐ型シリ
コンの形成を行う。この時、シリコン基板３１からエピ
タキシャルシリコン３８が成長し、ｐ+ −ポリシリコン
３５からはポリシリコン３９が成長してくる。成長膜厚
は、丁度このポリシリコン３５の膜厚と、エピタキシャ
ルシリコン３８の膜厚の和がシリコン酸化膜３４の膜厚
に等しいかそれよりもやや大きめで、ポリシリコン３９
の表面とエピタキシャルシリコン３８の表面が完全に接
続されるまでとする。これで、ベース３８とベース取り
出し電極３５が接続される。図５に示すように、｛１１
３｝面は、その辺（［１００］、［０１０］）と平行に
走ることができずにファセット面は形成されない。した
がって、エピタキシャルシリコン３８の端部では、ファ
セット面はなく、大きな空洞ができない。 （３） 図１（ｃ）の工程 減圧エピタキシャル成長法及びエッチバックにより、シ
リコン酸化膜からなるシリコン酸化膜サイドウォール４
０を形成し、ポリシリコン３９を絶縁する。 （４） 図１（ｄ）の工程 減圧エピタキシャル成長法により、エミッタとなるｎ+
−ポリシリコン４１を形成するとＮＰＮバイポーラトラ
ンジスタの主要な部分が形成されることとなる。以上説
明したように、本第１の実施例によれば、使用するシリ
コン基板３１の面方位が（００１）である場合に、シリ
コンの選択成長を行う領域が［１００］及び［０１０］
方向に平行な辺で囲まれた領域となるようにしたので、
シリコンの選択成長でみられる｛１１３｝ファセット面
の形成が起こらない。その結果、エピタキシャルシリコ
ンの端部が垂直に成長することとなるので、その端部に
空洞の発生することを防止することができる。そのた
め、信頼性に優れたバイポーラトランジスタが実現でき
る。
【００１２】第２の実施例 図６は、本発明の第２の実施例のエレベーティッド・ソ
ースドレイン型ＭＯＳＦＥＴの平面図である。図６に示
すように、本第２の実施例のエレベーティッド・ソース
ドレイン型ＭＯＳＦＥＴでは、ｎ+ −ポリシリコンから
なるゲート電極５３のチャネル幅の方向を［１００］方
向に平行な方向、チャネルの方向を［０１０］に平行な
方向に形成するものとする。５５はシリコン酸化膜サイ
ドウォール、５６はエレベーティッド・ソースドレイン
である。図７（ａ）〜（ｂ）は、図６のエレベーティッ
ド・ソースドレインＭＯＳＦＥＴの製造方法を示し、図
６中のＢ−Ｂ断面の製造工程図である。以下、図を参照
しつつ、本発明の第２の実施例のエレベーティッド・ソ
ースドレインＭＯＳＦＥＴの製造方法の説明をする。
ースドレイン型ＭＯＳＦＥＴの平面図である。図６に示
すように、本第２の実施例のエレベーティッド・ソース
ドレイン型ＭＯＳＦＥＴでは、ｎ+ −ポリシリコンから
なるゲート電極５３のチャネル幅の方向を［１００］方
向に平行な方向、チャネルの方向を［０１０］に平行な
方向に形成するものとする。５５はシリコン酸化膜サイ
ドウォール、５６はエレベーティッド・ソースドレイン
である。図７（ａ）〜（ｂ）は、図６のエレベーティッ
ド・ソースドレインＭＯＳＦＥＴの製造方法を示し、図
６中のＢ−Ｂ断面の製造工程図である。以下、図を参照
しつつ、本発明の第２の実施例のエレベーティッド・ソ
ースドレインＭＯＳＦＥＴの製造方法の説明をする。
【００１３】（１） 図７（ａ）の工程 ［１１０］に劈開面を持つ（００１）シリコン基板５１
を使用する。シリコン基板５１を従来の位置から４５度
回転した位置に配置し、ホトリソグラフィを行うことに
より、［１００］及び［０１０］方向に平行な辺を持つ
図示しないフィールド酸化膜で囲まれたシリコンの島
（アクティブ領域）を形成する。次に、熱酸化法により
ゲート酸化膜５２、減圧エピタキシャル成長法により、
ゲート電極となるｎ+ −ポリシリコン５３、シリコン酸
化膜５４を順次形成する。その後、シリコン基板５１を
従来の位置から４５度回転した位置に配置し、ホトリソ
グラフィを行ってレジストパターンを形成する。その
後、レジストパターンをマスクとして、エッチングによ
り、シリコン酸化膜５４、ｎ+ −ポリシリコン５３の積
層構造からなり、チャネル幅の方向が［１００］、チャ
ネルの方向が［０１０］となるゲートを形成する。その
後、減圧エピタキシャル成長法、及びエッチングバック
によりシリコン酸化膜からなるシリコン酸化膜サイドウ
ォール５５を形成する。同時に、ソースドレイン領域上
のシリコン基板５１は露出され、この露出されたシリコ
ン基板５１は、［１００］と［０１０］方向に平行な辺
で囲まれた島となる。
を使用する。シリコン基板５１を従来の位置から４５度
回転した位置に配置し、ホトリソグラフィを行うことに
より、［１００］及び［０１０］方向に平行な辺を持つ
図示しないフィールド酸化膜で囲まれたシリコンの島
（アクティブ領域）を形成する。次に、熱酸化法により
ゲート酸化膜５２、減圧エピタキシャル成長法により、
ゲート電極となるｎ+ −ポリシリコン５３、シリコン酸
化膜５４を順次形成する。その後、シリコン基板５１を
従来の位置から４５度回転した位置に配置し、ホトリソ
グラフィを行ってレジストパターンを形成する。その
後、レジストパターンをマスクとして、エッチングによ
り、シリコン酸化膜５４、ｎ+ −ポリシリコン５３の積
層構造からなり、チャネル幅の方向が［１００］、チャ
ネルの方向が［０１０］となるゲートを形成する。その
後、減圧エピタキシャル成長法、及びエッチングバック
によりシリコン酸化膜からなるシリコン酸化膜サイドウ
ォール５５を形成する。同時に、ソースドレイン領域上
のシリコン基板５１は露出され、この露出されたシリコ
ン基板５１は、［１００］と［０１０］方向に平行な辺
で囲まれた島となる。
【００１４】（２） 図７（ｂ）の工程 例えば、Ｓｉ2 Ｈ2 Ｃｌ2 ／ＨＣｌ／Ｈ2 をガスとし
て、選択成長法により、シリコンをシリコン基板５１上
に成長して、エレベーティッド・ソースドレイン５６を
形成する。この時、ゲート電極５３のエッジ方向が［１
００］であるので、｛１１３｝面は、その辺（［１０
０］、［０１０］）と平行に走ることができずにファセ
ット面は形成されない。したがって、エリベーティッド
・ソースドレイン５６の端部では、ファセット面はな
く、基板に垂直に立ち上がった良好な形状となる。次
に、イオン注入法により、ドーパントを導入して、エレ
ベーティッド・ソースドレイン５６を形成した後、アニ
ーリングにより活性化し、シリコン基板５１の表面に一
様に薄いソースドレインを形成する。以上説明したよう
に、本第２の実施例によれば、エレベーティッド・ソー
スドレインとなるエピタキシャルシリコン領域にはファ
セット面が形成されず、その厚みはいずれの場所でも一
定となっているので、この領域にイオン注入法によって
ドーパントを導入するプロセスを採用しても、局部的に
シリコン基板５１に深くイオンが注入さるという不都合
が生じず、良好な特性のＭＯＳＦＥＴを形成することが
できる。
て、選択成長法により、シリコンをシリコン基板５１上
に成長して、エレベーティッド・ソースドレイン５６を
形成する。この時、ゲート電極５３のエッジ方向が［１
００］であるので、｛１１３｝面は、その辺（［１０
０］、［０１０］）と平行に走ることができずにファセ
ット面は形成されない。したがって、エリベーティッド
・ソースドレイン５６の端部では、ファセット面はな
く、基板に垂直に立ち上がった良好な形状となる。次
に、イオン注入法により、ドーパントを導入して、エレ
ベーティッド・ソースドレイン５６を形成した後、アニ
ーリングにより活性化し、シリコン基板５１の表面に一
様に薄いソースドレインを形成する。以上説明したよう
に、本第２の実施例によれば、エレベーティッド・ソー
スドレインとなるエピタキシャルシリコン領域にはファ
セット面が形成されず、その厚みはいずれの場所でも一
定となっているので、この領域にイオン注入法によって
ドーパントを導入するプロセスを採用しても、局部的に
シリコン基板５１に深くイオンが注入さるという不都合
が生じず、良好な特性のＭＯＳＦＥＴを形成することが
できる。
【００１５】なお、本発明は、上記実施例に限定されず
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （１） 本第１〜第２の実施例では、バイポーラトラン
ジスタ、ＭＯＳＦＥＴの半導体素子の製造方法について
説明したが、（００１）シリコン基板を用い、その上に
素子を形成する際、いずれかの工程でシリコン基板の露
出部に選択的にシリコンをエピタキシャル成長する工程
を含む半導体素子の製造方法であれば、本発明を適用す
ることができる。 （２） シリコン基板２１，５１は、従来と同じ位置に
配置し、ホトリソグラフィにおいて、マスクを４５度回
転した状態でレジストを露光して、レジストパターンを
形成してもよい。 （３） 第１の実施例では、ＮＰＮバイポーラトランジ
スタに適用する場合について述べたが、ＰＮＰトランジ
スタについても同様の効果があることは明らかである。 （４） 第２の実施例のＭＯＳＦＥＴについて、ＮＭＯ
ＳＦＥＴ、ＰＭＯＳＦＥＴのいずれについても効果があ
ることは明らかである。 （５） 第１〜第２の実施例では、劈開面が［１１０］
のものを使用したが、劈開面が［１００］又は［０１
０］方向のものを使用してもよい。それにより、劈開面
の位置を基準にシリコン基板を配置してプロセスを行う
とき、従来と全く同じ位置でプロセスを行うことができ
る。 （６） 第２の実施例において、エレベーティッド・ソ
ースドレインのチャネル幅の方向を［０１０］に平行、
チャネルの方向を［１００］方向にしてもよい。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （１） 本第１〜第２の実施例では、バイポーラトラン
ジスタ、ＭＯＳＦＥＴの半導体素子の製造方法について
説明したが、（００１）シリコン基板を用い、その上に
素子を形成する際、いずれかの工程でシリコン基板の露
出部に選択的にシリコンをエピタキシャル成長する工程
を含む半導体素子の製造方法であれば、本発明を適用す
ることができる。 （２） シリコン基板２１，５１は、従来と同じ位置に
配置し、ホトリソグラフィにおいて、マスクを４５度回
転した状態でレジストを露光して、レジストパターンを
形成してもよい。 （３） 第１の実施例では、ＮＰＮバイポーラトランジ
スタに適用する場合について述べたが、ＰＮＰトランジ
スタについても同様の効果があることは明らかである。 （４） 第２の実施例のＭＯＳＦＥＴについて、ＮＭＯ
ＳＦＥＴ、ＰＭＯＳＦＥＴのいずれについても効果があ
ることは明らかである。 （５） 第１〜第２の実施例では、劈開面が［１１０］
のものを使用したが、劈開面が［１００］又は［０１
０］方向のものを使用してもよい。それにより、劈開面
の位置を基準にシリコン基板を配置してプロセスを行う
とき、従来と全く同じ位置でプロセスを行うことができ
る。 （６） 第２の実施例において、エレベーティッド・ソ
ースドレインのチャネル幅の方向を［０１０］に平行、
チャネルの方向を［１００］方向にしてもよい。
【００１６】
【発明の効果】以上詳細に説明したように、第１〜第３
の発明によれば、シリコン基板の露出部を構成する辺の
大部分が［１００］、［０１０］方向とこれに等価な方
向に平行な辺で構成されるように配置したので、ファセ
ット面が形成されなく、半導体素子の信頼性が向上す
る。
の発明によれば、シリコン基板の露出部を構成する辺の
大部分が［１００］、［０１０］方向とこれに等価な方
向に平行な辺で構成されるように配置したので、ファセ
ット面が形成されなく、半導体素子の信頼性が向上す
る。
【図１】本発明の第１の実施例のバイポーラトランジス
タの製造方法を示す工程図である。
タの製造方法を示す工程図である。
【図２】従来のバイポーラトランジスタの製造方法を示
す工程図である。
す工程図である。
【図３】従来のバイポーラトランジスタを示す図であ
る。
る。
【図４】従来のエレベーティッド・ソースドレイン構造
のＭＯＳＦＥＴを示す図である。
のＭＯＳＦＥＴを示す図である。
【図５】本発明の第１の実施例で使用するシリコン基板
を示す図である。
を示す図である。
【図６】本発明の第２の実施例のエレベーティッド・ソ
ースドレイン構造のＭＯＳＦＥＴの平面図である。
ースドレイン構造のＭＯＳＦＥＴの平面図である。
【図７】図６の製造工程図である。
３１ シリコン基板（コレクタ） ３４ シリコン酸化膜 ３５ ｐ+ −ポリシリコン ３６ シリコン窒化膜 ３７ シリコン窒化膜サイドウォ
ール ３８ エピタキシャルシリコン
（ベース） ３９ ポリシリコン ４０ シリコン酸化膜サイドウォ
ール ４１ ｎ+ −ポリシリコン（エミ
ッタ） ５１ シリコン基板 ５２ ゲート酸化膜 ５３ ｎ+ −ポリシリコン（ゲー
ト電極） ５４ シリコン酸化膜 ５５ シリコン酸化膜サイドウォ
ール ５６ エレベーティッド・ソース
ドレイン
ール ３８ エピタキシャルシリコン
（ベース） ３９ ポリシリコン ４０ シリコン酸化膜サイドウォ
ール ４１ ｎ+ −ポリシリコン（エミ
ッタ） ５１ シリコン基板 ５２ ゲート酸化膜 ５３ ｎ+ −ポリシリコン（ゲー
ト電極） ５４ シリコン酸化膜 ５５ シリコン酸化膜サイドウォ
ール ５６ エレベーティッド・ソース
ドレイン
Claims (3)
- 【請求項１】 （００１）シリコン基板を用い、その上
に素子を形成する際、いずれかの工程で前記シリコン基
板の露出部に選択的にシリコンをエピタキシャル成長す
る工程を含む半導体素子の製造方法において、 前記シリコン基板の露出部を構成する辺の大部分が［１
００］と［０１０］方向とこれらに等価な方向に平行な
辺で構成されるようにした特徴とする半導体素子の製造
方法。 - 【請求項２】 （００１）シリコン基板上に、シリコン
酸化膜、ポリシリコン、シリコン窒化膜を順次形成する
工程と、 ［１００］と［０１０］方向に平行な辺で囲まれる領域
の前記シリコン窒化膜及び前記ポリシリコンを除去する
工程と、 前記シリコン窒化膜及び前記ポリシリコンの側壁にシリ
コン窒化膜サイドウォールを形成する工程と、 前記［１００］と［０１０］方向に平行な辺で囲まれる
領域及びその周辺の前記シリコン酸化膜を除去し、前記
シリコン基板を露出する工程と、 前記露出したシリコン基板上にシリコンを選択的にエピ
タキシャル成長し、エピタキシャルシリコンを形成する
工程と、 前記エピタキシャルシリコン上にポリシリコンを形成す
る工程とを、 含むことを特徴とする半導体素子の製造方法。 - 【請求項３】 （００１）シリコン基板上にゲート酸化
膜を形成する工程と、 前記ゲート酸化膜上に［００１］又は［０１０］方向に
平行な辺を有するゲート電極と絶縁膜とが積層されたゲ
ートを形成する工程と、 前記ゲート電極の側壁にサイドウォールを形成し、前記
ゲート電極に隣接する領域のシリコン基板を露出させる
工程と、 前記露出したシリコン基板上にシリコンを選択的にエピ
タキシャル成長し、エレベーティッド・ソースドレイン
を形成する工程とを、 含むことを特徴とする半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14037095A JPH08335554A (ja) | 1995-06-07 | 1995-06-07 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14037095A JPH08335554A (ja) | 1995-06-07 | 1995-06-07 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08335554A true JPH08335554A (ja) | 1996-12-17 |
Family
ID=15267254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14037095A Withdrawn JPH08335554A (ja) | 1995-06-07 | 1995-06-07 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08335554A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004296496A (ja) * | 2003-03-25 | 2004-10-21 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2005011979A (ja) * | 2003-06-19 | 2005-01-13 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JP2008522441A (ja) * | 2004-12-03 | 2008-06-26 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 特定のディメンションのゲート・サイドウォールスペーサを用いて半導体アレンジメントを形成する方法 |
| KR100866924B1 (ko) * | 2008-05-02 | 2008-11-04 | 주식회사 시지트로닉스 | 바이폴라 트랜지스터 제조방법 |
-
1995
- 1995-06-07 JP JP14037095A patent/JPH08335554A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004296496A (ja) * | 2003-03-25 | 2004-10-21 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2005011979A (ja) * | 2003-06-19 | 2005-01-13 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JP4643130B2 (ja) * | 2003-06-19 | 2011-03-02 | 株式会社日立製作所 | 半導体装置およびその製造方法 |
| JP2008522441A (ja) * | 2004-12-03 | 2008-06-26 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 特定のディメンションのゲート・サイドウォールスペーサを用いて半導体アレンジメントを形成する方法 |
| KR100866924B1 (ko) * | 2008-05-02 | 2008-11-04 | 주식회사 시지트로닉스 | 바이폴라 트랜지스터 제조방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020903 |