JP2008166431A - 接合型電界効果トランジスタ及びその製造方法及び半導体装置 - Google Patents

Abstract

【課題】コレクタエピタキシャル層を薄膜化した高速バイポーラトランジスタを搭載した集積回路中に所望の高耐圧Ｊ−ＦＥＴを混載可能とした半導体装置及びその製法を提供すること。
【解決手段】Ｐ型の単結晶Ｓｉ基体などの第１導電型の半導体基体２上にシリコン半導体層などの第２導電型の半導体層３を積層し、この半導体層３中にＡｓ（ヒ素）等の第２導電型の不純物によってソース領域12及びドレイン領域13を形成し、さらにこの半導体層３上に、シリコン・ゲルマニウム層によってＰ型の第１導電型不純物（例えば、ホウ素など）を有するゲート領域14を形成する。
【選択図】図１

Description

本発明は、接合型電界効果トランジスタ及びその製造方法並びに接合型電界効果トランジスタ及びバイポーラトランジスタを備えた半導体装置の技術に関する。

従来より携帯電話などの通信装置においては、高耐圧でかつ可変容量型のドライバ回路を搭載した半導体装置が用いられている。この種の半導体装置の一例として、耐圧（ＢＶＣＥＯ）６V、遮断周波数（ｆＴ）２０ＧＨｚの性能を持つバイポーラトランジスタを備える集積回路（ＩＣ）に、３０〜４０Ｖの高耐圧回路を混載するものがある。

例えば、特許文献１には、バイポーラトランジスタと接合型電界効果トランジス(以下、「Ｊ−ＦＥＴ」という。) をカスコード接続することにより、複合構造の高耐圧バイポーラトランジスタを形成した構成が開示されている（このときのJ−ＦＥＴの構造を図７に示す）。

この構成によれば、バイポーラトランジスタのコレクタ端子に高電圧が印加された場合、Ｊ−ＦＥＴのゲート接合から空乏層が広がってピンチオフが生じ、これによってバイポーラトランジスタのコレクタ領域への高電圧の印加が遮断される。

すなわち、バイポーラトランジスタのコレクタ−エミッタ間電圧としては、Ｊ−ＦＥＴのピンチオフ電圧以下の電圧のみが印加されることになり、結果的に低耐圧バイポーラトランジスタにおいて、高耐圧化を図ることができる。
特開平１１−８７２４０号公報

ところで、近年の通信装置の発展によって、遮断周波数（ｆＴ）が５０ＧＨｚ以上の高速バイポーラトランジスタが要求されるようになってきた。

バイポーラトランジスタの高速化を実現するためには、物理的制約から耐圧を犠牲にしなければならず、しかも、コレクタエピタキシャル層を薄膜化しなければならない（E. F. Crabbeらの“Vertical Profile Optimization of Very High Frequency Epitaxial Si-and SiGe-Base Bipolar Transistors”, IEDM, 1993, pp.83-86.参照）。

例えば、５０ＧＨｚの高速バイポーラトランジスタの耐圧(ＢＶＣＥＯ)は、３Ｖ程度となり、コレクタエピタキシャル層の膜厚を０．６〜０．８μｍにする必要がある（図８参照）。

しかし、図８に示すように、Ｊ−ＦＥＴにおいて、半導体基板101中にゲート層を形成するような構造では、ゲート層(10P+)が０．２〜０．３μmとなり、コレクタエピタキシャル層の薄膜化によって半導体層103の厚さも薄くなり、ゲート層による空乏層領域を含むことになってチャネル層の厚さＤ３が十分確保できない。

従って、Ｊ−ＦＥＴのオン抵抗が増大することになって所望の耐圧を確保することができず、バイポーラトランジスタとＪ−ＦＥＴをカスコード接続した、いわゆる高耐圧の複合バイポーラトランジスタを実現することは出来ない。

そのため、従来は、高耐圧が要求される素子を外付け部品で用意しており、部品点数が増加し、それに伴うセットコストが増大するという問題が生じていた。しかも、部品点数の増加に伴って、装置の小型化を阻害することになっていた。

そこで、本発明は、コレクタエピタキシャル層を薄膜化した高速バイポーラトランジスタを搭載した集積回路中に所望の高耐圧Ｊ−ＦＥＴを混載可能とした半導体装置及びその製造方法を提供することを目的とする。

上記目的を達成するために、請求項１に記載の発明では、第１導電型の半導体基体上に第２導電型の半導体層を積層し、この半導体層中に第２導電型の不純物によってソース領域及びドレイン領域を形成した接合型電界効果トランジスタにおいて、前記半導体層上に、シリコン・ゲルマニウム層によって第１導電型の不純物を有するゲート領域を形成したことを特徴とする。

また、請求項２に記載の発明では、請求項１に記載の発明において、前記ソース領域の下方から前記ドレイン領域の下方にかけて、前記第１導電型の半導体基体中に第２導電型の不純物拡散層を形成することを特徴とする。

また、請求項３に記載の発明では、請求項１又は請求項２に記載の発明において、前記シリコン・ゲルマニウム層はエピタキシャル成長によって形成し、そのゲルマニウム濃度を７〜４０%としたことを特徴とする。

また、請求項４に記載の発明では、少なくとも１以上のバイポーラトランジスタと接合型電界効果トランジスタとを形成した半導体装置において、前記接合型電界効果トランジスタは、第１導電型の半導体基体上に第２導電型の半導体層を積層し、この半導体層中に第２導電型の不純物によってソース領域及びドレイン領域を形成しており、前記半導体層上に、シリコン・ゲルマニウム層によって第１導電型の不純物を有するゲート領域を形成したことを特徴とする。

また、請求項５に記載の発明では、接合型電界効果トランジスタの製造方法において、第１導電型の半導体基体上に第２導電型の半導体層を積層する工程と、前記半導体層中に第２導電型の不純物によってソース領域及びドレイン領域を形成する工程と、前記半導体層上に、シリコン・ゲルマニウム層によって第１導電型の不純物を有するゲート領域を形成する工程とを含むことを特徴とする。

請求項１，４，５に記載の発明によれば、高速バイポーラトランジスタで構成されている集積回路内に高耐圧回路を搭載することが可能になり、高耐圧素子を外付け部品で用意する必要がない。そのため、部品点数が削減でき、製品コストの低減と製品の小型化を実現することが可能になる。

請求項２に記載の発明によれば、第１導電型の半導体基体中に第２導電型の不純物拡散層を形成することによって、高速バイポーラトランジスタにおいてチャンネルの厚さを厚くすることができ、Ｊ−ＦＥＴのピンチオフを抑制することができる。

請求項３に記載の発明によれば、シリコン・ゲルマニウム層におけるゲルマニウム濃度を７〜４０%としたので、不純物拡散を効果的に低減することができる。

以下、本発明の一実施形態について、図面を参照して具体的に説明する

図１は、本発明の一実施形態に係る半導体装置の概略断面図であり、本実施形態における半導体装置は、少なくともＳｉＧｅ（シリコン・ゲルマニウム）ヘテロ接合型バイポーラトランジスタ（以下、「ＳｉＧｅＨＢＴ」とする。）、ＮＭＯＳトランジスタ（以下、単に「ＮＭＯＳ」とする。）、ＰＭＯＳトランジスタ（以下、単に「ＰＭＯＳ」とする。）、接合型電界効果トランジスタであるＪ−ＦＥＴを含んでいる。

特に、Ｊ−ＦＥＴは、図１に示すように、Ｐ型の単結晶Ｓｉ基体などの第１導電型の半導体基体２上にＳｉ半導体層などの第２導電型の半導体層３を積層し、この半導体層３中にＡｓ（ヒ素）等のＮ型の第２導電型不純物によってソース領域12及びドレイン領域13を形成しており、さらにこの半導体層３上に、シリコン・ゲルマニウム層によってＰ型の第１導電型不純物（例えば、ホウ素など）を有するゲート領域14を形成している。

その結果、本実施形態に係る半導体装置では、高速バイポーラトランジスタで構成されている集積回路内に高耐圧回路を搭載することが可能になり、高耐圧素子を外付け部品で用意する必要がない。従って、部品点数が削減でき、製品コストの低減と製品の小型化を実現することが可能になる。

すなわち、従来では、バイポーラトランジスタのコレクタエピタキシャル層である半導体層３をＪ−ＦＥＴで用いており、Ｊ−ＦＥＴでは半導体層３中にゲート構造を採用しているためにデバイス性能を満たそうとすると１．０〜１．５μmの半導体層３が必要となり高速バイポーラトランジスタの混載が出来なくなる。しかし、本実施形態のＪ−ＦＥＴでは、半導体層３を０．６〜０．８μmと薄膜化した場合であっても、シリコン・ゲルマニウム層を半導体層３の上部に形成することにより、オン抵抗を低抵抗化することできるのである。

図２には、本実施形態におけるＪ−ＦＥＴ及び従来のＪ−ＦＥＴのオン抵抗のグラフが表されており、このグラフによれば、本実施形態におけるＪ−ＦＥＴでは従来に比べオン抵抗を約１／４に抑えられていることがわかる。

また、本実施形態におけるＪ−ＦＥＴは、ソース領域12の下方からドレイン領域13の下方にかけて、第１導電型の半導体基体２中に第２導電型の不純物拡散層11を形成している。この不純物拡散層11は、例えば、Ｐ（リン）等をイオン注入することによって形成する。

このように第１導電型の半導体基体中に第２導電型の不純物拡散層を形成することによって、高速バイポーラトランジスタにおいてチャンネルの厚さを厚くすることができ、Ｊ−ＦＥＴのピンチオフを抑制することができる。

また、ゲート領域14は、ゲルマニウム濃度を７〜４０%としたシリコン・ゲルマニウム層をエピタキシャル成長することによって形成することにより、半導体層３への不純物拡散を効果的に低減することができる。

また、ＳｉＧｅＨＢＴのベース電極取り出し領域24を形成するときに、Ｊ−ＦＥＴの形成部のゲート領域14を同時に形成するようにしているため、製造工程の削減を図ることができる。

また、ＮＭＯＳのＮ−chソース領域48及びＮ−chドレイン領域49を形成するときに、Ｊ−ＦＥＴのＮ−chソース領域12及びＮ−chドレイン領域13を同時に形成するようにしているため、さらに製造工程の削減を図ることができる。

また、ＰＭＯＳのＮ型ウェル領域30の形成をＳｉＧｅＨＢＴのコレクタ電極取り出し領域23の形成と同時に行うようにしており、これによっても製造工程の削減を図ることができる。

図３〜図５を参照し、図１に示す半導体装置を製造する場合を説明する。図３は図１に示すＪ−ＦＥＴの形成部のいくつかの製造工程における概略断面図、図４は図１に示すＳｉＧｅＨＢＴの形成部のいくつかの製造工程における概略断面図、図５は図１に示すＮＭＯＳ及びＰＭＯＳの形成部のいくつかの製造工程における概略断面図である。なお、図示していないが、ＳｉＧｅＨＢＴとＪ−ＦＥＴをカスコード接続することにより、複合構造の高耐圧バイポーラトランジスタを形成する構成を含んでいる。

まず、Ｐ型の単結晶Ｓｉ基体よりなる半導体基体２を用意し（図３（ａ），図４（ａ）及び図５（ａ）参照）、この半導体基体２上を酸化する。その後、半導体基体２上に形成された酸化膜（図示せず）のうち、ＳｉＧｅＨＢＴのＮ＋埋込層21（図４（ａ）参照）となる領域上の酸化膜を除去し、このように酸化膜を除去した位置に、アンチモン（Ｓｂ）気相拡散によりＮ型の不純物を高濃度かつ選択的に導入してＮ＋埋込層21を形成する。

次に、半導体層３（図３（ａ），図４（ａ）及び図５（ａ）参照）を形成する。この半導体層３は、半導体基体２上に形成された酸化膜をフッ酸で除去し、半導体基体２上に、例えばＮ型の抵抗率が０．５〜１．５Ω・ｃｍ、厚さが０．６〜０．８μｍ程度のＳｉ（シリコン）半導体をエピタキシャル成長することによって形成する。このとき、図４（ａ）に示すように、半導体基体２に形成されていたＮ＋埋込層21が半導体基体２から半導体層３に渡って形成される。これは、半導体層３のエピタキシャル成長に際しての加熱によって、半導体基体２に形成されたＮ＋埋込層21の不純物が半導体層３に一部拡散するためである。

次に、周知のLOCOS（Local Oxidation of Silicon）技術により２００〜４００ｎｍ程度の酸化膜４（図３（ａ），図４（ａ）及び図５（ａ）参照）を、ＰＭＯＳとＮＭＯＳとの分離、ＳｉＧｅＨＢＴにおけるコレクタとそれ以外（エミッタとベース）との分離、Ｊ−ＦＥＴにおけるソース、ゲート及びドレインそれぞれの分離のために形成する。なお、工程の説明は省略するが、各素子はＰ型の素子分離層22で分離している。

次に、ＳｉＧｅＨＢＴの形成部の所定位置にＮ＋埋込層21に達する深さにＮ型のコレクタ電極取り出し領域23（図４（ａ）参照）を、ＰＭＯＳの形成部の所定位置にＮ型ウェル領域30（図５（ａ）参照）を、ＮＭＯＳの形成部の所定位置にＰ型ウェル領域40（図５（ａ）参照）をそれぞれ形成する。その後、ＮＭＯＳ及びＰＭＯＳの閾値電圧（Ｖｔｈ）を調整するためのイオン注入を行う。

このとき、コレクタ電極取り出し領域23は、高低エネルギーで、イオン種がリンとヒ素の両方となっており、ＳｉＧｅＨＢＴの形成部に、リン（Ｐ）を５００ｋ〜１ＭｅＶ程度で１×１０¹²〜３×１０¹²／cm²程度のドーズ量でイオン注入し、その後Ａｓ（ヒ素）を２５０ｋ〜４００ｋｅＶ程度で１×１０¹²〜３×１０¹²／cm²程度のドーズ量でイオン注入することによって形成する。

また、Ｎ型ウェル領域30は、下層の第１Ｎ型層（高エネルギーで、イオン種はリン）と上層の第２Ｎ型層（低エネルギーで、イオン種はヒ素）からなり、ＰＭＯＳの形成部に、Ｐ（リン）を５００ｋ〜１ＭｅＶ程度で１×１０¹²〜３×１０¹²／cm²程度のドーズ量でイオン注入し、その後Ａｓ（ヒ素）を２５０ｋ〜４００ｋｅＶで１×１０¹²〜３×１０¹²／cm²のドーズ量でイオン注入することによって形成する。このＮ型ウェル領域30の形成は、コレクタ電極取り出し領域23の形成と同時に行うことができる。

また、Ｐ型ウェル領域40は、下層の第１Ｐ型層（高エネルギーで、イオン種はホウ素）と上層の第２Ｐ型層（低エネルギーで、イオン種はホウ素）からなり、コレクタ電極取り出し領域23及びＰＭＯＳの形成部にＮ型ウェル領域30を形成した後、ＰＭＯＳの形成部に、Ｂ（ホウ素）を２５０ｋ〜７５０ｋｅＶ程度で１×１０¹²〜３×１０¹²／cm²程度のドーズ量でイオン注入し、その後さらにＢ（ホウ素）を５０ｋ〜１００ｋｅＶ程度で１×１０¹²〜３×１０¹²／cm²程度のドーズ量でイオン注入することによって形成する。

次に、Ｊ−ＦＥＴの形成部にＮ−型層11を形成する（図３（ａ）参照）。このＮ−型層11は、図３（ａ）に示すように、Ｊ−ＦＥＴのソース領域12の下方からＪ−ＦＥＴのドレイン領域13の下方にかけての位置となるように、Ｊ−ＦＥＴの形成部に、Ｐ（リン）を約５００ｋｅＶ程度で１×１０¹¹〜７×１０¹¹／cm²程度のドーズ量でイオン注入することによって形成する。

次に、図５（ａ）に示すように、ＰＭＯＳの形成部及びＮＭＯＳの形成部に熱酸化により２．５〜１０ｎｍ程度の酸化膜33を形成し、その酸化膜33上に、選択的にＰ−ＤＡＳ（Phosphorus-Doped Amorphos Silicon）34,44及びタングステンシリサイド35,45を順にそれぞれ１００ｎｍ程度積層する。この工程により、ＰＭＯＳの形成部及びＮＭＯＳの形成部にゲート領域が生成される。

次に、図５（ａ）参照に示すように、ＰＭＯＳの形成部の所定位置に第３Ｎ型層36及び第４Ｐ型層37を形成し、ＮＭＯＳの形成部に第３Ｐ型層46及び第４Ｎ型層47を形成する。

このとき、第３Ｎ型層36及び第４Ｐ型層37は、ＰＭＯＳのゲート領域付近に、Ｂ（ホウ素）を２５ｋｅＶ程度で１×１０¹³〜３×１０¹³／cm²程度のドーズ量でイオン注入し、その後、Ａｓ（ヒ素）を１００ｋｅＶ程度で１×１０¹³〜３×１０¹³／cm²程度のドーズ量でイオン注入することによって形成する。

また、第３Ｐ型層46及び第４Ｎ型層47は、ＮＭＯＳのゲート領域付近に、Ａｓ（ヒ素）を５０ｋｅＶ程度で１×１０¹³〜３×１０¹³／cm²程度のドーズ量でイオン注入し、その後、Ｂ（ホウ素）で５０ｋｅＶ程度で１×１０¹³〜３×１０¹³／cm²程度のドーズ量でイオン注入することによって形成する。

次に、図５（ａ）に示すように、ＰＭＯＳの形成部の所定位置にＰ−chソース領域38及びＰ−chドレイン領域39を形成する。このＰ−chソース領域38及びＰ−chドレイン領域39は、Ｂ（ホウ素）を５０ｋｅＶ程度で１×１０¹⁵〜３×１０¹⁵／cm²程度のドーズ量でイオン注入することによって形成する。また、ＮＭＯＳの形成部にＮ−chソース領域48及びＮ−chドレイン領域49を、Ｊ−ＦＥＴの形成部にＮ−chソース領域12及びＮ−chドレイン領域13を同時に形成する。これらＮ-chソース領域12，48及びＮ−chドレイン領域13，49は、Ａｓ（ヒ素）を５０ｋｅＶ程度で１×１０¹⁵〜３×１０¹⁵／cm²程度のドーズ量でイオン注入することによって形成する。

次に、図３（ｂ），図４（ｂ）に示すように、ＳｉＧｅＨＢＴの形成部の所定位置にベース電極取り出し領域24を、Ｊ−ＦＥＴの形成部の所定位置にゲート領域14をそれぞれ形成する。例えば、半導体基板１上全体に酸化膜5を１００ｎｍ程度形成した後、ＳｉＧｅＨＢＴのベース領域となる位置の酸化膜とＪ−ＦＥＴのゲート領域となる位置の酸化膜とを選択的にエッチングし、これらの位置に半導体層３を露出させる。その後、Ｇｅ（ゲルマニウム）の添加量が７〜４０％程度で、かつ不純物としてホウ素が含まれたシリコン・ゲルマニウムをエピタキシャル成長させて、シリコン・ゲルマニウム層からなるベース電極取り出し領域24及びゲート領域14を形成する。

次に、図４（ｃ）に示すように、ＳｉＧｅＨＢＴのエミッタ領域を形成するために、まず、半導体基板１上全体に酸化膜25を１００ｎｍ程度形成した後、ＳｉＧｅＨＢＴのエミッタ領域となる位置を選択的にエッチングして開口し、半導体層３に、Ｐ（リン）を１００〜２５０ｋｅＶ程度で１×１０¹²〜３×１０¹²／cm²程度のドーズ量でイオン注入して、Ｎ型ＳＩＣ（Selective Ion Collector）領域26を形成する。

さらに、ＳｉＧｅＨＢＴのエミッタ領域27となる位置に減圧ＣＶＤ法などで多結晶シリコンを１００ｎｍ程度形成する。その後、ＳｉＧｅＨＢＴのエミッタ領域27となる位置に形成した多結晶シリコンに、Ａｓ（ヒ素）を５０ｋｅＶ程度で１×１０¹⁶〜３×１０¹⁶／cm²程度のドーズ量でイオン注入する。これにより、図４（ｃ）に示すように、ＳｉＧｅＨＢＴのエミッタ領域27が形成される。その後、熱処理を行い、エミッタの不純物を真性ベース上に拡散させる。

次に、ＳｉＧｅＨＢＴの各領域（コレクタ電極取り出し領域23、ベース電極取り出し領域24、エミッタ領域27）及びＪ−ＦＥＴにおける各領域（ソース領域12、ドレイン領域13、ゲート領域14）がそれぞれ露出するように、酸化膜エッチングにより加工する。さらに、コバルトを含んだ合金をスパッタし、複数回の熱処理を行うと共に、未反応コバルトシリサイドの除去処理を行う。これにより、図３（ｃ），図４（ｃ）に示すように、ＳｉＧｅＨＢＴとＪ−ＦＥＴにおける各々の領域上にコバルトシリサイド15,28が形成される。

次に、層間絶縁膜として酸化膜９を半導体基板１上全体に成膜する。その後、層間の酸化膜９についてCMP平坦化プロセスを使用し平坦化する。さらに配線用金属10を成膜・加工し、配線層50を形成して、Ｊ−ＦＥＴ，ＮＭＯＳ，ＰＭＯＳ及びＳｉＧｅＨＢＴを半導体基板１に形成する。

以上、本発明の実施の形態のうちのいくつかを図面に基づいて詳細に説明したが、これらは例示であり、当業者の知識に基づいて種々の変形、改良を施した他の形態で本発明を実施することが可能である。

例えば、本実施形態においては、不純物拡散層11を形成することによって高速バイポーラトランジスタにおいてチャンネル幅を広くしたが、図６に示すように、この不純物拡散層11を設けない構造をとるようにしてもよい。

本発明の一実施形態に係る半導体装置の概略断面図である。 図１のＪ−ＦＥＴのオン抵抗を説明するための図である。 図１のＪ−ＦＥＴの形成部のいくつかの製造工程における概略断面図である。 図１のＳｉＧｅＨＢＴの形成部のいくつかの製造工程における概略断面図である。 図１のＮＭＯＳ及びＰＭＯＳの形成部のいくつかの製造工程における概略断面図である。 本発明の他の実施形態に係るＪ−ＦＥＴの構造を説明するための図である。 従来技術におけるＪ−ＦＥＴの概略断面図である。 従来技術におけるＪ−ＦＥＴの概略断面図である。

符号の説明

１ 半導体基板
２ 半導体基体
３ 半導体層
４，５，９ 酸化膜
10 配線用金属
11 不純物拡散層
12 Ｊ−ＦＥＴのソース領域
13 Ｊ−ＦＥＴのドレイン領域
14 Ｊ−ＦＥＴのゲート領域
15,27 コバルトシリサイド
21 Ｎ＋埋込層
22 素子分離層
23 コレクタ電極取り出し領域
24 ベース電極取り出し領域
25 酸化膜
26 Ｎ型ＳＩＣ領域
27 ＳｉＧｅＨＢＴのエミッタ領域
30 Ｎ型ウェル領域
48 ＮＭＯＳのソース領域
49 ＮＭＯＳのドレイン領域

Claims (5)

1. 第１導電型の半導体基体上に第２導電型の半導体層を積層し、この半導体層中に第２導電型の不純物によってソース領域及びドレイン領域を形成した接合型電界効果トランジスタにおいて、
   前記半導体層上に、シリコン・ゲルマニウム層によって第１導電型の不純物を有するゲート領域を形成したことを特徴とする接合型電界効果トランジスタ。
2. 前記ソース領域の下方から前記ドレイン領域の下方にかけて、前記第１導電型の半導体基体中に第２導電型の不純物拡散層を形成することを特徴とする請求項１記載の接合型電界効果トランジスタ。
3. 前記シリコン・ゲルマニウム層はエピタキシャル成長によって形成し、そのゲルマニウム濃度を７〜４０%としたことを特徴とする請求項１又は請求項２に記載の接合型電界効果トランジスタ。
4. 少なくとも１以上のバイポーラトランジスタと接合型電界効果トランジスタとを形成した半導体装置において、
   前記接合型電界効果トランジスタは、
   第１導電型の半導体基体上に第２導電型の半導体層を積層し、この半導体層中に第２導電型の不純物によってソース領域及びドレイン領域を形成しており、
   前記半導体層上に、シリコン・ゲルマニウム層によって第１導電型の不純物を有するゲート領域を形成したことを特徴とする半導体装置。
5. 接合型電界効果トランジスタの製造方法において、
   第１導電型の半導体基体上に第２導電型の半導体層を積層する工程と、
   前記半導体層中に第２導電型の不純物によってソース領域及びドレイン領域を形成する工程と、
   前記半導体層上に、シリコン・ゲルマニウム層によって第１導電型の不純物を有するゲート領域を形成する工程と、
   を含むことを特徴とする接合型電界効果トランジスタの製造方法。

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